JP2011175200A - 映像処理回路、その処理方法、液晶表示装置および電子機器 - Google Patents
映像処理回路、その処理方法、液晶表示装置および電子機器 Download PDFInfo
- Publication number
- JP2011175200A JP2011175200A JP2010040926A JP2010040926A JP2011175200A JP 2011175200 A JP2011175200 A JP 2011175200A JP 2010040926 A JP2010040926 A JP 2010040926A JP 2010040926 A JP2010040926 A JP 2010040926A JP 2011175200 A JP2011175200 A JP 2011175200A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- liquid crystal
- voltage
- video signal
- boundary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0439—Pixel structures
- G09G2300/0443—Pixel structures with several sub-pixels for the same colour in a pixel, not specifically used to display gradations
- G09G2300/0447—Pixel structures with several sub-pixels for the same colour in a pixel, not specifically used to display gradations for multi-domain technique to improve the viewing angle in a liquid crystal display, such as multi-vertical alignment [MVA]
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0876—Supplementary capacities in pixels having special driving circuits and electrodes instead of being connected to common electrode or ground; Use of additional capacitively coupled compensation electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/10—Special adaptations of display systems for operation with variable images
- G09G2320/103—Detection of image changes, e.g. determination of an index representative of the image change
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/16—Calculation or use of calculated indices related to luminance levels in display data
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Abstract
【解決手段】液晶パネル100は、素子基板100aに設けられた画素電極118と対向基板100bに設けられたコモン電極108とにより液晶105が挟持された液晶素子を有する。映像処理回路30は、ノーマリーブラックモードにおいて、映像信号Vid-inで指定される階調レベルに対応する液晶素子の印加電圧が電圧Vth1を下回る暗画素と、電圧Vth2以上である明画素との境界を検出し、現フレームで検出された境界のうち、1フレーム前で検出された境界から変化した部分の一部であって、液晶分子のチルト方位で定まるリスク境界を検出し、検出したリスク境界に隣接する暗画素や明画素に対応する液晶素子への印加電圧を、映像信号で指定される階調レベルに対応する印加電圧から、横電界を原因とした液晶の配向不良を抑制する電圧に補正する。
【選択図】図1
Description
このリバースチルトドメインの影響を低減するために、画素電極に合わせて遮光層(開口部)の形状を規定するなどして液晶パネルの構造を工夫する技術(例えば特許文献1参照)や、映像信号から算出した平均輝度値が閾値以下の場合にリバースチルトドメインが発生すると判断して、設定値以上の映像信号をクリップする技術(例えば特許文献2参照)などが提案されている。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、これらの欠点を解消しつつ、リバースチルトドメインを低減する技術を提供することにある。
また、本発明において、前記チルト方位は、前記画素電極の側から前記コモン電極に向かって平面視したときに、前記画素電極側における液晶分子の長軸の一端から、前記液晶分子の他端に向かう方向であることを特徴とする。リバースチルトドメインは、画素電極同士で発生する横電界に起因するためである。
なお、本発明は、映像処理回路のほか、映像処理方法、液晶表示装置および当該液晶表示装置を含む電子機器としても概念することが可能である。
まず、本発明の第1実施形態について説明する。
図1は、本実施形態に係る映像処理回路を適用した液晶表示装置の全体構成を示すブロック図である。
図1に示すように、液晶表示装置1は、制御回路10と、液晶パネル100と、走査線駆動回路130と、データ線駆動回路140とを備える。制御回路10には、映像信号Vid-inが上位装置から同期信号Syncに同期して供給される。映像信号Vid-inは、液晶パネル100における各画素の階調レベルをそれぞれ指定するデジタルデータであり、同期信号Syncに含まれる垂直走査信号、水平走査信号およびドットクロック信号(いずれも図示省略)に従った走査の順番で供給される。
なお、映像信号Vid-inは階調レベルを指定するが、階調レベルに応じて液晶素子の印加電圧が定まるので、映像信号Vid-inは液晶素子の印加電圧を指定するものといって差し支えない。
なお、この実施形態では、走査線112を区別するために、図において上から順に1、2、3、…、(m−1)、m行目という呼び方をする場合がある。同様に、データ線114を区別するために、図において左から順に1、2、3、…、(n−1)、n列目という呼び方をする場合がある。
なお、図1において、素子基板100aの対向面は紙面裏側であるので、当該対向面に設けられる走査線112、データ線114、TFT116および画素電極118については、破線で示すべきであるが、見難くなるのでそれぞれ実線で示す。
図2に示すように、液晶パネル100は、走査線112とデータ線114との交差に対応して、画素電極118とコモン電極108とで液晶105を挟持した液晶素子120が配列した構成である。図1では省略したが、液晶パネル100における等価回路では、実際には図2に示すように、液晶素子120に対して並列に補助容量(蓄積容量)125が設けられる。補助容量125は、一端が画素電極118に接続され、他端が容量線115に共通接続されている。容量線115は時間的に一定の電圧に保たれている。
ここで、走査線112がHレベルになると、その走査線にゲート電極が接続されたTFT116がオンとなり、画素電極118がデータ線114に接続される。このため、走査線112がHレベルであるときに、データ線114に階調に応じた電圧のデータ信号を供給すると、そのデータ信号は、オンしたTFT116を介して画素電極118に印加される。走査線112がLレベルになると、TFT116はオフするが、画素電極に印加された電圧は、液晶素子120の容量性および補助容量125によって保持される。
液晶素子120では、画素電極118およびコモン電極108によって生じる電界に応じて液晶105の分子配向状態が変化する。このため、液晶素子120は、透過型であれば、印加・保持電圧に応じた透過率となる。液晶パネル100では、液晶素子120毎に透過率が変化するので、液晶素子120が画素に相当する。そして、この画素の配列領域が表示領域101となる。
なお、本実施形態においては、液晶105をVA方式として、液晶素子120が電圧無印加時において黒状態となるノーマリーブラックモードとする。
なお、フレームとは、液晶パネル100を駆動することによって、画像の1コマ分を表示させるのに要する期間をいい、同期信号Syncに含まれる垂直走査信号の周波数が60Hzであれば、その逆数である16.7ミリ秒である。
なお、本説明において電圧については、液晶素子120の印加電圧を除き、特に明記しない限り図示省略した接地電位を電圧ゼロの基準とする。液晶素子120の印加電圧は、コモン電極108の電圧LCcomと画素電極118との電位差であり、他の電圧と区別するためである。
なお、本実施形態のように、液晶パネル100が、映像信号Vid-inの供給速度と等倍
速で駆動される場合に、白画素を背景とした黒画素の領域がフレーム毎に2画素以上ずつ移動するとき、後述するように液晶素子の応答時間が、表示画面が更新される時間間隔より短ければ、このような尾引き現象は顕在化しない(または、視認されにくい)。この理由は、次のように考えられる。すなわち、あるフレームにおいて、白画素と黒画素とが隣接したときに、その白画素でリバースチルトドメインが発生するかもしれないが、画像の動きを考えると、リバースチルトドメインが発生する画素が離散的となるので、視覚的に目立たない、と考えられるからである。
なお、図26において見方を変えると、黒画素を背景として白画素が連続する白パターンがフレーム毎に1画素ずつ右方向に移動する場合に、その白パターンの右端縁部(動きの先端部)において黒画素から白画素に変化すべき画素がリバースチルトドメインの発生によって白画素にならない、ということもできる。
また、同図においては、説明の便宜上、画像のうち、1ラインの境界付近を抜き出している。
このうち、暗画素については、印加電圧がノーマリーブラックモードにおける黒レベルの電圧Vbk以上であって閾値Vth1(第1電圧)を下回る電圧範囲Aにある液晶素子120の画素をいうことにする。また、便宜的に、液晶素子の印加電圧が電圧範囲Aにある液晶素子の透過率範囲(階調範囲)を「a」とする。
次に、明画素については、印加電圧が閾値Vth2(第2電圧)以上であってノーマリーブラックモードにおける白レベル電圧Vwt以下の電圧範囲Bにある液晶素子120とする。便宜的に、液晶素子の印加電圧が電圧範囲Bにある液晶素子の透過率範囲(階調範囲)を「b」とする。
そこで次に、これらの場合をそれぞれ検討する。
図6に示すように、VA方式の液晶分子は、画素電極118とコモン電極108との電位差(液晶素子の印加電圧)がゼロである状態において、チルト角がθaで、チルト方位角がθb(=45度)で、初期配向しているものとする。ここで、リバースチルトドメインは、上述したように画素電極118同士の横電界に起因して発生することから、画素電極118が設けられた素子基板100aの側における液晶分子の振る舞いが問題となる。このため、液晶分子のチルト方位角およびチルト角については、画素電極118(素子基板100a)の側を基準にして規定する。
一方、チルト方位角θbとは、データ線114の配列方向であるY方向に沿った基板垂直面を基準にして、液晶分子の長軸Saおよび基板法線Svを含む基板垂直面(p−q線を含む垂直面)がなす角度とする。なお、チルト方位角θbについては、画素電極118の側からコモン電極108に向けて平面視したときに、画面上方向(Y方向の反対方向)から、液晶分子の長軸の一端を始点として他端に向かう方向(図6(a)では右上方向)までを、時計回りで規定した角度とする。
また、同様に画素電極118の側から平面視したときに、液晶分子における画素電極側の一端から他端に向かう方向を便宜的にチルト方位の下流側と呼び、反対に他端から一端に向かう方向(図6(a)では左下方向)を便宜的にチルト方位の上流側と呼ぶことにする。
すなわち、図8(a)に示すように、(n−1)フレームにおいて2×2の4画素がすべて黒画素の状態から、nフレームにおいて、左下の1画素だけが白画素に変化するときを想定する。上述したようにノーマリーブラックモードにおいて、画素電極118とコモン電極108との電位差である印加電圧は、黒画素よりも白画素で大きい。このため、黒から白に変化する左下の画素では、図8(b)のように、液晶分子が実線で示される状態から破線で示される状態に、電界方向とは垂直方向(基板面の水平方向)に傾斜しようとする。
左下の画素は、(n−1)フレームにおいて液晶分子が不安定な状態の黒画素であっため、液晶分子が縦電界の強度に応じて傾斜するまでに時間がかかる。一方、白レベルの電圧が画素電極118(Wt)に印加されたことによる縦電界よりも、隣接する画素電極118(Bk)からの横電界の方が強い。従って、白になろうとしている画素では、図8(b)に示すように、黒画素に隣接する側の液晶分子Rvが、縦電界にしたがって傾斜しようとする他の液晶分子よりも時間的に先んじてリバースチルト状態となる。
先にリバースチルト状態となった液晶分子Rvは、縦電界に応じて破線のように基板水平方向に傾斜しようとする他の液晶分子の動きに悪影響を与える。このため、白に変化すべき画素においてリバースチルトが発生する領域は、図8(c)に示すように、白に変化すべき画素と黒画素との間隙にとどまらず、その間隙から白に変化すべき画素を浸食する形で広範囲に拡がる。
このように、図8から、白に変化しようとする着目画素の周辺が黒画素であった場合、その着目画素に対して黒画素が右上側、右側および上側で隣接するとき、その着目画素では、リバースチルトが右辺および上辺に沿った内周領域にて発生する、ということができる。
なお、図8(a)に示されるパターンの変化は、図7(a)に示した例のみならず、黒画素からなるパターンが、図7(b)に示すように右方向にフレーム毎に1画素ずつ移動する場合や、図7(c)に示すように上方向にフレーム毎に1画素ずつ移動する場合などでも発生する。また、図26の説明において見方を変えた場合のように、黒画素からなる領域を背景として白画素からなるパターンがフレーム毎に右上方向、右方向または上方向に、1画素ずつ移動する場合にも発生する。
すなわち、図10(a)に示すように、(n−1)フレームにおいて2×2の4画素がすべて黒画素の状態から、nフレームにおいて、右上の1画素だけが白画素に変化するときを想定する。
この変化後においても、黒画素の画素電極118(Bk)と白画素の画素電極118(Wt)との間隙では、画素電極118(Wt)とコモン電極108との間隙の縦電界よりも強い横電界が発生する。この横電界によって、図10(b)に示すように、黒画素において白画素に隣接する側の液晶分子Rvは、縦電界にしたがって傾斜しようとする他の液晶分子よりも時間的に先んじて配向が変化して、リバースチルト状態となる。しかし、黒画素では縦電界が(n−1)フレームから変化しないので、他の液晶分子に影響をほとんど与えない。このため、黒画素から変化しない画素においてリバースチルトが発生する領域は、図10(c)に示すように、図8(c)の例と比較して無視できる程度に狭い。
一方、2×2の4画素のうち、右上において黒から白に変化する画素では、液晶分子の初期配向方向が横電界の影響を受けにくい方向であるので、縦電界が加わっても、リバースチルト状態となる液晶分子がほとんど存在しない。このため、右上画素では、縦電界の強度が大きくなるにつれて、液晶分子が基板面の水平方向に図10(b)において破線で示すように正しく傾斜する結果、目的である白画素に変化するので、表示品位の劣化が発生しないことになる。
なお、図10(a)に示されるパターンの変化は、図9(a)に示した例のみならず、黒画素からなるパターンが、図9(b)に示すように左方向にフレーム毎に1画素ずつ移動する場合や、図9(c)に示すように下方向にフレーム毎に1画素ずつ移動する場合などでも発生する。また、図26の説明において見方を変えた場合のように、黒画素からなる領域を背景として白画素からなるパターンがフレーム毎に左下方向、左方向または下方向に、1画素ずつ移動する場合にも発生する。
(1)nフレームに着目したときに暗画素と明画素とが隣接して、すなわち、印加電圧が低い状態の画素と印加電圧が高い状態の画素とが隣接して、横電界が強くなる場合であって、かつ、
(2)nフレームにおいて、当該明画素(印加電圧高)が、隣接する暗画素(印加電圧低)に対して、液晶分子におけるチルト方位の上流側に相当する左下側、左側または下側に位置する場合に、
(3)nフレームにおいて当該明画素に変化する画素が、1フレーム前の(n−1)フレームでは、液晶分子が不安定な状態にあったとき、
nフレームにおいて当該明画素でリバースチルトが発生する、ということになる。
ところで、図7では、2×2の4画素が(n−1)フレームで黒画素であって、次のnフレームで左下だけが白画素となったときを例示した。しかし、一般的には、(n−1)フレームおよびnフレームのみならず、これらフレームを含む前後の複数フレームにわたって同様な動きを伴うのが通例である。このため、図7(a)〜(c)に示すように、(n−1)フレームで液晶分子が不安定な状態であった暗画素(白丸点が付された画素)では、画像パターンの動きから、その左下側、左側または下側に明画素が隣接している場合が多いと考えられる。
これを前提として、nフレームから(n+1)フレームにかけて考察する。nフレームにおいて、映像信号Vid-inで示される画像において暗画素と明画素とが隣接する場合であって、当該暗画素が、当該明画素に対して右上側、右側または上側に位置する場合は、その暗画素に相当する液晶素子の液晶分子が不安定な状態にならないような措置を施してやれば、画像パターンが1画素分移動した結果、(n+1)フレームにおいて要件(1)および要件(2)を満たすことになっても、要件(3)を満たすことはない。このため、nフレームからみて、将来となる(n+1)フレームにおいてリバースチルトドメインの発生を未然に抑えることができる、ということになる。
では、補正する電圧としては、どのような値が好ましいのか、という点を検討する。映像信号Vid-inで指定される印加電圧がVc1を下回る場合に、Vc1以上の電圧に補正して液晶素子に印加したとき、液晶分子をより安定な状態にさせる、または、リバースチルトドメインの発生をより確実に抑える、という点を優先すれば、高い電圧である方が好ましい。しかしながら、ノーマリーブラックモードでは、液晶素子の印加電圧を高くするにつれて、透過率が高くなる。もともとの映像信号Vid-inで指定される階調レベルは、暗画素すなわち低い方の透過率であるため、補正電圧を高くすることは、映像信号Vid-inに基づかない画像が表示されることにつながる。
一方、Vc1以上に補正した電圧を液晶素子に印加したときに、その補正による透過率の変化が知覚されないようにする、という点を優先すれば、下限である電圧Vc1が好ましい、ということになる。このように補正電圧として、どのような値とすべきかについては、何を優先させるのかによって決定すべきである。本実施形態では、補正電圧としてVc1を採用するが、それよりも高い電圧であっても構わない。
なお、VA方式における液晶分子は、液晶素子の印加電圧がゼロのときに基板面に対して垂直方向に最も近い状態になるが、電圧Vc1は、液晶分子に初期傾斜角を与える程度の電圧であり、この電圧の印加から液晶分子が傾斜し始める。液晶分子が安定状態となる電圧Vc 1は、一般的には、液晶パネルにおける様々なパラメータが絡んで一概には決まらない。ただし、本実施形態のように、画素電極118とコモン電極108との間隙(セルギャップ)よりも、画素電極118同士の間隙が狭い、という液晶パネルにあっては、おおよそ1.5ボルトとなる。したがって、補正電圧としては、1.5ボルトが下限となるので、この電圧以上であれば良い、ということになる。逆にいえば、液晶素子の印加電圧が1.5ボルトを下回るのであれば、液晶分子が不安定な状態となる。
このような考えに基づいて、nフレームの映像信号Vid-inを処理して、液晶パネル100でリバースチルトドメインの発生を未然に防ぐための回路が、図3における映像処理回路30である。
遅延回路312は、FIFO(Fast In Fast Out:先入れ先出し)メモリーや多段のラッチ回路などにより構成され、上位装置から供給される映像信号Vid-inを蓄積して、所定時間経過後に読み出して映像信号Vid-dとして出力するものである。なお、遅延回路312における蓄積および読出は、走査制御回路20によって制御される。
第1検出部321は、映像信号Vid-inで示される画像を解析して、階調範囲aにある画素(第1画素)と階調範囲bにある画素(第2画素)とが垂直または水平方向で隣接する部分があるか否かを判別する。そして、第1検出部321は、隣接する部分があると判別したときに、その隣接部分を境界として検出して、境界の位置情報を出力する。第1検出部321は第1境界検出部に相当する。
なお、ここでいう境界とは、あくまでも階調範囲aにある暗画素と階調範囲bにある明画素とが隣接する部分、すなわち、強い横電界が発生する部分をいう。このため、例えば階調範囲aにある画素と、階調範囲aでもなく階調範囲bでもない別の階調範囲d(図4(a)参照)にある画素とが隣接する部分や、階調範囲bにある画素と階調範囲dにある画素とが隣接する部分については、境界として扱わない。
第2検出部322は、前フレームの映像信号Vid-inで示される画像を解析して、階調範囲aにある画素と階調範囲bにある画素とが隣接する部分を境界として検出する。ここで第2検出部322が検出する境界についての定義は、第1検出部321についてのそれと同じである。
保存部323は、第2検出部322によって検出された境界の情報を保存して1フレーム期間だけ遅延させて出力するものである。
したがって、第1検出部321で検出される境界は現フレームに係るものであるのに対し、第2検出部322で検出されて保存部323に保存される境界は、現フレームの1つ前のフレームに係るものとなる。このため、第2検出部322が第2境界検出部に相当する。
第3検出部325は、映像信号Vid-inで示される画像を解析して、第1検出部321によって検出された境界のうち、階調範囲aにある画素と階調範囲bにある画素とが垂直または水平方向で隣接する部分があるか否かを判別する。そして、第3検出部325は、適用境界決定部324により決定された適用境界の一部分であって、暗画素が上側に位置し明画素が下側に位置する部分と、暗画素が右側に位置し明画素が左側に位置する部分とを抽出して、これをリスク境界として検出し、リスク境界の位置情報を出力するものである。このため、第3検出部325が第3境界検出部に相当する。
なお、ここでいう「リスク境界に隣接している」とは、画素の一辺に沿ってリスク境界に隣接している場合と、画素の一角において縦横に連続するリスク境界が位置している場合とを含む。また、第1検出部321は、ある程度(少なくとも3行以上)の映像信号を蓄積してからでないと、表示すべき画像における垂直または水平方向にわたって境界を検出することができない。第2検出部322についても同様である。このため、上位装置からの映像信号Vid-inの供給タイミングを調整する意味で、遅延回路312が設けられている。
上位装置から供給される映像信号Vid-inのタイミングと、遅延回路312から供給される映像信号Vid-dのタイミングとは異なるので、厳密にいえば、両者の水平走査期間等については一致しないことになるが、以降については特に区別しないで説明する。
また、第1検出部321、第2検出部322および第3検出部325における映像信号Vid-inの蓄積等は、走査制御回路20によって制御される。
なお、補正部314は、フラグQが“0”であるときには、階調レベルを補正することなく、映像信号Vid-dをそのまま映像信号Vid-outとして出力する。
一方、映像信号Vid-dで示される画素がリスク境界に隣接している暗画素でない場合、または、隣接している場合であっても、その階調レベルがc1以上の明るいレベルを指定している場合に、本実施形態ではフラグQが“0”となるので、階調レベルが補正されることなく、映像信号Vid-dが、映像信号Vid-outとして出力される。
ここで、1行1列〜1行n列の映像信号Vid-outが出力される水平有効走査期間(Ha)でみたときに、処理された映像信号Vid- outは、D/A変換器316によって、図5の(b)で示すように正極性または負極性のデータ信号Vxに、ここでは例えば正極性に変換される。このデータ信号Vxは、データ線駆動回路140によって1〜n列目のデータ線114にデータ信号X1〜Xnとしてサンプリングされる。
一方、1行1列〜1行n列の映像信号Vid-outが出力される水平走査期間では、走査制御回路20が走査線駆動回路130に対し走査信号Y1だけをHレベルとなるように制御する。走査信号Y1がHレベルであれば、1行目のTFT116がオン状態になるので、データ線114にサンプリングされたデータ信号は、オン状態にあるTFT116を介して画素電極118に印加される。これにより、1行1列〜1行n列の液晶素子には、それぞれ映像信号Vid-outで指定された階調レベルに応じた正極性電圧が書き込まれる。
2行1列〜2行n列の映像信号Vid-outが出力される水平走査期間では、走査線駆動回路130によって走査信号Y2だけがHレベルとなるので、データ線114にサンプリングされたデータ信号は、オン状態にある2行目のTFT116を介して画素電極118に印加される。これにより、2行1列〜2行n列の液晶素子には、それぞれ映像信号Vid-outで指定された階調レベルに応じた正極性電圧が書き込まれる。
以下同様な書込動作が3、4、…、m行目に対して実行され、これにより、各液晶素子に、映像信号Vid-outで指定された階調レベルに応じた電圧が書き込まれて、映像信号Vid-inで規定される透過像が作成されることなる。
次のフレームでは、データ信号の極性反転によって映像信号Vid-outが負極性のデータ信号に変換される以外、同様な書込動作が実行される。
詳細には、データ信号Vxの電圧は、正極性であれば、白に相当する電圧Vw(+)から黒に相当する電圧Vb(+)までの範囲で、一方、負極性であれば、白に相当する電圧Vw(-)から黒に相当する電圧Vb(-)までの範囲で、それぞれ基準電圧Vcntから階調に応じた分だけ偏位させた電圧となる。
電圧Vw(+)および電圧Vw(-)は、電圧Vcntを中心に互いに対称の関係にある。電圧Vb(+)およびVb(-)についても電圧Vcntを中心に互いに対称の関係にある。
なお、図5(b)は、データ信号Vxの電圧波形を示すものであって、液晶素子120に印加される電圧(画素電極118とコモン電極108との電位差)とは異なる。また、図5(b)におけるデータ信号の電圧の縦スケールは、図5(a)における走査信号等の電圧波形と比較して拡大してある。
現フレームに対し1フレーム前の映像信号Vid-inで示される画像が例えば図11(1)に示されるとおりであって、現フレームの映像信号Vid-inで示される画像が例えば図11(2)に示されるとおりである場合、すなわち、階調範囲aの暗画素からなるパターンが、階調範囲bにある明画素を背景に左方向に移動する場合、第1検出部322により検出されて保存部323に保存される前フレーム画像の境界と、第1界検出部321により検出された現フレーム画像の境界とは、それぞれ図11(3)に示されるとおりである。
したがって、適用境界決定部324によって決定される適用境界は、図12(4)で示されるとおりである。そして、第3検出部325により検出されるリスク境界は、図12(5)で示されるとおりである。すなわち、適用境界のうち、暗画素が上側に位置し明画素が下側に位置する部分と、暗画素が右側に位置し明画素が左側に位置する部分とがリスク境界として検出される。
また、本実施形態では、映像信号Vid-inで規定される画像のうち、階調レベルが補正される画素は、明画素に隣接する暗画素であって、階調レベルc1よりも暗い階調レベルが指定された暗画素のうち、当該明画素に対してチルト方位の下流側に位置する画素のみである。このため、映像信号Vid-inに基づかない表示が発生する部分は、チルト方位角を考慮しないで、明画素に隣接する暗画素であって、階調レベルc1よりも暗い階調レベルが指定された暗画素のすべてを一律に補正する構成と比較して、少なく抑えることができる。
さらに、本実施形態では、設定値以上の映像信号を一律にクリップしないので、使用しない電圧範囲を設けることによってコントラスト比に悪影響を与えることもない。また、液晶パネル100の構造に変更等を加える必要がないので、開口率の低下を招くこともないし、また、構造を工夫しないで既に製作された液晶パネルに適用することも可能である。
上述した実施形態では、VA方式においてチルト方位角θbが45度である場合を例にとって説明した。次に、チルト方位角θbが45度以外の例について説明する。
まず、図14(a)に示すようにチルト方位角θbが225度である例について説
明する。この例では、自画素および周辺画素において液晶分子が不安定な状態から自己画素だけ明画素に変化したとき、当該自己画素においてリバースチルトは、図14(b)に示すように、左辺および下辺に沿った内周領域で発生する。なお、この例では、図8に示したチルト方位角θbが45度である場合の例を180度回転させたときと等価である。
チルト方位角θbが225度である場合には、チルト方位角θbが45度である場合にリバースチルトドメインが発生する要件(1)〜(3)のうち、として、要件(2)を次のように修正する。すなわち、
(2)nフレームにおいて、当該明画素(印加電圧高)が、隣接する暗画素(印加電圧低)に対して、液晶分子におけるチルト方位の上流側に相当する右上側、右側または上側に位置する場合に、
と修正する。なお、要件(1)および要件(3)についての変更はない。
したがって、チルト方位角θbが225度であれば、nフレームにおいて、暗画素と明画素とが隣接する場合であって、当該暗画素が、当該明画素に対して反対に左下側、左側または下側に位置する場合、当該暗画素に相当する液晶素子に対し、液晶分子が不安定な状態とならないような措置を施してやれば良い。
このためには、映像処理回路30における第3検出部325が、適用境界決定部324によって検出された適用境界のうち、暗画素が下側に位置し明画素が上側に位置する部分と、暗画素が左側に位置し明画素が右側に位置する部分とを抽出して、リスク境界として検出する構成とすれば良い。
チルト方位角θbが225度である場合、図11(2)で示される画像は、リスク境界に接している黒画素の階調レベルが補正部314によって階調レベルc1に補正されて、図13(c)に示される通りとなる。
このため、チルト方位角θbが90度である場合には、チルト方位角θbが45度である場合にリバースチルトドメインが発生する要件(1)〜(3)のうち、として、要件(2)を次のように修正する。すなわち、
(2)nフレームにおいて、当該明画素(印加電圧高)が、隣接する暗画素(印加電圧低)に対して、液晶分子におけるチルト方位の上流側に相当する左側のみならず、その左側で発生する領域の影響を受ける上側または下側に位置する場合に、
と修正する。なお、要件(1)および要件(3)についての変更はない。したがって、チルト方位角θbが90度であれば、nフレームにおいて、暗画素と明画素とが隣接する場合であって、当該暗画素が、当該明画素に対して反対に右側、下側または上側に位置する場合、当該暗画素に相当する液晶素子に対し、液晶分子が不安定な状態とならないような措置を施してやれば良い。
この構成によれば、チルト方位角θbが90度である場合、映像信号Vid-inで規定される画像において黒画素からなる領域が上方向、右上方向、右方向、右下方向または下方向のいずれかに1画素だけ移動することによって、黒画素から白画素に変化する部分が存在しても、液晶パネル100では、液晶分子が不安定な状態から白画素へと直接的に変化せず、一旦、階調レベルc1に相当する電圧Vc1の印加によって強制的に液晶分子が安定した状態を経た後に、白画素に変化するので、リバースチルトドメインの発生を抑えることが可能となる。
チルト方位角θbが90度である場合、図11(2)で示される画像は、リスク境界に隣接している黒画素の階調レベルが補正部314によって階調レベルc1に補正されて、図13(b)に示される通りとなる。
次に、本発明の第2実施形態について説明する。この実施形態でも、ノーマリーブラックモードであることを前提として説明する。このことは、特に断りのない限り、以降の他の実施形態でも同じである。また、以下の説明において、第1実施形態と同じ構成については同一の符号を付して表し、その詳細な説明については適宜省略する。上述した実施形態では、リスク境界に隣接する暗画素のみについて階調レベルc1に補正していたが、2以上(複数)の暗画素が明画素に対しリスク境界の反対方向に向かって連続する場合に、この複数の暗画素について階調レベルc1に補正する。
この実施形態の映像処理回路30が、第1実施形態の構成と相違する部分は、判別部326の判別内容が変更された点にある。
判別部326は、遅延回路312によって遅延された映像信号Vid-dで示される画素が暗画素であるか否か、および、その画素が第3検出部325で検出されたリスク境界に隣接しているか否かをそれぞれ判別する。判別部326は、その判別結果がいずれも「Yes」である場合に、出力信号のフラグQを例えば「1」として出力し、その判別結果がいずれか1つでも「No」であれば「0」として出力する。判別部326は、或る暗画素についてフラグQを「0」から「1」へ切り替えて出力したときには、リスク境界とは反対方向に連続する2以上の暗画素についてフラグQを「1」として出力する。ここでは、判別部326は、3つの連続する暗画素についてフラグQを「1」として出力する。
現フレームに対し1フレーム前の映像信号Vid-inで示される画像が例えば図11(1)に示されるとおりであって、現フレームの映像信号Vid-inで示される画像が例えば図11(2)に示されるとおりである場合、θb=45度であるとき、映像処理回路30によって図16(a)に示されるような階調レベルに補正される。映像処理回路30では、検出されたリスク境界に隣接し、階調レベルが階調範囲aに属し、階調レベルがc1を下回る暗画素であってそのリスク境界の反対方向に向かって連続する2以上の暗画素について、その各画素が階調レベルc1の映像信号に補正される。この暗画素群は、ここでは3つの暗画素からなる。
このため、例えば1フレームが16.7ミリで供給される映像信号Vid-inに対して液晶パネル100を2倍速で駆動するとき、表示画面が更新される時間間隔Sは、半分の8.35ミリ秒となる。ここで、上記応答時間T1が仮に24ミリ秒であったとすると、補正対象として好ましい画素数は、「24」を「8.35」で割った値が「2.874…」であるから、この値のうちの整数部「2」に「1」を加えた「3」ということになる。
このように、本実施形態によれば、液晶パネル100が2倍速以上される場合等、液晶素子の応答時間が、表示画面が更新される時間間隔より長くなる場合でも、補正対象とする暗画素群の数を適切に設定することで、上述したリバースチルトドメインに起因する表示上の不具合の発生を事前に回避することが可能となる。すなわち、この実施形態では、ノーマリーブラックモードでは、補正の対象となる暗画素群を3つの連続する暗画素としていたが、この数は「3」に限らず、液晶素子120の応答時間と液晶パネル100の駆動速度を考慮してその数をさらに多くてしてもよい。
この実施形態の構成によれば、上記以外にも第1実施形態と同等の効果を奏する。
次に、本発明の第3実施形態について説明する。
この実施形態では、第1実施形態の構成においてリスク境界に隣接する暗画素に代えて、その暗画素に対しリスク境界の反対側に位置する明画素の階調レベルを補正する。一方、この実施形態では、暗画素についての補正は行わない。この実施形態では、上述した「(3)nフレームにおいて当該明画素に変化する画素が、1フレーム前の(n−1)フレームでは、液晶分子が不安定な状態」を抑制するために暗画素の階調レベルを上げる代わりに、「(1)nフレームに着目したときに暗画素と明画素とが隣接して、すなわち、印加電圧が低い状態の画素と印加電圧が高い状態の画素とが隣接して、横電界が強くなる」という要件に着目して、横電界を抑制する。すなわち、映像処理回路30は、リスク境界に隣接する明画素に対応する液晶素子120への印加電圧を低減させることにより、リスク境界を挟んで隣接する明画素及び暗画素間に生じる横電界を抑制する。
判別部326は、遅延回路312によって遅延された映像信号Vid-dで示される画素が明画素であるか否か、および、その画素が第3検出部325で検出されたリスク境界に隣接しているか否かをそれぞれ判別する。判別部326は、その判別結果がいずれも「Yes」である場合に、出力信号のフラグQを例えば「1」として出力し、その判別結果がいずれか1つでも「No」であれば「0」として出力する。
補正部314は、判別部326から供給されるフラグQが“1”である場合に、映像信号Vid-dで指定される明画素の階調レベルをc2の映像信号に補正して、映像信号Vid-outとして出力するものである。階調レベルc2は、閾値Vth2(第2電圧)を下回り、且つ閾値Vth 1以上(第1電圧)を上回るいずれかの印加電圧により得られるが、この補正を施さない場合の明度から10%以内の変化で収まることが好ましい。
なお、補正部314は、判別部326から供給されるフラグQが“0”であるときには、階調レベルを補正することなく、映像信号Vid-dをそのまま映像信号Vid-outとして出力する。
現フレームに対し1フレーム前の映像信号Vid-inで示される画像が例えば図11(1)に示されるとおりであって、現フレームの映像信号Vid-inで示される画像が例えば図11(2)に示されるとおりである場合、θb=45度であるとき、映像処理回路30によって図17(a)に示されるような階調レベルに補正される。すなわち、映像処理回路30では、検出されたリスク境界に隣接し、階調レベルが階調範囲bに属する明画素について、その階調レベルがc2となるように映像信号が補正される。
これにより、リスク境界を挟んで隣接する明画素と暗画素との電位差が小さく抑制されて、横電界を原因とするリバースチルトドメインの発生が抑制されるし、それ以外にも、上述した第1実施形態の構成と同等の効果を奏する。
次に、本発明の第4実施形態について説明する。
上述した第2実施形態ではリスク境界に隣接する暗画素群の階調レベルを補正していたが、この実施形態では、暗画素群に代えて、その暗画素群に対しリスク境界の反対側に隣接する2以上の連続する明画素の階調レベルを補正する。明画素の階調レベルを補正する根拠は、第3実施形態のそれと同じである。
なお、この実施形態においても暗画素についての補正は行わないものとする。
判別部326は、遅延回路312によって遅延された映像信号Vi d-dで示される画素が明画素であるか否か、および、その画素が第3検出部325で検出されたリスク境界に隣接しているか否かをそれぞれ判別する。判別部326は、その判別結果がいずれも「Yes」である場合に、出力信号のフラグQを例えば「1」として出力し、その判別結果がいずれか1つでも「No」であれば「0」として出力する。判別部326は、或る明画素についてフラグQを「0」から「1」へ切り替えて出力したときには、リスク境界とは反対方向に連続する2以上の明画素についてフラグQを「1」として出力する。ここでは、判別部326は、3つの連続する明画素についてフラグQを「1」として出力する。
現フレームに対し1フレーム前の映像信号Vid-inで示される画像が例えば図11(1)に示されるとおりであって、現フレームの映像信号Vid-inで示される画像が例えば図11(2)に示されるとおりである場合、θb=45度であるとき、映像処理回路30によって図18(a)に示されるような階調レベルに補正される。映像処理回路30では、検出されたリスク境界に隣接し、階調レベルが階調範囲bに属する画素であってそのリスク境界の反対方向に向かって連続する2以上の明画素について、その各画素が階調レベルc2の映像信号に補正される。この明画素群は、ここでは3つの明画素からなる。
また、液晶素子の応答時間が、表示画面が更新される時間間隔より長い場合でも、リバースチルトドメインの発生を抑えることが可能となる点では、上述の第2実施形態の構成と同等の効果を奏する。
次に、本発明の第5実施形態について説明する。
以下の説明において、第1実施形態と同じ構成については同一の符号を付して表し、その説明については適宜省略する。この実施形態では、第1実施形態で説明した暗画素の補正と、第3実施形態で説明した明画素の補正との両方を行う。つまり、この実施形態の映像処理回路30は、上記(1)及び(3)の条件を満たさないようにするために階調レベルを補正する。
詳細には、ノーマリーブラックモードを例にとると、算出部318は、遅延した映像信号Vid-dの画素が第2検出部322によって検出されたリスク境界に隣接している場合に、第1に、その画素が暗画素であれば、その暗画素について階調レベルc1を算出して出力し、第2に、その画素が明画素であれば、その明画素について階調レベルc2を算出して出力する。
判別部326は、第1に、遅延回路312によって遅延された映像信号Vid-dで示される画素が明画素であるか否か、および、その画素が第2検出部322で検出されたリスク境界に隣接しているか否かをそれぞれ判別する。判別部326は、その判別結果がいずれも「Yes」である場合に、出力信号のフラグQを例えば「1」として出力し、その判別結果がいずれか1つでも「No」であれば「0」として出力する。判別部326は、第2に、遅延回路312によって遅延された映像信号Vid-dで示される階調レベルがc1を下回る暗画素であるか否か、および、その画素が第2検出部322で検出されたリスク境界に隣接しているか否かをそれぞれ判別する。判別部326は、その判別結果がいずれも「Yes」である場合に、出力信号のフラグQを例えば「1」として出力し、その判別結果がいずれか1つでも「No」であれば「0」として出力する。
現フレームに対し1フレーム前の映像信号Vid-inで示される画像が例えば図11(1)に示されるとおりであって、現フレームの映像信号Vid-inで示される画像が例えば図11(2)に示されるとおりである場合、θb=45度であるとき、映像処理回路30によって図20(a)に示されるような階調レベルに補正される。
映像処理回路30では、上述の第1実施形態と同じ手順で、リスク境界に隣接する暗画素の階調レベルを階調レベルc1に補正する一方で、リスク境界に対してその暗画素の反対側で隣接する明画素の階調レベルを、階調レベルc2の映像信号に補正する。
この実施形態によれば、上述の第1、及び3実施形態の両方と同等の効果を奏するとともに、リスク境界を挟んで隣接する明画素及び暗画素間に生じる横電界を抑制して、リバースチルトドメインの発生をより一層抑制することができる。
次に、本発明の第6実施形態について説明する。
以下の説明において、第5実施形態と同じ構成については同一の符号を付して表し、その説明については適宜省略する。この実施形態の映像処理回路30が、上述の第5実施形態の映像処理回路30と相違する部分は、算出部318の算出内容、及び判別部326の判別内容が変更された点にある。
上述した第5実施形態では、リスク境界を挟んで互いに隣接する明画素及び暗画素について階調レベルを補正していた。これに対し、この実施形態では、この明画素を含み、リスク境界の反対方向に向かって連続する2以上の連続する明画素、及びこの暗画素を含み、リスク境界の反対方向に向かって連続する2以上の連続する暗画素について、階調レベルを補正する。つまり、この実施形態において補正の対象となる画素は、第2及び第4実施形態を組み合わせたものに等しい。
この実施形態では、算出部318は、遅延した映像信号Vid-dの画素が第2検出部322によって検出されたリスク境界に隣接している場合に、第1に、その画素が暗画素であれば、リスク境界に対し隣接し、明画素の反対側で連続する2以上の暗画素について階調レベルc1を算出して出力し、第2に、その画素が明画素であれば、リスク境界に対し隣接し、暗画素の反対側で連続する2以上の明画素について階調レベルc2を算出して出力する。
現フレームに対し1フレーム前の映像信号Vid-inで示される画像が例えば図11(1)に示されるとおりであって、現フレームの映像信号Vid-inで示される画像が例えば図11(2)に示されるとおりである場合、θb=45度であるとき、映像処理回路30によって図21(a)に示されるような階調レベルに補正される。
映像処理回路30では、ノーマリーブラックモードであれば、上述の第1実施形態と同じ手順で、補正対象の暗画素を階調レベルc1に補正する一方で、リスク境界に対してこの暗画素群の反対側で隣接し、その境界の反対方向に向かって連続する2以上の明画素について、階調レベルc2の映像信号に補正する。この暗画素群は、ここでは2つの連続する暗画素により構成され、補正対象の明画素群は、連続する2つの明画素により構成される。また、第1実施形態と同じ考え方により、θb=90度である場合、図11(2)で示される画像は、映像処理回路30によって図21(b)に示されるような階調レベルに補正される。また、θb=225度である場合、図11(2)で示される画像は、映像処理回路30によって図21(c)に示されるような階調レベルに補正される。このように、液晶素子120のチルト方位によって定まる暗画素を補正対象としているので、本来の画像からの変化を抑制しつつ、リバースチルトドメインの発生を抑制し得る。
なお、ここでは、ノーマリーブラックモードでは、補正対象となる暗画素群および明画素群をそれぞれ2つの連続する画素としていたが、この数は「2」に限らず、液晶素子120の応答時間と液晶パネル100の駆動速度等を考慮してその数をさらに多くてしてもよい。
(TN方式)
上述した実施形態では、液晶105にVA方式を用いた例について説明した。そこで次に、液晶105にTN方式とした例について説明する。
図22(a)は、液晶パネル100における2×2の画素を示す図であり、図22(b)は、図22(a)におけるp−q線を含む垂直面で破断したときの簡易断面図である。
これらの図に示すように、TN方式の液晶分子は、画素電極118とコモン電極108との電位差がゼロである状態において、チルト角がθaであって、チルト方位角がθb(=45度)で、初期配向しているものとする。TN方式は、VA方式とは反対に、基板水平方向に傾斜するので、TN方式のチルト角θaは、VA方式の値よりも大きい。
このため、液晶105にTN方式を用いるとともに、ノーマリーホワイトモードとしたとき、液晶素子120の印加電圧と透過率との関係は、図4(b)に示されるようなV−T特性で表され、印加電圧が高くなるにつれて透過率が減少する。ただし、液晶素子120の印加電圧が電圧Vc1を下回るときに、液晶分子が不安定状態となる点においては、ノーマリーブラックモードと変わりはない。
しかしながら、白画素の画素電極118(Wt)と黒画素の画素電極118(Bk)との間隙で生じる電位差は、黒画素の画素電極118(Bk)とコモン電極108との間で生じる電位差と同程度である上に、画素電極同士の間隙が画素電極118とコモン電極108との間隙よりも狭い。よって、電界の強度で比較すると、画素電極118(Wt)と画素電極118(Bk)との間隙で生じる横電界は、画素電極118(Bk)とコモン電極108との間隙で生じる縦電界よりも強い。
右上の画素は、(n−1)フレームにおいて液晶分子が不安定な状態の白画素であっため、液晶分子が縦電界の強度に応じて傾斜するまでに時間がかかる。一方、黒レベルの電圧が画素電極118(Bk)に印加されたことによる縦電界よりも、隣接する画素電極118(Wt)からの横電界の方が強いので、黒になろうとしている画素では、図23(b)に示すように、白画素に隣接する側の液晶分子Rvが、縦電界にしたがって傾斜しようとする他の液晶分子よりも時間的に先んじてリバースチルト状態となる。
先にリバースチルト状態となった液晶分子Rvは、縦電界にしたがって破線のように基板水平方向に起立しようとする他の液晶分子の動きに悪影響を与える。このため、黒に変化すべき画素においてリバースチルトが発生する領域は、図23(c)に示すように、黒に変化すべき画素と白画素との間隙にとどまらず、その間隙から黒に変化すべき画素を浸食する形で広範囲に拡がる。
したがって、図23に示した内容から、黒に変化しようとする着目画素の周辺が白画素であった場合、当該着目画素に対して白画素が左下側、左側および下側で隣接するとき、当該着目画素では、リバースチルトが左辺および下辺に沿った内周領域にて発生することになる。
一方、2×2の4画素のうち、左下において白から黒に変化する画素では、液晶分子の初期配向方向が横電界の影響を受けにくい方向であるので、縦電界が加わっても、リバースチルト状態となる液晶分子がほとんど存在しない。このため、左下画素では、縦電界の強度が大きくなるにつれて、液晶分子が基板面の垂直方向に図24(b)において破線で示すように正しく起立する結果、目的である黒画素に変化するので、表示品位の劣化が発生しないことになる。
(2)nフレームにおいて、当該暗画素(印加電圧高)が、隣接する明画素(印加電圧低)に対して右上側、右側または上側に位置する場合に、
(3)nフレームにおいて当該暗画素に変化する画素は、1フレーム前の(n−1)フレームでは、液晶分子が不安定な状態にあったとき
nフレームにおいて当該暗画素でリバースチルトが発生する、ということになる。
したがって、この発生状態を、(n+1)フレームを基準として考え直した場合、画像の動きによって、(n+1)フレームにおいて暗画素が上記位置関係を満たすことになっても、変化前のnフレームにおいて、当該画素の液晶分子が不安定な状態にならないような措置を施してやれば良い、ということになる。
ノーマリーホワイトモードでは、ノーマリーブラックモードとは反対に、階調レベルが高い(明るい)ほど、液晶素子の印加電圧が低くなる点を考慮すれば、映像処理回路30の構成を、次のように変更すれば良いことになる。
すなわち、nフレームにおいて、映像処理回路30における第3検出部325が、適用境界決定部324によって検出された適用境界のうち、暗画素が下側に位置し明画素が上側に位置する部分と、暗画素が左側に位置し明画素が右側に位置する部分と、を抽出して、リスク境界として検出する構成であればよい。補正部314がこのリスク境界に基づいて階調レベルを補正する画素については、上述の第1〜第6実施形態で説明したとおりである。
なお、この例では、TN方式においてチルト方位角θbを45度とした例を説明したが、リバースチルトドメインの発生方向がVA方式と逆になる点を考慮すれば、チルト方位角θbが45度以外の角度である場合の措置、そのための構成についても、いままでの説明から容易に類推できるはずである。
上述した実施形態では、暗画素と明画素とが垂直または水平方向で隣接する部分を境界として検出したが、この理由は、画像パターンの移動方向がいずれにも対処するためである。一方、ワードプロセッサーや、テキストエディターなどの表示画面において、カーソルのような移動を考えると、画像パターンの移動方向として、水平(X)方向のみを想定すれば十分である場合がある。例えば、画像パターンの移動方向として水平方向のみを想定する場合に、例えばVA方式であってチルト方位角θbを45度とするとき、第1検出部321は、階調範囲aにある画素と階調範囲bにある画素とが垂直方向で隣接する部分のみを境界として検出すれば良い。この場合、境界検出部302は、水平方向で隣接する部分について境界として扱わない。
なお、ここではVA方式であってチルト方位角θbを45度とした場合を例にとって説明したが、VA方式であってチルト方位角θbを225度とした場合についても同様である。
上述した第2、第4及び第6実施形態のそれぞれにおいて、補正対象となる明画素や暗画素の各画素の階調レベルはそれぞれ同じでなくてもよい。
また、各実施形態において、液晶素子120は、透過型に限られず、反射型であってもよい。さらに、液晶素子120は、ノーマリーブラックモードに限られず、ノーマリーホワイトモードでもよいのは上述した通りである。
次に、上述した実施形態に係る液晶表示装置を用いた電子機器の一例として、液晶パネル100をライトバルブとして用いた投射型表示装置(プロジェクター)について説明する。図25は、このプロジェクターの構成を示す平面図である。
この図に示すように、プロジェクター2100の内部には、ハロゲンランプ等の白色光源からなるランプユニット2102が設けられている。このランプユニット2102から射出された投射光は、内部に配置された3枚のミラー2106および2枚のダイクロイックミラー2108によってR(赤)色、G(緑)色、B(青)色の3原色に分離されて、各原色に対応するライトバルブ100R、100Gおよび100Bにそれぞれ導かれる。なお、B色の光は、他のR色やG色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ2122、リレーレンズ2123および出射レンズ2124からなるリレーレンズ系2121を介して導かれる。
ライトバルブ100R、100G、100Bによってそれぞれ変調された光は、ダイクロイックプリズム2112に3方向から入射する。そして、このダイクロイックプリズム2112において、R色およびB色の光は90度に屈折する一方、G色の光は直進する。したがって、各原色の画像が合成された後、スクリーン2120には、投射レンズ2114によってカラー画像が投射されることとなる。
Claims (12)
- 複数の画素の各々に対応して画素電極が設けられた第1基板と、コモン電極が設けられた第2基板とで液晶を挟持し、前記画素電極、前記液晶および前記コモン電極とで液晶素子が構成された液晶パネルに対し、
前記画素毎に液晶素子の印加電圧を指定する映像信号を入力するとともに、処理した映像信号に基づいて前記液晶素子の印加電圧をそれぞれ規定する映像処理回路であって、
現フレームの映像信号を解析することによって、当該映像信号で指定される印加電圧が第1電圧を下回る第1画素と、前記印加電圧が前記第1電圧よりも大きい第2電圧以上である第2画素との境界を検出する第1境界検出部と、
現フレームよりも1つ前のフレームの映像信号を解析することによって、前記第1画素と前記第2画素との境界を検出する第2境界検出部と、
前記第1境界検出部によって検出された境界のうち、前記第2境界検出部によって検出された境界から変化した部分の一部であって、前記液晶のチルト方位で定まるリスク境界を検出する第3境界検出部と、
前記第3境界検出部により検出されたリスク境界に隣接する第1画素に対し、入力した映像信号で指定される印加電圧が前記第1電圧よりも低い第3電圧を下回る場合、当該第1画素に対応する液晶素子への印加電圧を、前記入力した映像信号で指定される印加電圧から前記第3電圧以上に補正する補正部と
を備えることを特徴とする映像処理回路。 - 前記補正部は、
前記リスク境界に隣接する第1画素と、当該第1画素に連続する1以上の第1画素について、当該第1画素に対応する液晶素子への印加電圧を、前記映像信号で指定される印加電圧から、前記第3電圧以上に補正するものであり、
前記液晶パネルの表示を更新する時間間隔をSとし、
印加電圧が前記第3電圧を下回る電圧から、前記補正部により補正された後の電圧に切り替わったときの当該液晶素子の応答時間をT1とした場合に、
S<T1であるとき、
前記印加電圧を補正する第1画素の数は、
前記応答時間T1を前記時間間隔Sで割った値の整数部の値により定められる
ことを特徴とする請求項1に記載の映像処理回路。 - 複数の画素の各々に対応して画素電極が設けられた第1基板と、コモン電極が設けられた第2基板とで液晶を挟持し、前記画素電極、前記液晶および前記コモン電極とで液晶素子が構成された液晶パネルに対し、
前記画素毎に液晶素子の印加電圧を指定する映像信号を入力するとともに、処理した映像信号に基づいて前記液晶素子の印加電圧をそれぞれ規定する映像処理回路であって、
現フレームの映像信号を解析することによって、当該映像信号で指定される印加電圧が第1電圧を下回る第1画素と、前記印加電圧が前記第1電圧よりも大きい第2電圧以上である第2画素との境界を検出する第1境界検出部と、
現フレームよりも1つ前のフレームの映像信号を解析することによって、前記第1画素と前記第2画素との境界を検出する第2境界検出部と、
前記第1境界検出部によって検出された境界のうち、前記第2境界検出部によって検出された境界から変化した部分の一部であって、前記液晶のチルト方位で定まるリスク境界を検出する第3境界検出部と、
前記第3境界検出部により検出されたリスク境界に隣接する第2画素に対し、入力した映像信号で指定される印加電圧が前記第2電圧よりも高い場合、当該第2画素に対応する液晶素子への印加電圧を、前記入力した映像信号で指定される印加電圧から、前記第2電圧を下回り、且つ前記第1電圧を上回る電圧に補正する補正部と
を備えることを特徴とする映像処理回路。 - 前記補正部は、
前記リスク境界に隣接する第2画素と、当該第2画素に連続する1以上の第2画素について、当該第2画素に対応する液晶素子への印加電圧を、前記映像信号で指定される印加電圧から、前記第2電圧を下回り、且つ前記第1電圧を上回る電圧に補正するものであり、
前記液晶パネルの表示を更新する時間間隔をSとし、
印加電圧が前記第2電圧を上回る電圧から、前記補正部により補正された後の電圧に切り替わったときの当該液晶素子の応答時間をT2とした場合に、
S<T2であるとき、
前記印加電圧を補正する第2画素の数は、
前記応答時間T2を前記時間間隔Sで割った値の整数部の値により定められる
ことを特徴とする請求項3に記載の映像処理回路。 - 前記補正部は、
前記リスク境界に隣接する第1画素に対し、入力した映像信号で指定される印加電圧が前記第1電圧よりも低い第3電圧を下回る場合、当該第1画素に対応する液晶素子への印加電圧を、前記入力した映像信号で指定される印加電圧から前記第3電圧以上で、且つ前記第2電圧を下回る電圧に補正する
ことを特徴とする請求項3に記載の映像処理回路。 - 前記補正部は、
前記リスク境界に隣接する第1画素と、当該第1画素に連続する1以上の第1画素について、当該第1画素に対応する液晶素子への印加電圧を、前記映像信号で指定される印加電圧から、前記第3電圧以上で、且つ前記第2電圧を下回る電圧に補正するものであり、
前記液晶パネルの表示を更新する時間間隔をSとし、
前記第1画素に対応する液晶素子への印加電圧が前記第3電圧を下回る電圧から、前記補正部により補正された後の電圧に切り替わったときの当該液晶素子の応答時間をT2とした場合に、
S<T2であるとき、
前記印加電圧を補正する第1画素の数は、
前記応答時間T2を前記時間間隔Sで割った値の整数部の値により定められる
ことを特徴とする請求項5に記載の映像処理回路。 - 前記補正部は、前記補正の対象とする第1画素に対応する液晶素子への印加電圧を、当該液晶素子に初期傾斜角を与える程度の電圧とする
ことを特徴とする請求項1、2、5又は6に記載の映像処理回路。 - 前記チルト方位は、前記画素電極の側から前記コモン電極に向かって平面視したときに、前記画素電極側における液晶分子の長軸の一端から、前記液晶分子の他端に向かう方向である
ことを特徴とする請求項1ないし7のいずれかに記載の映像処理回路。 - 複数の画素の各々に対応して画素電極が設けられた第1基板と、コモン電極が設けられた第2基板とで液晶を挟持し、前記画素電極、前記液晶および前記コモン電極とで液晶素子が構成された液晶パネルに対し、
前記画素毎に液晶素子の印加電圧を指定する映像信号を入力するとともに、処理した映像信号に基づいて前記液晶素子の印加電圧をそれぞれ規定する映像処理方法であって、
入力した映像信号で指定される印加電圧が第1電圧を下回る第1画素と、前記印加電圧が前記第1電圧よりも大きい第2電圧以上である第2画素との境界を検出し、
現フレームよりも1つ前のフレームの映像信号を解析することによって、前記第1画素と前記第2画素との境界を検出し、
現フレームで検出された境界のうち、現フレームよりも1つ前のフレーム検出された境界から変化した部分の一部であって、前記液晶のチルト方位で定まるリスク境界を検出し、
検出されたリスク境界に隣接する第1画素に対し、入力した映像信号で指定される印加電圧が前記第1電圧よりも低い第3電圧を下回る場合、当該第1画素に対応する液晶素子への印加電圧を、前記入力した映像信号で指定される印加電圧から前記第3電圧以上に補正する
ことを特徴とする映像処理方法。 - 複数の画素の各々に対応して画素電極が設けられた第1基板と、コモン電極が設けられた第2基板とで液晶を挟持し、前記画素電極、前記液晶および前記コモン電極とで液晶素子が構成された液晶パネルに対し、
前記画素毎に液晶素子の印加電圧を指定する映像信号を入力するとともに、処理した映像信号に基づいて前記液晶素子の印加電圧をそれぞれ規定する映像処理方法であって、
現フレームの映像信号を解析することによって、当該映像信号で指定される印加電圧が第1電圧を下回る第1画素と、前記印加電圧が前記第1電圧よりも大きい第2電圧以上である第2画素との境界を検出し、
現フレームよりも1つ前のフレームの映像信号を解析することによって、前記第1画素と前記第2画素との境界を検出し、
現フレームで検出された境界のうち、現フレームよりも1つ前のフレーム検出された境界から変化した部分の一部であって、前記液晶のチルト方位で定まるリスク境界を検出し、
検出されたリスク境界に隣接する第2画素に対し、入力した映像信号で指定される印加電圧が前記第2電圧よりも高い場合、当該第2画素に対応する液晶素子への印加電圧を、前記入力した映像信号で指定される印加電圧から、前記第2電圧を下回り、且つ前記第1電圧を上回る電圧に補正する
ことを特徴とする映像処理方法。 - 第1基板に複数の画素の各々に対応して設けられた画素電極と第2基板に設けられたコモン電極とにより液晶が挟持された液晶素子を有する液晶パネルと、
請求項1ないし8のいずれかに記載の映像処理回路と
を備えることを特徴とする液晶表示装置。 - 請求項11に記載された液晶表示装置を有することを特徴とする電子機器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010040926A JP5556234B2 (ja) | 2010-02-25 | 2010-02-25 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
US13/030,767 US8872807B2 (en) | 2010-02-25 | 2011-02-18 | Video processing circuit, video processing method, liquid crystal display device, and electronic apparatus |
CN 201110046453 CN102169679B (zh) | 2010-02-25 | 2011-02-25 | 图像处理电路、图像处理方法、液晶显示装置以及电子设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010040926A JP5556234B2 (ja) | 2010-02-25 | 2010-02-25 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011175200A true JP2011175200A (ja) | 2011-09-08 |
JP5556234B2 JP5556234B2 (ja) | 2014-07-23 |
Family
ID=44476216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010040926A Active JP5556234B2 (ja) | 2010-02-25 | 2010-02-25 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8872807B2 (ja) |
JP (1) | JP5556234B2 (ja) |
CN (1) | CN102169679B (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013195488A (ja) * | 2012-03-16 | 2013-09-30 | Seiko Epson Corp | 映像処理回路、映像処理方法および電子機器 |
JP2013229560A (ja) * | 2012-03-29 | 2013-11-07 | Nec Corp | Led駆動装置及びled駆動方法 |
US9093046B2 (en) | 2012-03-15 | 2015-07-28 | Seiko Epson Corporation | Signal processing device, liquid crystal apparatus, electronic equipment, and signal processing method |
US9336741B2 (en) | 2012-01-30 | 2016-05-10 | Seiko Epson Corporation | Video processing circuit, video processing method, liquid crystal display device, and electronic apparatus |
JP2016090690A (ja) * | 2014-10-31 | 2016-05-23 | セイコーエプソン株式会社 | 映像処理回路、映像処理方法、電気光学装置及び電子機器 |
US9467599B2 (en) | 2011-01-27 | 2016-10-11 | Seiko Epson Corporation | Video processing method, video processing circuit, liquid crystal display, and electronic apparatus |
US9514700B2 (en) | 2012-03-27 | 2016-12-06 | Seiko Epson Corporation | Signal processing device, liquid crystal apparatus, electronic equipment, and signal processing method |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5556234B2 (ja) | 2010-02-25 | 2014-07-23 | セイコーエプソン株式会社 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
JP5720221B2 (ja) * | 2010-12-13 | 2015-05-20 | セイコーエプソン株式会社 | 映像処理方法、映像処理回路、液晶表示装置および電子機器 |
JP6051544B2 (ja) * | 2012-03-13 | 2016-12-27 | セイコーエプソン株式会社 | 画像処理回路、液晶表示装置、電子機器及び画像処理方法 |
JP2013195450A (ja) * | 2012-03-15 | 2013-09-30 | Seiko Epson Corp | 画像処理回路、電子機器および画像処理方法 |
JP5929538B2 (ja) | 2012-06-18 | 2016-06-08 | セイコーエプソン株式会社 | 表示制御回路、表示制御方法、電気光学装置及び電子機器 |
JP6233047B2 (ja) * | 2014-01-22 | 2017-11-22 | セイコーエプソン株式会社 | 映像処理回路、映像処理方法、電気光学装置及び電子機器 |
JP6361290B2 (ja) * | 2014-05-30 | 2018-07-25 | セイコーエプソン株式会社 | 画像処理装置、表示装置および画像処理方法 |
JP7146479B2 (ja) | 2018-06-25 | 2022-10-04 | 朝日印刷株式会社 | 包装用箱 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008046613A (ja) * | 2006-07-18 | 2008-02-28 | Sony Corp | 液晶表示素子、液晶表示装置および液晶表示素子の駆動方法 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3135689B2 (ja) | 1992-07-20 | 2001-02-19 | 株式会社東芝 | アクティブマトリクス型液晶表示装置 |
US6115087A (en) * | 1997-05-30 | 2000-09-05 | Nec Corporation | Active matrix liquid crystal display unit having pixel accompanied with accumulating capacitor varied in width along gate line |
TW554322B (en) | 2000-10-11 | 2003-09-21 | Au Optronics Corp | Residual image improving system for an LCD |
US6727872B2 (en) * | 2001-01-22 | 2004-04-27 | Brillian Corporation | Image quality improvement for liquid crystal display |
JP3974451B2 (ja) | 2002-05-15 | 2007-09-12 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
EP1404130A1 (en) * | 2002-09-24 | 2004-03-31 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for processing a video signal mixed with an additional image signal |
JP5256552B2 (ja) | 2006-07-10 | 2013-08-07 | Nltテクノロジー株式会社 | 液晶表示装置、該液晶表示装置に用いられる駆動制御回路及び駆動方法 |
US20080018630A1 (en) * | 2006-07-18 | 2008-01-24 | Yusuke Fujino | Liquid crystal display device, liquid crystal display and method of driving liquid crystal display device |
JP5177999B2 (ja) * | 2006-12-05 | 2013-04-10 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
JP2009069608A (ja) | 2007-09-14 | 2009-04-02 | Sanyo Electric Co Ltd | 液晶プロジェクタ |
JP4720843B2 (ja) * | 2008-03-27 | 2011-07-13 | ソニー株式会社 | 映像信号処理回路、液晶表示装置及び投射型表示装置 |
JP5233920B2 (ja) | 2009-09-01 | 2013-07-10 | セイコーエプソン株式会社 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
JP5229162B2 (ja) | 2009-09-01 | 2013-07-03 | セイコーエプソン株式会社 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
JP5370021B2 (ja) | 2009-09-07 | 2013-12-18 | セイコーエプソン株式会社 | 液晶表示装置、駆動方法および電子機器 |
JP5370169B2 (ja) | 2010-01-15 | 2013-12-18 | セイコーエプソン株式会社 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
JP5304669B2 (ja) * | 2010-01-25 | 2013-10-02 | セイコーエプソン株式会社 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
JP5304684B2 (ja) * | 2010-02-22 | 2013-10-02 | セイコーエプソン株式会社 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
JP5598014B2 (ja) | 2010-02-22 | 2014-10-01 | セイコーエプソン株式会社 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
JP5556234B2 (ja) | 2010-02-25 | 2014-07-23 | セイコーエプソン株式会社 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
JP5370214B2 (ja) | 2010-02-25 | 2013-12-18 | セイコーエプソン株式会社 | 映像処理回路、映像処理方法、液晶表示装置および電子機器 |
JP5381804B2 (ja) * | 2010-02-25 | 2014-01-08 | セイコーエプソン株式会社 | 映像処理回路、映像処理方法、液晶表示装置および電子機器 |
JP5381807B2 (ja) | 2010-02-25 | 2014-01-08 | セイコーエプソン株式会社 | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
JP5720221B2 (ja) * | 2010-12-13 | 2015-05-20 | セイコーエプソン株式会社 | 映像処理方法、映像処理回路、液晶表示装置および電子機器 |
JP5903954B2 (ja) * | 2012-03-15 | 2016-04-13 | セイコーエプソン株式会社 | 映像処理回路、映像処理方法および電子機器 |
-
2010
- 2010-02-25 JP JP2010040926A patent/JP5556234B2/ja active Active
-
2011
- 2011-02-18 US US13/030,767 patent/US8872807B2/en active Active
- 2011-02-25 CN CN 201110046453 patent/CN102169679B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008046613A (ja) * | 2006-07-18 | 2008-02-28 | Sony Corp | 液晶表示素子、液晶表示装置および液晶表示素子の駆動方法 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9467599B2 (en) | 2011-01-27 | 2016-10-11 | Seiko Epson Corporation | Video processing method, video processing circuit, liquid crystal display, and electronic apparatus |
US10250780B2 (en) | 2011-01-27 | 2019-04-02 | Seiko Epson Corporation | Video processing method, video processing circuit, liquid crystal display, and electronic apparatus |
US9336741B2 (en) | 2012-01-30 | 2016-05-10 | Seiko Epson Corporation | Video processing circuit, video processing method, liquid crystal display device, and electronic apparatus |
US9093046B2 (en) | 2012-03-15 | 2015-07-28 | Seiko Epson Corporation | Signal processing device, liquid crystal apparatus, electronic equipment, and signal processing method |
JP2013195488A (ja) * | 2012-03-16 | 2013-09-30 | Seiko Epson Corp | 映像処理回路、映像処理方法および電子機器 |
US9241092B2 (en) | 2012-03-16 | 2016-01-19 | Seiko Epson Corporation | Signal processing device, liquid crystal apparatus, electronic equipment, and signal processing method |
US9514700B2 (en) | 2012-03-27 | 2016-12-06 | Seiko Epson Corporation | Signal processing device, liquid crystal apparatus, electronic equipment, and signal processing method |
JP2013229560A (ja) * | 2012-03-29 | 2013-11-07 | Nec Corp | Led駆動装置及びled駆動方法 |
JP2016090690A (ja) * | 2014-10-31 | 2016-05-23 | セイコーエプソン株式会社 | 映像処理回路、映像処理方法、電気光学装置及び電子機器 |
Also Published As
Publication number | Publication date |
---|---|
JP5556234B2 (ja) | 2014-07-23 |
US8872807B2 (en) | 2014-10-28 |
US20110205440A1 (en) | 2011-08-25 |
CN102169679B (zh) | 2013-10-16 |
CN102169679A (zh) | 2011-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5556234B2 (ja) | 映像処理回路、その処理方法、液晶表示装置および電子機器 | |
JP5707973B2 (ja) | 映像処理方法、映像処理回路、液晶表示装置および電子機器 | |
JP5381807B2 (ja) | 映像処理回路、その処理方法、液晶表示装置および電子機器 | |
JP5304684B2 (ja) | 映像処理回路、その処理方法、液晶表示装置および電子機器 | |
JP5229162B2 (ja) | 映像処理回路、その処理方法、液晶表示装置および電子機器 | |
JP5598014B2 (ja) | 映像処理回路、その処理方法、液晶表示装置および電子機器 | |
JP5370169B2 (ja) | 映像処理回路、その処理方法、液晶表示装置および電子機器 | |
JP5304669B2 (ja) | 映像処理回路、その処理方法、液晶表示装置および電子機器 | |
JP5720221B2 (ja) | 映像処理方法、映像処理回路、液晶表示装置および電子機器 | |
JP5454092B2 (ja) | 映像処理回路、その処理方法、液晶表示装置および電子機器 | |
JP5370214B2 (ja) | 映像処理回路、映像処理方法、液晶表示装置および電子機器 | |
US8081284B2 (en) | Video processing circuit, liquid crystal display device, electronic apparatus, and video processing method | |
JP2011053417A (ja) | 映像処理回路、その処理方法、液晶表示装置および電子機器 | |
JP2012242798A (ja) | 補正電圧設定方法、映像処理方法、補正電圧設定装置、映像処理回路、液晶表示装置及び電子機器 | |
JP5601173B2 (ja) | 映像処理方法、映像処理回路、液晶表示装置および電子機器 | |
JP2012242797A (ja) | 映像処理方法、映像処理回路、液晶表示装置及び電子機器 | |
JP2012168229A (ja) | 映像処理方法、映像処理回路、液晶表示装置および電子機器 | |
JP6201390B2 (ja) | 液晶表示装置及び電子機器 | |
JP5574000B2 (ja) | 信号処理装置、液晶表示装置、電子機器および信号処理方法 | |
JP5510580B2 (ja) | 信号処理装置、信号処理方法、液晶表示装置および電子機器 | |
JP2013156368A (ja) | 映像処理回路、映像処理方法、液晶表示装置および電子機器 | |
JP2014219686A (ja) | 映像処理回路、その処理方法、液晶表示装置および電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130131 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130710 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131008 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140507 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140520 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5556234 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |