JP2011171609A

JP2011171609A - 半導体装置の製造方法

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Publication number: JP2011171609A
Application number: JP2010035402A
Authority: JP
Inventors: Mayumi Shibata; 眞弓柴田
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2010-02-19
Filing date: 2010-02-19
Publication date: 2011-09-01
Anticipated expiration: 2030-02-19
Also published as: US20110207278A1; US8148226B2; JP5478295B2

Abstract

【課題】エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとを半導体基板上に集積する場合に製造コストを低減できる半導体装置の製造方法を提供する。
【解決手段】この製造方法は、ディプレッション型電界効果トランジスタの形成予定領域１２Ｄａでゲート電極１２に開口部３２，３３を形成する工程と、ゲート電極１２をマスクとして、アクティブ領域２１に不純物を斜めイオン注入することにより、開口部３２，３３の下方にゲート電極１２の両側の一方から他方にかけて連続的に分布する不純物拡散領域を形成すると同時に、ゲート電極１２の両側にそれぞれ不純物拡散領域を形成する工程とを含む。
【選択図】図４

Description

本発明は、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとを含む半導体装置の製造方法に関する。

ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）に代表される電界効果トランジスタ（以下、「ＦＥＴ」と呼ぶ。）は、たとえば、液晶表示装置の駆動回路や、ＲＡＭ（ｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）やＲＯＭ（ｒｅａｄｏｎｌｙｍｅｍｏｒｙ）などの半導体記憶装置のデコーダ回路といった半導体集積回路において広く使用されている。この種の半導体集積回路の中には、エンハンスメント型ＦＥＴとディプレッション型ＦＥＴという２種類のＦＥＴが半導体基板上に集積されたものが存在する。たとえば特開平１１−１７４４０５号公報（特許文献１）に開示される回路は、エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとが集積された構造を有している。

特開平１１−１７４４０５号公報

しかしながら、エンハンスメント型ＦＥＴとディプレッション型ＦＥＴという種類の異なるＦＥＴを半導体基板上に集積する場合、単一種類のＦＥＴを集積する場合と比べて製造工程が複雑になり、製造コストが嵩むという問題がある。この問題の一例を図１〜図３を参照しつつ以下に説明する。図１は、アクティブ領域１１１，１１２，１１３上に形成されたゲート電極１０１，１０２，１０３，１０４のレイアウトを概略的に示す図であり、図２は、図１の構造のＩＩ−ＩＩ線に沿った断面を概略的に示す図である。図１に示されるようにアクティブ領域１１１〜１１３はＸ軸方向に延在しており、これらアクティブ領域１１１〜１１３は、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造などの素子分離領域により互いに電気的に分離されている。たとえば、アクティブ領域１１１は、図２に示されるように素子分離領域１２０ａ，１２０ｂで囲まれる領域である。アクティブ領域１１１〜１１３上には、絶縁膜１２３を介してゲート電極１０１〜１０４がＹ軸方向に沿って形成されている。なお、図１においては、説明の便宜上、ゲート電極１０１〜１０４とアクティブ領域１１１〜１１３との間に形成されている絶縁膜１２３の表示は省略されている。

ＦＥＴは、アクティブ領域１１１〜１１３とゲート電極１０１〜１０４との交差領域に形成される。これら交差領域のうち図１の領域１０２Ｄａ，１０２Ｄｂ，１０３Ｄｂは、ディプレッション型ＦＥＴが形成されるべき領域である。これら領域１０２Ｄａ，１０２Ｄｂ，１０３Ｄｂでは、ゲート電極１０２，１０３の直下にディプレッション型ＦＥＴのしきい値電圧を調整するための不純物拡散領域が形成される。図３は、領域１０２Ｄａにしきい値電圧調整用の不純物拡散領域を形成するための製造工程を概略的に示す断面図である。図３に示されるように、フォトリソグラフィ工程を用いて、エンハンスメント型ＦＥＴを構成するゲート電極１０１，１０３，１０４を被覆するレジスト膜１３０のパターンを形成する。このレジスト膜１３０は、ディプレッション型ＦＥＴを構成するゲート電極１０２を露出させる開口部１３０ｈを有するものである。このレジスト膜１３０をマスクとして半導体基板１００に不純物１３１をイオン注入することにより、ディプレッション型ＦＥＴのしきい値電圧調整用の不純物拡散領域１３２を形成する。ディプレッション型ＦＥＴとしてｐチャネルＦＥＴを形成する場合には、リン（Ｐ）などのｐ型不純物をイオン注入し、ディプレッション型ＦＥＴとしてｎチャネルＦＥＴを形成する場合には、ヒ素（Ａｓ）などのｎ型不純物をイオン注入すればよい。その後、レジスト膜１３１は除去される。その後、ディプレッション型ＦＥＴとエンハンスメント型ＦＥＴとを完成するための種々の工程が実行される。たとえば、ゲート電極１０１，１０２，１０３，１０４の各々の側壁にサイドウォールスペーサ（図示せず）を形成し、さらに、サイドウォールスペーサと素子分離領域１２０ａ，１２０ｂとゲート電極１０１，１０２，１０３，１０４とをマスクとして不純物をイオン注入することで、ゲート電極１０１，１０２，１０３，１０４の各々の両側にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域用の不純物拡散領域（図示せず）が形成される。

しかしながら、上記の製造工程では、エンハンスメント型ＦＥＴのみを半導体基板上に形成する場合と比べて、ディプレッション型ＦＥＴのしきい値電圧調整用の不純物拡散領域を形成するためのフォトリソグラフィ工程が余分に必要となるため、製造コストが嵩むという問題がある。

上記に鑑みて本発明の目的は、エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとを半導体基板上に集積する場合に製造コストを低減することができる半導体装置の製造方法を提供することである。

本発明による半導体装置の製造方法は、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとが同一の半導体基板に集積された半導体装置の製造方法であって、素子分離領域により互いに電気的に分離された複数のアクティブ領域を前記半導体基板の主面に形成する工程と、前記複数のアクティブ領域を横断する方向に延在するゲート電極を前記複数のアクティブ領域上に形成するとともに、前記ゲート電極と前記アクティブ領域との交差領域のうち前記ディプレッション型電界効果トランジスタの形成予定領域で前記ゲート電極に開口部を形成する工程と、前記ゲート電極をマスクとして、前記半導体基板の主面の法線方向に対して斜め方向から前記アクティブ領域に不純物のイオン注入を行うことにより、前記開口部の下方に前記ゲート電極のゲート長方向両側の一方から他方にかけて連続的に分布する不純物拡散領域を形成すると同時に、前記ディプレッション型電界効果トランジスタ及び前記エンハンスメント型電界効果トランジスタの形成予定領域で前記各ゲート電極のゲート長方向両側にそれぞれ不純物拡散領域を形成する工程と、前記複数のアクティブ領域各々における前記ゲート電極のゲート長方向両側にそれぞれソース領域及びドレイン領域を形成する工程と、を備えることを特徴とする。

本発明によれば、余分な工程を追加することなく、ディプレッション型電界効果トランジスタとエンハンスメント型電界効果トランジスタとを同一の半導体基板に形成することができる。

ゲート電極のレイアウトを概略的に示す上面視図である。図１のＩＩ−ＩＩ線に沿った断面を概略的に示す図である。ディプレッション型ＦＥＴのしきい値電圧調整用の不純物拡散領域を形成するための製造工程を概略的に示す断面図である。本実施の形態に係るアクティブ領域上に形成されたゲート電極のレイアウトを概略的に示す上面視図である。図４の構造のＶ−Ｖ線に沿った断面を概略的に示す図である。図４の構造のＶＩ−ＶＩ線に沿った断面を概略的に示す図である。図４の構造のＶＩＩ−ＶＩＩ線に沿った部分断面を概略的に示す図である。図４の構造のＶＩＩＩ−ＶＩＩＩ線に沿った部分断面を概略的に示す図である。本実施の形態の斜めイオン注入によりアクティブ領域に導入された不純物拡散領域を概略的に表す上面視図である。図９の構造のＸ−Ｘ線に沿った断面を概略的に示す図である。図９の構造のＸＩ−ＸＩ線に沿った断面を概略的に示す図である。図９の構造のＸＩＩ−ＸＩＩ線に沿った部分断面を概略的に示す図である。図９の構造のＸＩＩＩ−ＸＩＩＩ線に沿った部分断面を概略的に示す図である。アクティブ領域における半導体装置の製造工程を説明するための断面図である。

以下、本発明に係る実施の形態について図面を参照しつつ説明する。

図４〜図１０は、本実施の形態の半導体装置の製造工程の主要部を説明するための図である。これら図面を参照しつつ、本実施の形態の半導体装置の製造方法を説明する。図４は、複数のアクティブ領域２１，２２，２３，２４上に形成されたゲート電極（ゲート配線）１１，１２，１３，１４のレイアウトを概略的に示す上面視図であり、図５は、図４の構造のＶ−Ｖ線に沿った断面を概略的に示す図であり、図６は、図４の構造のＶＩ−ＶＩ線に沿った断面を概略的に示す図であり、図７は、図４の構造のＶＩＩ−ＶＩＩ線に沿った部分断面を概略的に示す図であり、図８は、図４の構造のＶＩＩＩ−ＶＩＩＩ線に沿った部分断面を概略的に示す図である。

図４に示されるように、互いに電気的に分離されＸ軸方向に延在する帯状のアクティブ領域２１，２２，２３，２４が半導体基板１０に形成されている。これらアクティブ領域２１〜２４の各々は、半導体基板１０に形成された素子分離領域により囲まれた領域である。素子分離領域は、公知のＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄｉｚａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法またはＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法を用いて半導体基板１０に酸化膜などの絶縁体を埋め込むことで形成することができる。半導体基板１０としては、ｐチャネルＦＥＴを形成する場合は、ｎ型シリコン基板やｎ型ウェル構造を有する半導体基板を用意し、ｎチャネルＦＥＴを形成する場合は、ｐ型シリコン基板やｐ型ウェル構造を有する半導体基板を用意すればよい。

素子分離領域が形成された後は、半導体基板１０の表面を洗浄し、この表面に、ゲート絶縁膜を構成することになる絶縁膜４０（図５〜図８）を形成する。絶縁膜４０は、たとえば、半導体基板１０の表面に熱酸化処理を施したり、半導体基板１０の表面上にハフニュームアルミネート（ＨｆＡｌＯ_ｘ）などの低誘電率材料からなる緻密な膜を成膜したりすることで形成することができる。

その後、たとえばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により、絶縁膜４０上にポリシリコンや金属などのゲート電極材料を堆積し、このゲート電極材料を半導体リソグラフィ工程を用いてパターニングすることにより、開口部３２，３３，３４，３５，３６，３７，３８を有するゲート電極１１〜１４を形成する。図４に示されるように、ゲート電極１１〜１４はアクティブ領域２１，２２，２３，２４と交差しており、ゲート電極１１〜１４とアクティブ領域２１〜２４との交差領域の各々が、エンハンスメント型あるいはディプレッション型のＦＥＴの形成予定領域である。これら交差領域のうち領域１２Ｄａ，１２Ｄｂ，１２Ｄｃがディプレッション型ＦＥＴの形成予定領域であり、その他の交差領域がエンハンスメント型ＦＥＴの形成予定領域とすることができる。

ディプレッション型ＦＥＴの素子形成予定領域１２Ｄａにおいては、図７に示されるように、一対の開口部３２，３３が、素子分離領域４１ｃ，４１ｄで区画されるアクティブ領域２１のＹ軸方向両側に形成されている。同様に、素子形成予定領域１２Ｄｂにおいては、一対の開口部３４，３５がアクティブ領域２３のＹ軸方向両側に形成され、素子形成予定領域１２Ｄｃにおいては、一対の開口部３５，３６がアクティブ領域２４のＹ軸方向両側に形成され、素子形成予定領域１３Ｄａにおいては、一対の開口部３７，３８が、アクティブ領域２２のＹ軸方向両側に形成されている。これら開口部３２〜３８のＸ−Ｙ平面における形状は、たとえば一辺が０．５μｍ程度の矩形状とすることができる。これに対し、エンハンスメント型ＦＥＴの素子形成予定領域では、開口部が形成されない。たとえばアクティブ領域２１とゲート電極１１との交差領域では、図８の断面図に示されるようにゲート電極１１はアクティブ領域２１において連続的に分布する。

開口部３２，３３，３４，３５，３６，３７，３８は絶縁膜４０の上面に達する深さを有している。たとえば、図６に示されるように、ゲート電極１２に形成された開口部３２は、絶縁膜４０の上面に達する深さを有している。

開口部３２〜３８のパターン形成とゲート電極１１〜１４のパターン形成とは同一の半導体リソグラフィ工程により同時に実行されるので、余分な工程を設けることなく、開口部３２〜３８を形成することができる。なお、半導体リソグラフィとしては、Ｘ線をレジスト膜に露光してレジストパターンを形成するフォトリソグラフィが挙げられるが、これに限らず、ＥＵＶ（極端紫外線）あるいは電子線をレジスト膜に照射してレジストパターンを形成する紫外線リソグラフィや電子線リソグラフィを使用してもよい。

開口部３２〜３８を有するゲート電極１１〜１４をパターン形成した後は、これらゲート電極１１〜１４をマスクとして、アクティブ領域２１〜２４に対し、半導体基板１０の主面の法線方向に対して斜め方向からの不純物のイオン注入（斜めイオン注入）を実行する。エンハンスメント型及びディプレッション型のｐチャネルＭＯＳＦＥＴを形成する場合には、たとえば、加速電圧が６０ｋｅＶ〜１５０ｋｅＶ程度、当該法線方向からの入射角度が３０°〜６０°の範囲内（好ましくは４５°）といった条件でホウ素（質量数１１）などのｐ型不純物を斜めイオン注入することができる。一方、エンハンスメント型及びディプレッション型のｎチャネルＭＯＳＦＥＴを形成する場合には、リン（Ｐ）などのｎ型不純物を斜めイオン注入すればよい。斜めイオン注入は、半導体基板１０を回転させつつ当該半導体基板１０の中心軸周りの全方向から均等にｐ型不純物あるいはｎ型不純物を打ち込むことで行うことができる。

図９〜図１３は、斜めイオン注入工程における断面を概略的に示す図である。図９は、斜めイオン注入によりアクティブ領域２１〜２４に導入された不純物拡散領域５１ａ〜５１ｅ，５１ｈ，５１ｉ，５２ａ〜５２ｅ，５２ｈ，５２ｉ，５３ａ〜５３ｅ，５３ｈ，５１ｉ，５４ａ〜５４ｅ，５４ｈ，５４ｉを概略的に表す上面視図である。図１０は、図９の構造のＸ−Ｘ線に沿った断面を概略的に示し、図１１は、図９の構造のＸＩ−ＸＩ線に沿った断面を概略的に示し、図１２は、図９の構造のＸＩＩ−ＸＩＩ線に沿った部分断面を概略的に示し、図１３は、図９の構造のＸＩＩＩ−ＸＩＩＩ線に沿った部分断面を概略的に示している。

アクティブ領域２１においては、図１０の断面図に示されるように、高電圧で加速された不純物５０のイオンが、絶縁膜４０を介してゲート電極１１，１２，１３，１４の各々の両側に斜め方向から打ち込まれる。この結果、ゲート電極１１のゲート長方向（Ｘ軸方向）両側に不純物拡散領域５１ａ，５１ｂが形成され、ゲート電極１２のゲート長方向両側に不純物拡散領域５１ｂ，５１ｃが形成され、ゲート電極１３のゲート長方向両側に不純物拡散領域５１ｃ，５１ｄが形成され、ゲート電極１４のゲート長方向両側に不純物拡散領域５１ｄ，５１ｅが形成される。同様に、アクティブ領域２２においては、ゲート電極１１のゲート長方向両側に不純物拡散領域５２ａ，５２ｂが形成され、ゲート電極１２のゲート長方向両側に不純物拡散領域５２ｂ，５２ｃが形成され、ゲート電極１３のゲート長方向両側に不純物拡散領域５２ｃ，５２ｄが形成され、ゲート電極１４のゲート長方向両側に不純物拡散領域５２ｄ，５２ｅが形成される。アクティブ領域２３においては、ゲート電極１１のゲート長方向両側に不純物拡散領域５３ａ，５３ｂが形成され、ゲート電極１２のゲート長方向両側に不純物拡散領域５３ｂ，５３ｃが形成され、ゲート電極１３のゲート長方向両側に不純物拡散領域５３ｃ，５３ｄが形成され、ゲート電極１４のゲート長方向両側に不純物拡散領域５３ｄ，５３ｅが形成される。そして、アクティブ領域２４においては、ゲート電極１１のゲート長方向両側に不純物拡散領域５４ａ，５４ｂが形成され、ゲート電極１２のゲート長方向両側に不純物拡散領域５４ｂ，５４ｃが形成され、ゲート電極１３のゲート長方向両側に不純物拡散領域５４ｃ，５４ｄが形成され、ゲート電極１４のゲート長方向両側に不純物拡散領域５４ｄ，５４ｅが形成される。これら不純物拡散領域５１ａ〜５１ｅ，５２ａ〜５２ｅ，５３ａ〜５３ｅ，５４ａ〜５４ｅは、後の熱処理工程で活性化されてＬＤＤ領域またはエクステンション領域を構成するものである。ＬＤＤ領域またはエクステンション領域は、ＦＥＴのソース領域からドレイン領域に向けて移動するホットキャリアに起因する特性劣化を抑制するものである。

また、アクティブ領域２１においては、図１１及び図１２の断面図に示されるように、不純物５０のイオンが開口部３２，３３を介してこれら開口部３２，３３の下方に斜め方向から打ち込まれることにより、不純物拡散領域５１ｈ，５１ｉが形成される。これら不純物拡散領域５１ｈ，５１ｉは、図９及び図１１に示されるように、ゲート電極１２のゲート長方向（Ｘ軸方向）両側の一方から他方にかけて連続的に分布するものである。同様に、アクティブ領域２２における開口部３７，３８の下方領域には、ゲート電極１３のゲート長方向両側の一方から他方にかけて連続的に分布する不純物拡散領域５２ｈ，５２ｉが形成され、アクティブ領域２３における開口部３４，３５の下方領域には、ゲート電極１２のゲート長方向両側の一方から他方にかけて連続的に分布する不純物拡散領域５３ｈ，５３ｉが形成され、アクティブ領域２４における開口部３５，３６の下方領域には、ゲート電極１２のゲート長方向両側の一方から他方にかけて連続的に分布する不純物拡散領域５４ｈ，５４ｉが形成されている。これに対し、エンハンスメント型ＦＥＴの素子形成予定領域では、図９及び図１３に示されるように、ゲート電極のゲート長方向両側の一方から他方にかけて連続的に分布する不純物拡散領域は形成されない。

斜めイオン注入の後は、ゲート電極１１〜１４の各々のゲート長方向両側にソース／ドレイン領域を形成してＦＥＴを完成させる製造工程が実行される。以下、図１４を参照しつつ、アクティブ領域２１における製造工程を説明する。図１４は、図１０に対応する断面図である。

斜めイオン注入の後は、たとえばＣＶＤ法により、シリコン窒化膜やノンドープのシリコン酸化膜（ＮＳＧ：Ｎｏｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）などの絶縁膜を全面に亘って成長させた後、ドライエッチングを実行することにより、当該絶縁膜をエッチバックする。この結果、図１４に示されるように、ゲート電極１１の両側面にサイドウォールスペーサ６１Ａ，６２Ａが形成され、ゲート電極１２の両側面にサイドウォールスペーサ６１Ｂ，６２Ｂが形成され、ゲート電極１３の両側面にサイドウォールスペーサ６１Ｃ，６２Ｃが形成され、ゲート電極１４の両側面にサイドウォールスペーサ６１Ｄ，６２Ｄが形成される。なお、開口部３２〜３８には、サイドウォールスペーサ６１Ａ〜６２Ｄを形成する工程で絶縁材料が埋め込まれる。

その後、これらサイドウォールスペーサ６１Ａ，６２Ａ，６１Ｂ，６２Ｂ，６１Ｃ，６２Ｃ，６１Ｄ，６２Ｄと素子分離領域４１ａ，４１ｂとゲート電極１１〜１４とをマスクとして、各ゲート電極の両側領域に不純物イオンを比較的高濃度で導入し、導入した不純物イオンをＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）などの熱処理により活性化する。この結果、図１４に示されるように、ゲート電極１１の両側にソース／ドレイン領域６０ａ，６０ｂが、ゲート電極１２の両側にソース／ドレイン領域６０ｂ，６０ｃが、ゲート電極１３の両側にソース／ドレイン領域６０ｃ，６０ｄが、ゲート電極１４の両側にソース／ドレイン領域６０ｄ，６０ｅがそれぞれセルフアラインに形成される。

また、ゲート電極１１の直下には、ソース／ドレイン領域６０ａ，６０ｂから互いに対向する方向に突出する一対のエクステンション領域５１Ａａ，５１Ｂａが、ゲート電極１２の直下には、ソース／ドレイン領域６０ｂ，６０ｃから互いに対向する方向に突出する一対のエクステンション領域５１Ｂｂ，５１Ｃａが、ゲート電極１３の直下には、ソース／ドレイン領域６０ｃ，６０ｄから互いに対向する方向に突出する一対のエクステンション領域５１Ｃｂ，５１Ｄａが、そしてゲート電極１４の直下には、ソース／ドレイン領域６０ｄ，６０ｅから互いに対向する方向に突出する一対のエクステンション領域５１Ｄｂ，５１Ｅａがそれぞれ形成されている。これらエクステンション領域５１Ａａ，５１Ｂａ，５１Ｂｂ，５１Ｃａ，５１Ｃｂ，５１Ｄａ，５１Ｄｂ，５１Ｅａは、不純物拡散領域５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅを前述の熱処理で活性化することで形成された領域の一部である。

さらに、ディプレッション型ＦＥＴの素子形成予定領域に形成された不純物拡散領域５１ｈ，５１ｉ，５２ｈ，５２ｉ，５３ｈ，５３ｉ，５４ｈ，５４ｉは、前述の熱処理により活性化されて導電層となる。図１４には、不純物拡散領域５１ｈの活性化により形成された導電層５１Ｈが示されている。

以上により、エンハンスメント型ＦＥＴ７０Ａ，７０Ｃ，７０Ｄとディプレッション型ＦＥＴ７０Ｂとが半導体基板１０のアクティブ領域２１に形成される。この後、層間絶縁膜の堆積やコンタクトホールの形成などの後工程を実行してＦＥＴ７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ上に配線構造を形成することにより、本実施の形態の半導体装置が完成する。

上記したように本実施の形態の半導体装置の製造方法は、ディプレッション型ＦＥＴの形成予定領域１２Ｄａ，１２Ｄｂ，１２Ｄｃ，１３Ｄａにおいてゲート電極１２，１３に開口部３２〜３８を形成する。そして、ゲート電極１１〜１４をマスクとして斜めイオン注入を行うことにより、開口部３２〜３８の下方に、ディプレッション型ＦＥＴのしきい値電圧調整用の不純物拡散領域５１ｈ，５１ｉ，５２ｈ，５２ｉ，５３ｈ，５３ｉ，５４ｈ，５４ｉを形成すると同時に、ディプレッション型ＦＥＴ及びエンハンスメント型ＦＥＴの双方の形成予定領域において、ゲート電極１１〜１４の両側にＬＤＤ領域用またはエクステンション領域用の不純物拡散領域５１ａ〜５１ｅ，５２ａ〜５２ｅ，５３ａ〜５３ｅ，５４ａ〜５４ｅをも形成することができる。よって、不純物拡散領域５１ｈ，５１ｉ，５２ｈ，５２ｉ，５３ｈ，５３ｉ，５４ｈ，５４ｉを形成するためだけの余分なフォトリソグラフィ工程やイオン注入工程を追加する必要がない。したがって、従来技術と比べて製造工程数を削減することができ、製造コストを下げることができる。

また、図９に示したように、開口部３２，３３は、アクティブ領域２１の中央部分を除くＹ軸方向の両側部分に形成されている。これにより、アクティブ領域２１の端部に沿った不純物拡散領域５１ｈ，５１ｉを形成することができるため、ディプレッション型ＦＥＴの所望の特性を容易に得ることができる。他の開口部３４〜３８が形成された領域においても、同様である。

また、開口部３４〜３８のサイズを設計時に調整することで、不純物拡散領域５１ｈ，５１ｉ，５２ｈ，５２ｉ，５３ｈ，５３ｉ，５４ｈ，５４ｉにおけるドーズ量を容易に制御することができる。特に、図９に示すようにＸ−Ｙ平面における開口部３４〜３８の形状を矩形状とすれば、この矩形状のＸ軸方向長さとＹ軸方向長さとを調整するだけで、ドーズ量の制御が容易となる。

なお、開口部３２，３３は、アクティブ領域２１のＹ軸方向端部と重複するように形成されているが、これに限定されるものではない。Ｚ軸方向から見て開口部３２，３３の端部がアクティブ領域２１のＹ軸方向端部から１μｍ〜２μｍ程度の範囲で離間している場合でも、斜めイオン注入によりアクティブ領域２１内に不純物拡散領域を形成することができる。他の開口部３４〜３８が形成された領域においても、同様である。

以上、図面を参照しつつ本発明の実施の形態について述べた。上記実施の形態の構成は、たとえば、ＲＯＭデコーダ回路に適用することができるが、これに限定されず、ディプレッション型ＦＥＴとエンハンスメント型ＦＥＴとを同一半導体基板に集積することが必要なあらゆる集積回路に適用することができる。

また、上記実施の形態は本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、上記実施の形態では、アクティブ領域２１〜２４の数は４であり、ゲート電極１１〜１４の数も４であるが、これらの数に限定されるものではない。また、上記製造方法で作製されるディプレッション型ＦＥＴとエンハンスメント型ＦＥＴは、ｐチャネルＦＥＴ、ｎチャネルＦＥＴのいずれでもよい。

１０半導体基板、１１〜１４ゲート電極、１２Ｄａ，１２Ｄｂ，１２Ｄｃ，１３Ｄａディプレッション型ＦＥＴの素子形成予定領域、２１〜２４アクティブ領域、３２〜３８開口部、４０絶縁膜、４０Ａ〜４０Ｄゲート絶縁膜、４１ａ〜４１ｄ素子分離領域、５１ａ〜５１ｅ，５２ａ〜５２ｅ，５３ａ〜５３ｅ，５４ａ〜５４ｅ，５１ｈ，５１ｉ，５２ｈ，５２ｉ，５３ｈ，５３ｉ，５４ｈ，５４ｉ不純物拡散領域、６０ａ〜６０ｅソース／ドレイン領域、６１Ａ〜６１Ｄ，６２Ａ〜６２Ｄサイドウォールスペーサ、５１Ａａ，５１Ｂａ，５１Ｂｂ，５１Ｃａ，５１Ｃｂ，５１Ｄａ，５１Ｄｂ，５１Ｅａエクステンション領域、５１Ｈ導電層、７０Ａ，７０Ｃ，７０Ｄエンハンスメント型ＦＥＴ、７０Ｂディプレッション型ＦＥＴ。

Claims

エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタとが同一の半導体基板上に集積された半導体装置の製造方法であって、
素子分離領域により互いに電気的に分離された複数のアクティブ領域を前記半導体基板の主面に形成する工程と、
前記複数のアクティブ領域を横断する方向に延在するゲート電極を前記複数のアクティブ領域上に形成するとともに、前記ゲート電極と前記アクティブ領域との交差領域のうち前記ディプレッション型電界効果トランジスタの形成予定領域で前記ゲート電極に開口部を形成する工程と、
前記ゲート電極をマスクとして、前記半導体基板の主面の法線方向に対して斜め方向から前記アクティブ領域に不純物のイオン注入を行うことにより、前記開口部の下方に前記ゲート電極のゲート長方向両側の一方から他方にかけて連続的に分布する不純物拡散領域を形成すると同時に、前記ディプレッション型電界効果トランジスタ及び前記エンハンスメント型電界効果トランジスタの形成予定領域で前記ゲート電極のゲート長方向両側にそれぞれ不純物拡散領域を形成する工程と、
前記複数のアクティブ領域各々における前記ゲート電極のゲート長方向両側にそれぞれソース領域及びドレイン領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法であって、前記ゲート電極のパターン形成と前記開口部のパターン形成とは同一の半導体リソグラフィ工程により同時に実行されることを特徴とする半導体装置の製造方法。
請求項２に記載の半導体装置の製造方法であって、前記開口部は、前記ゲート電極の延在方向における前記アクティブ領域の中央部分を除いて形成されていることを特徴とする半導体装置の製造方法。
請求項１から３のうちのいずれか１項に記載の半導体装置の製造方法であって、前記不純物は、前記法線方向に対して３０°から６０°の範囲内の入射角度でイオン注入されることを特徴とする半導体装置の製造方法。