JP2011138864A - 誘電体分離型半導体装置 - Google Patents

Abstract

【課題】高耐圧かつ、電流駆動能力が高く、かつ電流集中による素子破壊の起こりにくい誘電体分離型半導体装置を提供する。
【解決手段】半導体支持基板の上に、絶縁された第一導電型の半導体領域とを有する誘電分離基板に形成した誘電体分離型半導体装置において、第一導電型の半導体領域と絶縁分離領域の間と、前記第１導電型の半導体領域の基板表面側と、に形成されたドレイン領域と、第一導電型のソースと第二導電型の半導体領域のチャネルからなる複数個の単位ソース領域と、第一導電型の半導体領域の基板表面側に形成されたドレイン領域と前記複数個の単位ソース領域の間を制御する複数個のゲート電極とを、備え、隣接する前記単位ソース領域間に絶縁分離領域が、基板底面側から基板表面側に向けて突き出した形状とされ、この絶縁分離領域上の素子表面領域が前記第一導電型の半導体領域より抵抗値が高い。
【選択図】図１

Description

本発明は、高濃度の埋め込み拡散層を有する誘電体分離基板上に形成されるドレイン領域間に複数の単位ソース領域を備えた絶縁ゲート電界効果型トランジスタに関するものである。

高電圧の負荷を駆動する高耐圧素子として、高耐圧半導体装置においては、二酸化珪素（ＳｉＯ_２）層を絶縁層とした誘導分離型半導体装置がよく用いられる。
誘導分離型半導体装置では、誘電体分離基板上に高濃度の埋込み拡散層を有して形成されるドレイン領域間に複数の単位ソース領域を備えた絶縁ゲート電界効果型トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor、以下、ＭＯＳＦＥＴと略すこともある。なお、ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistorとほぼ同義語である。）が用いられる。この従来構造例を図６に示す。

高耐圧素子を図６の構造で形成する場合、素子耐圧を得るためｎ型半導体基板１には法線方向において、耐圧に応じた厚みが必要となる。この厚みは一般的にドレイン電極１３とソース電極１０との間の水平方向における距離ａと同程度またはそれ以上となる。また、隣接する単位ソース領域（ソース７とチャネル領域１４を含む）５は、図６の構造に付随するＪＦＥＴ（Junction FET）抵抗による性能低下のないよう距離を広げて配置される。同図でのオン状態の電流経路は、ドレイン電極１３とソース電極１０が隣接する素子端部においては素子表面から底面にかける埋め込みｎ型拡散層２とチャネル領域１４となり、またチャネル領域１４が隣接する素子内部においては、底面のｎ型拡散層２とチャネル領域１４間となる。従って、素子内部は素子端部に対し電流経路が長く狭いため、耐圧に見合う電流性能を得られていない。

また、素子内部の電流性能を上げる手法として、特許文献１の構造がある。特許文献１（第２図）の記載によれば高耐圧素子と同一基板に形成する低圧素子の電流性能を向上することを目的に、ソース領域間に基板底面側から基板表面側に向け凸型に突き出した形状の絶縁分離領域を設けている。前記凸型絶縁分離領域を設けことで素子中央部のソース電極と埋め込みｎ型拡散層間の距離が短くなり、電流性能が向上する。しかし、この従来構造では、オン状態での電圧印加時に凸型絶縁分離領域の先端に位置するｎ型拡散層へ電流が集中する。そのため、高電圧素子に同構造を適用した場合、高電圧印加時に電流集中により動作が不安定となり、素子破壊に至りやすいという課題があった。

特開平１−１６９９６１号公報

そこで、本発明はこのような問題点を解決するもので、その目的とするところは、高耐圧駆動が可能であり、かつ、電流駆動能力が高く、また電流集中による素子破壊の起こりにくい誘電体分離型半導体装置を提供することである。

前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、半導体支持基板の上に、該半導体支持基板から絶縁分離領域により絶縁された第一導電型の半導体領域を有する誘電分離基板に形成した誘電体分離型半導体装置において、前記第一導電型の半導体領域と前記絶縁分離領域の間と、前記第１導電型の半導体領域の基板表面側と、に形成されたドレイン領域と、第一導電型のソースと第二導電型の半導体領域のチャネルからなる複数個の単位ソース領域と、前記第一導電型の半導体領域の基板表面側に形成された第一導電型の拡散層からなるドレイン領域と前記複数個の単位ソース領域の間を制御する複数個のゲート電極とを、備え、隣接する前記単位ソース領域間に前記絶縁分離領域が、基板底面側から基板表面側に向けて突き出した形状とされ、かつ、前記突き出した形状の絶縁分離領域上の素子表面領域が、前記第一導電型の半導体領域より単位体積当たりの抵抗値が高い。

かかる構成により、素子中央部のソース電極と、ドレイン電極につながる埋め込み拡散層との間の距離が短くなり、電流性能が向上すると共に、前記凸型絶縁分離領域上部の表面側が第一導電型の半導体領域よりも高抵抗化しているので、オン状態での電圧印加時に凸型絶縁分離領域の先端に位置する第一導電型の拡散層へ電流が集中しにくく、素子破壊を抑制する。

本発明によれば、高耐圧かつ、電流駆動能力が高く、かつ電流集中による素子破壊の起こりにくい誘電体分離型半導体装置が提供できる。

本発明の実施形態である誘電体分離型半導体装置の第１の構造を示す断面図である。 本発明の実施形態である誘電体分離型半導体装置と従来の誘電体分離型半導体装置との電流経路の相違を比較して示した図である。 本発明の実施形態である誘電体分離型半導体装置の第２の構造を示す断面図である。 本発明の実施形態である誘電体分離型半導体装置の第３の構造を示す断面図である。 本発明の実施形態である誘電体分離型半導体装置の第４の構造を示す断面図である。 従来の誘電体分離型半導体装置の構造を示す断面図である。

以下、本発明の実施の形態について説明する。
（第１の実施形態）
図１は本発明の誘電体分離型半導体装置の第１の実施形態の構造を示す断面図である。図１において、シリコン支持基板２１の法線方向に隣接した多結晶シリコン（Poly-Silicon）支持基板４の一部にｎ型半導体基板１を取り囲むように絶縁分離領域３が形成され、絶縁分離領域３の表面に高濃度の埋め込み層であるｎ型拡散層２が形成されている。ｎ型拡散層２の法線方向に隣接してｎ型半導体基板１がある。ｎ型半導体基板１の表面層には選択的にｎ型拡散層２の一部と不純物濃度のさらに高いｎ型半導体のコンタクト層１２とからなるドレイン領域１１が形成され、そのｎ型半導体のコンタクト層１２を通して金属配線２３によってドレイン電極１３が形成されている。
ドレイン領域１１が形成されていない他のｎ型半導体基板１の表面層に、ｎ型半導体のソース層７とｐ型半導体のコンタクト層６とｐ型半導体のチャネル領域１４からなる単位ソース領域５が選択的に複数個形成される。また、ｎ型半導体のソース層７とｐ型半導体のコンタクト層６の表面には共通に接触する金属配線２３からなるソース電極１０が形成されている。なお、単位ソース領域５は前記したように、すべてがソースである訳ではなく、ｐ型半導体のコンタクト層６とｐ型半導体のチャネル領域１４を含んでいるが、ｎ型半導体のソース層７がある近傍の領域を代表して「単位ソース領域５」とここでは仮に称する。

単位ソース領域５の一部であるチャネル領域１４の表面の法線方向に隣接して、ゲート酸化膜８があり、さらにその上面にはゲート電極９が形成されている。さらにゲート電極９の表面の法線方向に隣接して酸化膜２４がある。酸化膜２４は電気的絶縁や、不純物の素子内部への侵入から保護などの役目をしている。ソース電極１０やドレイン電極１３やゲート電極９は金属配線２３によって、それぞれソース端子(以下、Ｓ端子と記し、図ではＳと表記する。)、ドレイン端子(以下、Ｄ端子と記し、図ではＤと表記する。)、ゲート端子(以下、Ｇ端子と記し、図ではＧと表記する。)に接続される。
また、互いに隣接する単位ソース領域５との間には、基板底面側から基板表面側に向け突き出した形状の凸型絶縁分離領域１５の上方に位置する素子表面領域１６に、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜１７が設けられている。

以上のソース電極１０とドレイン電極１３、およびゲート電極９とによるＭＯＳＦＥＴの基本動作としては、ソース電極１０（Ｓ端子）に負極性の電源、ゲート電極９（Ｇ端子）に正極性の電位を与えると、チャネル領域１４には電子が誘起されて、ｐ極性からｎ極性に反転してオン（ＯＮ）し、ｎ型半導体基板１、ｎ型半導体２、ｎ型半導体１２、金属配線２３を経由してドレイン電極（Ｄ端子）に導通する。また、ゲート電極９（Ｇ端子）に負極性の電位を与えると、チャネル領域１４はもとのｐ極性となってＭＯＳＦＥＴとしてはオフ（ＯＦＦ）する。
また、凸型絶縁分離領域１５と、素子表面領域１６にあるＬＯＣＯＳ酸化膜１７の作用、効果について次に述べる。

図１に示した第１の実施形態の構造は、前記した図６の従来構造のＭＯＳＦＥＴに、加え、新たに凸型絶縁分離領域１５、ＬＯＣＯＳ酸化膜１７を形成したものである。凸型絶縁分離領域１５の表面上の埋め込みしたｎ型拡散層２は凸型の形状を有している分、チャネル領域１４までの距離が短縮されている。このため、ｎ型拡散層２とチャネル領域１４との間のシリコン層（ｎ型の半導体領域１）が電流経路として低抵抗化される。これにより図６の従来構造と比較し、電流密度が向上する。
また、凸型絶縁分離領域１５の上部の素子表面領域１６はＬＯＣＯＳ酸化膜１７によりゲート電極９とｎ型半導体基板１の距離が離れることで素子表面１６の周辺のｎ型半導体基板１より電流が流れにくくなる。これにより凸型絶縁分離領域１５の先端に位置するｎ型拡散層２への電流集中が抑制され、高電圧領域での動作安定性が向上し、素子破壊が起こりにくくなる。

（第１の実施形態のＭＯＳＦＥＴの電流経路）
次に、第１の実施形態のＭＯＳＦＥＴの電流経路の特徴を解りやすくするために、従来例と比較する。
図２（ａ）は図６で示した従来構造ＭＯＳＦＥＴのオン状態での電流経路である。また、図２（ｂ）は特許文献１で開示された構造であって、凸型絶縁分離領域１５のみを追加したＭＯＳＦＥＴのオン状態での電流経路である。また、図２（ｃ）は本発明の第１の実施形態によるオン状態での電流経路を図示したものである。
図２（ａ）では、チャネル領域１４より流出した電子は、ゲート電極９からの電界により横方向へ流れた後、ｎ型拡散層２へ向かう。図２（ｂ）では、図２（ａ）と同様に、チャネル領域１４より流出した電子は、ゲート電極９からの電界により横方向へ流れた後、チャネル領域１４から最も距離の短い凸型絶縁分離領域１５の先端に位置するｎ型拡散層２へ向かう。

これらに対して、図２（ｃ）では、ＬＯＣＯＳ酸化膜１７によりゲート電極９からの電界が弱まり、チャネル領域１４より流出した電子は横方向へ広がらずにｎ型拡散層２へ向かう。これにより、凸型絶縁分離領域１５の先端に位置するｎ型拡散層２への電流集中が抑制される。このため、図２（ａ）に対し、図２（ｃ）は電流経路が短く低抵抗である。また、図２（ｂ）では電流集中による素子破壊が発生しやすいのに対し、図２（ｃ）では電流集中による素子破壊が抑制される。したがって、図２（ｃ）の本発明の第１の実施形態は従来例と比較して、ＭＯＳＦＥＴが低抵抗であり、かつ素子破壊が起こりにくい構造となっている。

（第１の実施形態の構造形成過程の概略）
なお、本発明の第１の実施形態である図１の構造をどのように形成するかの概略について説明する。
まず、図１におけるｎ型半導体基板１が１枚のウェハー状から加工が開始される。ウェハー状のｎ型半導体基板１に上面からのエッチングにより、凹構造２２Ａ、２２Ｂが形成される。なお、凹構造２２Ａは図１では突き出した構造（凸構造２２Ａ）で示されている。これは後記するように加工過程において、ウェハーの上下を反転する工程があるからである。このため凹構造２２Ａと凸構造２２Ａは実質的に同一箇所を示す。
次に、ウェハー状のｎ型半導体基板１に上面からのイオン打ち込みによって、ｎ型拡散層（ｎ^＋）２が形成される。このｎ型拡散層２は凹構造２２Ａの上面からイオン打ち込みされるため、ｎ型拡散層２も凹んだ形状（突き出した形状）となる。
さらに、酸化工程により、二酸化珪素（ＳｉＯ_２、以下ＳｉＯ_２と表記することもある。）層からなる絶縁分離領域３が形成される。ＳｉＯ_２層の絶縁膜でｎ型半導体基板１を分離するために、誘電体分離型と一般的に表現される。また、ＳｉＯ_２層からなる絶縁分離領域３にも凹形状もしくは凸形状は継承されている。

さらに、多結晶シリコンであるＰｏｌｙ−Ｓｉ膜４を塗布する。このＰｏｌｙ−Ｓｉ膜４の塗布により、ｎ型半導体基板１、ｎ型拡散層２、絶縁分離領域３（ＳｉＯ_２層３）の凹形状もしくは凸形状を解消するものである。また、このＰｏｌｙ−Ｓｉ膜４の上面（下面（図１））を研磨して平坦にする。
さらに、別のシリコン基板（ウェハー）を用意し、そのウェハー（Ｓｉ層２１）の表面を磨き、研磨したＰｏｌｙ−Ｓｉ膜４の上面に貼着する。貼着したＳｉ層２１とＰｏｌｙ−Ｓｉ膜４は分子間力によって、互いに強固に結合する。
なお、Ｐｏｌｙ−Ｓｉ膜４とシリコン基板２１はともに、絶縁分離領域３を境界として、その上部に形成されるＭＯＳＦＥＴを誘電体分離型半導体装置として保持するための支持体の役目をしている。したがって、Ｐｏｌｙ−Ｓｉ膜４を多結晶シリコン支持基板４、またシリコン基板２１をシリコン支持基板２１と表すこともある。また、多結晶シリコン支持基板４とシリコン支持基板２１をあわせて、単に半導体支持基板と表すこともある。

次に、シリコン支持基板２１と、多結晶シリコン支持基板４と、ｎ型半導体基板１と、が合体した基板を、上下反転して、ｎ型半導体基板１の裏面（図１の上面）を研削し、図１の上面の素子の形成工程が可能となる厚さに薄くする。また、必要に応じて、研削した表面を研磨する。この研削、もしくは研磨されたｎ型半導体基板１の表層（図１の上部の表面）に一般的なトランジスタ形成工程を用いて、Ｐ層５、Ｐ^＋層６、ｎ^＋層７、ｎ^＋層１２、ＬＯＣＯＳ酸化膜１７、ゲート電極９、金属配線１３などが形成される。また、その過程において、フィールド膜開けやコンタクト穴の加工工程も行われる。なお、ｎ型半導体基板１にトランジスタ形成工程を開始する際には、凸構造２２Ａや凸型絶縁分離領域１５、もしくはそれらに対応するものを目印として、加工過程におけるフォト工程のガラスマスクの位置合わせを行う。
以上のｎ型半導体基板１の表面を研磨した以降において、ｎ型半導体基板１を基に行う一般的なトランジスタ形成工程は、よく知られているので詳細な説明は省略する。

（第２の実施形態）
図３は本発明の第２の実施形態の構造を示す断面図である。図３において、シリコン支持基板２１の法線方向に隣接した多結晶シリコン支持基板４の一部にｎ型半導体基板１を取り囲むように絶縁分離領域３が形成され（あわせて図１参照）、絶縁分離領域３の表面に高濃度の埋め込み層であるｎ型拡散層２が形成されている。さらにｎ型拡散層２の法線方向に隣接してｎ型半導体基板１がある。また、ｎ型半導体基板１の表面層に、ｎ型半導体のソース層７とｐ型半導体のコンタクト層６とｐ型半導体のチャネル領域１４からなる単位ソース領域５が選択的に形成されている。
単位ソース領域５の一部であるチャネル領域１４の表面の法線方向（上面）に隣接して、ゲート酸化膜８があり、さらに法線方向に隣接してゲート電極９が形成されている。また、さらにゲート電極９の表面の法線方向に隣接して酸化膜２４がある。
また、隣接する単位ソース領域５の間には、基板底面側から基板表面側に向け突き出した形状の凸型絶縁分離領域１５の上方に位置する素子表面領域１６の近傍に酸化膜１８が設けられている。

以上において、図１と異なるのは、図１におけるＬＯＣＯＳ酸化膜１７を、図３では化学気相成長法（ＣＶＤ：Chemical Vapor Deposition、以下ＣＶＤと表すこともある。）により形成するＣＶＤ酸化膜１８に置き換えた構造である。ＣＶＤ酸化膜１８により図１の構造と同様の効果で、凸型絶縁分離領域１５の先端に位置するｎ型拡散層２への電流集中が抑制される。ＬＯＣＯＳ酸化膜１７（図１）を用いた場合には、素子表面領域１６の中に酸化膜（ＬＯＣＯＳ酸化膜１７（図１））が入り込んでくるが、図３のように化学気相成長法を用いた場合には酸化膜１８は素子表面領域１６の中に入り込むことがないので、電流経路が少し異なる。ただし、製造工程と耐圧において図３と図１にはそれぞれ一長一短があり、どちらが優れているとは必ずしも言えない。

（第３の実施形態）
図４は本発明の第３の実施形態の構造を示す断面図である。図４において、シリコン支持基板２１の法線方向に隣接した多結晶シリコン支持基板４の一部にｎ型半導体基板１を取り囲むように絶縁分離領域３が形成され、絶縁分離領域３の表面に高濃度の埋め込み層であるｎ型拡散層２が形成されている。ｎ型拡散層２の法線方向に隣接してｎ型半導体基板１がある。ｎ型半導体基板１の表面層に、ｎ型半導体のソース層７とｐ型半導体のコンタクト層６とｐ型半導体のチャネル領域１４からなる単位ソース領域５が選択的に形成されている。
単位ソース領域５の一部であるチャネル領域１４の表面の法線方向（上面）に隣接して、ゲート酸化膜８があり、さらに法線方向に隣接してゲート電極９が形成されている。また、さらにゲート電極９の表面の法線方向に隣接して酸化膜２４がある。
また、隣接する単位ソース領域５の間には、基板底面側から基板表面側に向け突き出した形状の凸型絶縁分離領域１５の上方に位置する素子表面領域１６にトレンチ構造を用いて形成したトレンチ埋め込み酸化膜１９が設けられている。

以上において、図１と異なるのは、図１におけるＬＯＣＯＳ酸化膜１７を図４ではトレンチ埋め込み酸化膜１９に置き換えた構造である。酸化膜１９により図１の構造と同様の効果で、凸型絶縁分離領域１５先端に位置するｎ型拡散層２への電流集中が抑制される。トレンチ埋め込み酸化膜１９の深さ方向と水平方向の広がる範囲を制御することにより、電流の流れ方、ひいては耐圧を制御できる。

（第４の実施形態）
図５は本発明の第４の実施形態の構造を示す断面図である。図４において、シリコン支持基板２１の法線方向に隣接した多結晶シリコン支持基板４の一部にｎ型半導体基板１を取り囲むように絶縁分離領域３が形成され、絶縁分離領域３の表面に高濃度の埋め込み層であるｎ型拡散層２が形成されている。ｎ型拡散層２の法線方向に隣接してｎ型半導体基板１がある。ｎ型半導体基板１の表面層に、ｎ型半導体のソース層７とｐ型半導体のコンタクト層６とｐ型半導体のチャネル領域１４からなる単位ソース領域５が選択的に形成されている。
単位ソース領域５の一部であるチャネル領域１４の表面の法線方向（上面）に隣接して、ゲート酸化膜８があり、さらに法線方向に隣接してゲート電極９が形成されている。また、さらにゲート電極９の表面の法線方向に隣接して酸化膜２４がある。
また、隣接する単位ソース領域５の間には、基板底面側から基板表面側に向け突き出した形状の凸型絶縁分離領域１５の上方に位置する素子表面領域１６に電位をとっていない状態のフローティングｐ型拡散層２０が設けられている。

以上において、図１と異なるのは、図１におけるＬＯＣＯＳ酸化膜１７を図５ではフローティングｐ型拡散層２０に置き換えた構造である。ｐ型拡散層２０により凸型絶縁分離領域１５の上部が高抵抗となり、凸型絶縁分離領域１５の先端に位置するｎ型拡散層２への電流集中が抑制される。

（その他の実施形態）
以上において、誘電体分離型半導体装置におけるＭＯＳＦＥＴはｎチャネル型のＭＯＳＦＥＴについて説明をしたが、ｐチャネル型のＭＯＳＦＥＴに関しては、導電型を反転することにより説明できる。つまり、ｎ型の拡散層、半導体基板、半導体領域はｐ型とし、ｐ型の拡散層、コンタクト層はｎ型とする。また正極性の電源と負極性の電源との接続を逆に接続をする。

また、突起状の凸型絶縁分離領域１５の上方に位置する素子表面領域１６の、さらに上方に位置するゲート酸化膜の厚さを、チャネル領域１４の上方に位置するゲート酸化膜８の厚さより、厚くする。するとゲート電極９の素子表面領域１６に与える影響（電子を誘起）が少なくなって、凸型絶縁分離領域１５の上部の抵抗が高くなり、凸型絶縁分離領域１５の先端に位置するｎ型拡散層２への電流集中が抑制される。

また、ドレイン領域１３に対して複数の単位ソース領域５があるとして説明したが、これらの複数の単位ソース領域５の端などにおいて、該複数の単位ソース領域５が接触して一体化し、１個と見なせる場合であっても、単位ソース領域５の間が互いに離れている領域においては、実質的に同一の作用が起こる。したがって、複数の単位ソース領域５が一体化したとみなせる場合にも本発明は適用できる。

また、単位ソース領域５の間の突起状の凸型絶縁分離領域１５は、必ずしもすべての単位ソース領域５の間にある必要はない。部分的であっても、凸型絶縁分離領域１５がある場所においては、前記した効果はある。

また、以上においては、絶縁分離領域３に分離された実質的に１個のＭＯＳＦＥＴについて説明したが、このような絶縁分離領域３に分離されたＭＯＳＦＥＴが同一基板（ウェハー）上に複数個を備えた誘電体分離型半導体装置でも同様である。一般的には複数個、備えている場合が多い。

また、絶縁分離領域３に分離されたＭＯＳＦＥＴについて説明したが、このような高耐圧用途以外のＭＯＳＦＥＴが、各ＭＯＳＦＥＴ間において絶縁分離領域３が存在しない領域に備えられる場合もある。かつ前記絶縁分離領域３に分離された高耐圧用のＭＯＳＦＥＴも備えて、同一基板（ウェハー）上に共に配置され、前記高耐圧用途以外のＭＯＳＦＥＴを用いて論理機能を構築し、また、高耐圧用のＭＯＳＦＥＴを駆動する機能を備えた集積回路としての誘電体分離型半導体装置であってもよい。

以上、本発明の実施形態によれば、前記凸型絶縁分離領域１５を設けることで素子中央部のソース電極と埋め込みｎ型拡散層との間の距離が短くなり、電流性能が向上すると共に、前記凸型絶縁分離領域１５上部の表面側（素子表面領域１６）を高抵抗化することで、オン状態での電圧印加時に凸型絶縁分離領域の先端に位置するｎ型拡散層２へ電流が集中しにくく、素子破壊を抑制する。

本発明はＭＯＳＦＥＴ構造の誘導分離型半導体装置であるので、高電圧を駆動する高耐圧デバイス素子でありながら、比較的応答速度の速さが要求される分野において有用である。さらに電流性能と耐圧が向上した本発明は、前記分野で広く利用、採用される可能性がある。

１ ｎ型の半導体領域、ｎ型半導体基板
２ ｎ型拡散層、埋め込みｎ型拡散層
３ 絶縁分離領域、ＳｉＯ_２層
４ Ｐｏｌｙ−Ｓｉ膜、多結晶シリコン支持基板、半導体支持基板
５ 単位ソース領域
６ ｐ型半導体のコンタクト層
７ ｎ型半導体のソース層
８ ゲート酸化膜
９ ゲート電極
１０ ソース電極
１１ ドレイン領域
１２ ｎ型半導体のコンタクト層
１３ ドレイン電極
１４ チャネル領域
１５ 凸型絶縁分離領域、絶縁分離領域
１６ 素子表面領域
１７ ＬＯＣＯＳ酸化膜
１８ ＣＶＤ酸化膜、酸化膜
１９ トレンチ埋め込み酸化膜、酸化膜
２０ フローティングｐ型拡散層、ｐ型拡散層
２１ シリコン基板、シリコン支持基板、半導体支持基板
２２Ａ、２２Ｂ 凹構造、凸構造
２３ 金属配線
２４ 酸化膜
ａ ソース・ドレイン間距離
Ｄ ドレイン端子
Ｇ ゲート端子
Ｓ ソース端子

Claims (6)

1. 半導体支持基板の上に絶縁分離領域により絶縁された第一導電型の半導体領域を有する誘電分離基板に形成した誘電体分離型半導体装置において、
   前記第一導電型の半導体領域と前記絶縁分離領域の間と、前記第一導電型の半導体領域の基板表面側と、に形成された第一導電型の拡散層からなるドレイン領域と、
   第一導電型のソースと第二導電型の半導体領域のチャネルからなる複数個の単位ソース領域と、
   前記第一導電型の半導体領域の基板表面側に形成されたドレイン領域と前記複数個の単位ソース領域の間を制御する複数個のゲート電極とを、備え、
   互いに隣接する前記単位ソース領域間に前記絶縁分離領域が、基板底面側から基板表面側に向けて突き出した形状とされ、かつ、前記突き出した形状の絶縁分離領域上の素子表面領域が、前記第一導電型の半導体領域より単位体積当たりの抵抗値が高いことを特徴とする誘電体分離型半導体装置。
2. 前記突き出した形状の絶縁分離領域上の素子表面領域にＬＯＣＯＳ酸化膜を有することを特徴とする請求項１に記載の誘電体分離型半導体装置。
3. 前記突き出した形状の絶縁分離領域上の素子表面領域に、トレンチ型酸化膜を有し、かつ前記突き出した形状の絶縁分離領域に接触しない深さであることを特徴とする請求項１に記載の誘電体分離型半導体装置。
4. 前記突き出した断面形状の絶縁分離領域上の素子表面領域に、第二導電型の拡散層を有することを特徴とする請求項１に記載の誘電体分離型半導体装置。
5. 前記突き出した形状の絶縁分離領域上の素子表面領域のゲート酸化膜の厚さが、チャネル領域のゲート酸化膜より厚いことを特徴とする請求項１乃至請求項４のいずれか一項に記載の誘電体分離型半導体装置。
6. 請求項１乃至請求項５のいずれか一項に記載の誘電体分離型半導体装置と、前記誘電体分離型半導体装置の駆動回路と、を備えていることを特徴とする誘電体分離型半導体装置。

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