JP2011120094A - 撮像装置及びその駆動方法 - Google Patents

Abstract

【課題】Ｓ／Ｎ比の向上及びダイナミックレンジの拡大を行うことができる撮像装置を提供することを課題とする。
【解決手段】同一画素の信号に対して異なる増幅率で増幅した第１及び第２の画素信号を出力する列増幅部（１０２）と、列増幅部により増幅された第１及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部（１２１）と、第１の画素信号が閾値未満のときには第１の画素信号を選択し、第１の画素信号が閾値以上のときには第２の画素信号を選択する置換部（１２２）と、置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路（１０４）と、水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、第１の画素信号については第１の倍率で乗算され、第２の画素信号については第２の倍率で乗算された画素信号を出力するビット変換部（１２５）とを有することを特徴とする。
【選択図】図１

Description

本発明は、撮像装置及びその駆動方法に関する。

固体撮像装置においては、Ｓ／Ｎ比の向上や、ダイナミックレンジの拡大が求められる。このような要求に対し、下記の特許文献１では画素信号のレベルを検出する検出回路と増幅回路とを行列状に配列された画素の列毎に設け、画素信号に対する増幅率を画素毎に制御している。これにより、Ｓ／Ｎ比を保ちながらダイナミックレンジを拡大するとしている。下記の特許文献２では、相対的に明るい領域の信号を撮像するために撮像素子からの出力信号をＡＤ変換したデータと、相対的に暗い領域の信号を撮像するために撮像素子からの出力信号をＡＤ変換したデータとを各々メモリ部に記憶し、はめ込み合成を行う。これにより、撮像素子のダイナミックレンジを有効に利用することができるとしている。

特開２００４−０１５７０１号公報 特開平１１−３３１７０９号公報

しかしながら、特許文献１に開示される技術では画素の各列毎に、画素信号のレベル検出手段とそれに応じた増幅率を個別に設定するフィードバック手段の両者が必要で、センサ内部回路が複雑化してしまう。また、検出した結果を基に増幅率を制御するため、検出結果の反映までに１フレーム分の時間遅れが生じる課題がある。一方、特許文献２に開示される技術では、高輝度補正信号と画素信号の両者の画像を蓄積するための２つのメモリ部が必要になり、回路規模が増大する。また、画素信号と高輝度補正信号は、蓄積時間の異なる２フレーム分の露光・読み出し動作を必要とするため動作速度が遅くなる課題がある。

上述の問題点に鑑みて、本発明は、Ｓ／Ｎ比の向上及びダイナミックレンジの拡大を行うことができる撮像装置及びその駆動方法を提供することを目的とする。

本発明の撮像装置は、２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値未満のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値以上のときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路と、前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号については第１の倍率で乗算されかつビット数が増加した画素信号を出力し、前記第２の画素信号については前記第１の倍率とは異なる第２の倍率で乗算されかつビット数が増加した画素信号を出力するビット変換部とを有することを特徴とする。

本発明によれば、Ｓ／Ｎ比を向上し、ダイナミックレンジを拡大することができる。

第１の実施形態に係る固体撮像素子の構成図である。 列ＡＤ変換部から出力される信号成分を示す図である。 第１の実施形態の画素部の構成をより詳細に示した等価回路図である。 第１の実施形態における１水平走査期間における動作説明図である。 第１の実施形態における列ＡＤ変換部と置換部の説明図である。 第１の実施形態における補正部、ビット変換部、出力部の説明図である。 第１の実施形態における動作説明図である。 第１の実施形態における動作説明図である。 第１の実施形態における補正部及びビット変換部の処理を示す図である。 第１の実施形態における補正部及びビット変換部の処理を示す図である。 第２の実施形態における撮像装置の構成図である。 第２の実施形態に係る固体撮像素子の構成図である。

（第１の実施形態）
図１は、本発明の第１の実施形態による固体撮像素子（撮像装置）の概略構成例を表した図である。まず、信号のＳ／Ｎ比を向上し、固体撮像素子のダイナミックレンジを拡大する原理を説明する。固体撮像素子１は、画素１０１が行列状に配列された画素部１０と、各列毎に列増幅部１０２、ノイズ除去部１２０、列ＡＤ変換部１２１、置換部１２２を備える。また、固体撮像素子１は、画素部１０から１画面分のデータを読み出すために、任意の行を選択するための垂直走査回路１０３、及びその１行からの信号を順次読み出す水平走査回路１０４を備える。画素部１０は、２次元行列状に配列され、光電変換素子ＰＤ（図３）を用いて信号を生成する複数の画素１０１を有する。また、固体撮像素子１は、さらに水平走査回路１０４により各列の信号を順次選択して読み出す水平出力信号線群の後段には、補正部１２４、ビット変換部１２５、出力部１２６を備えている。画素１０１は、光電変換を行う光電変換素子を含み、光電変換素子で発生した電荷を電圧信号に変換して出力する画素出力部や、画素１０１を選択するための画素選択部等をさらに備えていても良い。なお、図の簡略化のために画素１０１は９個しか示していないが、実際にはｍ行×ｎ列の画素１０１があるものとする。各列増幅部１０２は、列アンプ増幅率制御信号φＣ１，φＣ２，φＣ３により、全列を一括して増幅率を変更できる。ここでは、同一の行に対して２回信号を読み出すにあたり、増幅率を変更して読み出す。ノイズ除去部１２０は、画素１０１からノイズ成分とノイズを含んだ信号成分の両者を読み出して差分をとり、信号成分を取り出す。φＣＴＳ１，φＣＴＮ１，φＣＴＳ２，φＣＴＮ２，φＣＯＬＳＥＬ１，φＣＯＬＳＥＬ２は、ノイズ除去部１２０で必要となる制御パルスを示している。列ＡＤ変換部１２１は、φＡＤＣＬＫ等のＡＤ制御信号を入力し、アナログデジタル（ＡＤ）変換を実行する。ここでは、同一の行から２回読み出した信号に対して各々ＡＤ変換を実行する。置換部１２２は、置換トリガ信号φＦＬＡＧＣＨＫを入力し、１回目に読み出したデジタル信号を２回目に読み出したデジタル信号で置換するか否かの判定を列毎に行い、条件に一致した場合に置換を実行する。これにより２回読み出した信号の合成を行う。補正部１２４は増幅率を変更して読み出した２種類の信号の増幅率の誤差の補正演算を行う。ビット変換部１２５は、入力信号のうち、増幅率を変更して読み出した２種類の信号の少なくとも一方に由来する信号にデジタル的な増幅率変換を行い、読み出す信号のビット数を増やして出力する。出力部１２６は、固体撮像素子１から外部システムに画像信号を伝送する出力回路部であり、例えば低電圧振幅の差動信号ペア等の出力形式に変換して画像信号を外部へ出力する。タイミング生成部１２３は、ＭＣＬＫＩＮ端子から入力するクロックをカウントしてデコードすることで、各部に送る駆動パルス及び制御信号を生成する。このような回路構成をとることにより、固体撮像素子１内部で、２種類の増幅率で増幅した画像信号の合成を可能な構成としている。

図１に示す固体撮像素子１において、列増幅部１０２の増幅率が１倍であるときの、画素１０１に入射する光量に対する、列ＡＤ変換部１２１から出力される信号成分との関係を図２（ａ）の「信号（×１）」で示す。図２（ａ）では、横軸に入射光量、縦軸に列ＡＤ変換部１２１の出力の大きさを示す。入射光量がＩｓａｔ（×１）を超えると、出力は飽和してＶｓａｔとなる。ここでは、飽和レベルＶｓａｔは、列増幅部１０２の飽和レベルであっても、列ＡＤ変換部１２１の飽和レベルであっても、以下の議論は適用できる。図中、破線は画素１０１に起因して生じる画素ノイズｎを示し、一点鎖線は列ＡＤ変換部１２１に起因する出力ノイズＮを示している。画素ノイズｎは、例えば画素に含まれる画素出力部や画素選択部で発生するノイズ等が考えられる。より具体的には、画素出力部が、垂直信号線ＶＬに設けられた定電流源とでソースフォロワ回路を構成するような場合において、定電流源を流れる電流値の時間的な揺らぎ等が画素ノイズｎの要因となりうる。出力ノイズＮには、例えば列ＡＤ変換部１２１を駆動することで発生するノイズが含まれる。なお、画素ノイズｎ及び出力ノイズＮは、常に一定のレベルのノイズとなるわけではなく、時間によって変動する。図２（ａ）では、それぞれのノイズが時間的に変動したときの最大レベルを示している。なお、本明細書では、増幅率が１倍の増幅も増幅に含まれる。

図２（ａ）に示すように、列増幅部１０２における増幅率が１倍であるときには、一般に出力ノイズＮの方が画素ノイズｎ（×１）よりも大きいので、出力ノイズＮが支配的となる。これは、画素１０１は水平走査のため低速駆動、低帯域であり、出力アンプは信号を順次出力するので高速駆動、広帯域に起因している。つまり、信号（×１）が出力ノイズＮよりも小さくなるような入射光量を受けた画素１０１からの信号は、出力ノイズＮの影響のために固体撮像素子１から正しく取り出すことができない。例えば、固体撮像素子１から出力される出力のレベルがｖ０であったとする。出力ｖ０が出力されたタイミングにおいてはノイズのレベルが小さく、入射光量に正しく対応したレベルであるかもしれないし、本来はｖ０よりも小さいレベルの出力が得られるにも関わらず、ノイズの影響で出力がｖ０になっているのかもしれない。

図２（ａ）において、信号（×１）を得たのと同一の画素１０１から出力された信号に対して、列増幅部１０２によりＧ倍の増幅率をかけることを考える（Ｇ＞１）。このときの入射光量と列ＡＤ変換部１２１からの出力との関係を図２（ａ）中の「信号（×Ｇ）」で示した。信号（×Ｇ）は、信号（×１）よりも少ない入射光量Ｉｓａｔ（×Ｇ）で飽和出力Ｖｓａｔになる。言い換えると、列増幅部１０２の増幅率が大きいほど、入射光量に対する列ＡＤ変換部１２１の出力を表す直線の傾きが大きくなる。また、列増幅部１０２の増幅率を変えることで、信号成分のみならず、画素ノイズｎもＧ倍の増幅率で増幅されるが、出力ノイズＮは列増幅部１０２の増幅率に依存しない。そのため、列増幅部１０２の増幅率を高くすると、増幅された画素ノイズｎが出力ノイズＮを上回るようになる。つまり、列増幅部１０２の増幅率をＧ倍にすることで増幅された画素ノイズｎが支配的となり、出力ノイズＮが相対的に小さくなる。したがって、列増幅部１０２の増幅率が１の時には支配的であった出力ノイズＮのために正しく取り出すことができなかった入射光量での信号を取り出すことができるようになる。列増幅部１０２の増幅率をＧ倍にすることで取り出すことができるようになった入射光量の範囲をＡとして示している。つまり、入射光量の範囲Ａの分だけ固体撮像素子１のダイナミックレンジが拡大したことと同義に扱える。

そこで、入射光量が０からＩａまでの範囲は信号（×Ｇ）を、入射光量がＩａより大きい領域では信号（×１）を利用することが考えられるが、入射光量Ｉａを境に信号レベルが大きく変化してしまう。そのため、列ＡＤ変換部１２１から出力された信号（×Ｇ）を、信号処理部である外部の処理回路で１／Ｇ倍する。この様子を図２（ｂ）に示す。信号（×Ｇ）は信号（×Ｇ・１／Ｇ）となり、信号（×１）の特性と一致する。同様にして、画素ノイズｎ（×Ｇ）は１／Ｇ倍されることで画素ノイズｎ（×１）と一致する。一方で、出力ノイズＮは、列増幅部１０２の増幅率をＧ倍にしても変化しないので、処理回路で１／Ｇ倍すると、出力ノイズＮ（１／Ｇ）になる。つまり、処理回路で１／Ｇ倍することにより、入射光量が０からＩｓａｔまでの範囲における出力ノイズＮによるノイズ成分が低減されることにより、信号（×１）よりも信号（×Ｇ・１・Ｇ）の方が出力ノイズＮに対するＳ／Ｎ比が高い信号となる。

また、図２（ｂ）のように、Ｉｓａｔ（×Ｇ）がＩａよりも大きい場合には、入射光量がＩａからＩｓａｔ（×Ｇ）の範囲についても信号（×Ｇ・１／Ｇ）を利用することでＳ／Ｎ比の高い信号を得ることができる。入射光量がＩｓａｔ（×Ｇ）までの領域は、被写体が相対的に暗い状態であるので、Ｓ／Ｎ比が向上することの効果は特に顕著である。

以上で説明したことをまとめたものが図２（ｃ）である。入射光量が０からＩｓａｔまでの範囲では信号（×Ｇ・１／Ｇ）を利用し、入射光量がＩｓａｔよりも大きい範囲では信号（×１）を利用する。入射光量がＩｓａｔの点についてはどちらを利用しても良いが、信号（×Ｇ・１／Ｇ）の方がより高いＳ／Ｎ比となるので、信号（×Ｇ・１／Ｇ）を用いることが好ましい。出力ノイズと画素ノイズに着目すると、入射光量が０からＩｓａｔまでの範囲では出力ノイズＮよりも画素ノイズｎ（×１）の方が支配的となり、入射光量がＩｓａｔよりも大きい範囲では出力Ｎが画素ノイズｎ（×１）よりも支配的となる。なお、図２（ｃ）においてＡで示した入射光量の範囲よりも入射光量が少ない範囲においては、信号（×Ｇ・１／Ｇ）が画素ノイズｎ（×１）よりも小さいレベルになってしまう。したがって、固体撮像素子１から出力される信号が有効であるのは、入射光量がＩｂよりも大きい範囲に限られる。しかし、先述のように出力ノイズや画素ノイズは時間的な揺らぎを持っており、その最大レベルを図２では示している。動画のように連続的に画像を取得すると、ノイズ成分が平均化されるので、全体としては画素ノイズｎよりも低いレベルになる。このため、信号（×Ｇ・１／Ｇ）が画素ノイズｎ（×１）よりも小さい領域の画像の一部を認識できるようになる。つまり、入射光量の小さい範囲における出力ノイズＮを抑圧することで、図２（ｂ）における画素ノイズｎ（×１）よりも低いレベルの入射光量であっても、画像としては認識できる可能性が高まるという効果がある。

また、上記の説明においては、一の画素から出力される信号に対して２種類の増幅率で増幅するものを説明した。しかし、本実施形態の思想に従えば、一の画素から出力される信号に対して３種類以上の増幅率で増幅してもよいことは明らかである。これにより、より広範な入射光量の範囲に対してＳ／Ｎ比の向上が実現できる。

また、列増幅部１０２における増幅率を１倍とＧ倍に設定する場合を例に取って説明したが、増幅率の組み合わせを限定するものではない。例えば、２倍と１６倍との組み合わせや、０．５倍と４倍の組み合わせ等でもよい。

また、上記説明では、Ｇ倍で増幅した信号に対して１／Ｇ倍、すなわち列増幅部１０２における増幅率の逆数をかける処理を行った。しかし、これは異なる増幅率で増幅して得られた２つの信号の特性を合わせる（図２における同一直線に乗るようにする）ためのものであるので、必ず１／Ｇ倍しなければならないものではない。例えば一の信号を列増幅部１０２で２倍及び１６倍の増幅率で増幅した場合には、１６倍の増幅率で増幅することで得られた信号を１／８倍すればもう一方の信号と特性を合わせることができる。また、２倍の増幅率で増幅することで得られた信号を１／２倍し、１６倍の増幅率で増幅することで得られた信号を１／１６倍しても特性を合わせることができる。

なお、ダイナミックレンジを拡大し、さらにＳ／Ｎ比を向上するという目的は２つの信号について上記特性を合わせなくても達成できる。１倍とＧ倍の増幅率で増幅された２つの信号のうち、Ｇ倍の増幅率で増幅された信号に対して、１／Ｇ倍ではなく、例えば１／（２Ｇ）倍であっても出力ノイズＮを低減することは可能なので、ダイナミックレンジを拡大し、さらにＳ／Ｎ比を向上することができる。ただし、この場合には、図２（ｃ）におけるＩｓａｔ（×Ｇ）を境に特性の連続性がなくなる（オフセットが生じる）ので、オフセット補正を行うことが望ましい。

以上のことをまとめると、ある画素から出力された一の信号から、列増幅部１０２によってｐ倍の増幅率で増幅した信号とｑ倍の増幅率で増幅信号とを得る。ここで、ｐ＞ｑであり、１＜ｐであるとする。さらに、高い増幅率であるｐ倍の増幅率で増幅された信号に基づいて固体撮像素子１から出力される画像信号に対して、１を下回る倍率をかける処理を行う。これによって、ダイナミックレンジが拡大し、さらにＳ／Ｎ比を向上させることができる。

また、１を下回る倍率をｑ／ｐ倍とすることで、ｑ倍の増幅率で増幅された信号と特性を合わせることができる。仮にｑ倍の増幅率で増幅された信号に対してさらにｒの倍率をかける場合には、１を下回る倍率を（ｑ／ｐ）×ｒとすることで２つの信号の特性を合わせることができる。つまり、１を下回る倍率がｑ／ｐを約数に持つ値であればよい。

本発明の第１の実施形態に係る固体撮像素子１の例とその概略の動作を、引き続き図１を用いて説明する。同じ列に設けられた画素１０１は同一の垂直信号線ＶＬを介して列増幅部１０２に接続されている。垂直走査回路１０３により信号φＶｎの画素行Ｖｎが選択されると、画素行Ｖｎに接続した画素１０１から各垂直信号線ＶＬに信号が出力され、列アンプ増幅率制御信号φＣ１，φＣ２，φＣ３の増幅率設定に従い、列増幅部１０２で増幅される。このとき、同じ増幅率で画素リセットによるノイズを除去するため画素リセット直後の信号と光信号蓄積を行った後の信号の増幅を行った後、両者の差分をノイズ除去部１２０で取得する。ノイズ除去部１２０によりノイズを除去した信号をＡＤ制御信号φＡＤＣＬＫで定まるタイミングで列ＡＤ変換部１２１によりＡＤ変換を行う。ここでは、同じ画素行Ｖｎから増幅率を変えて２回ノイズ除去後の信号を読み出してＡＤ変換を行う。ＡＤ変換された第１のデジタル信号と第２のデジタル信号は、置換部１２２に送られる。置換部１２２では、まず、第１のデジタル信号を格納した後に、信号φＦＬＡＧＣＨＫをトリガとして、第２のデジタル信号と置換するかどうかを各列毎に判定して条件に該当する列の第１のデジタル信号を第２のデジタル信号に置換する。また、このとき、置換したか否かのフラグも列毎に格納を行う。置換部１２２からの出力バスＤＡＴＡ０［１２：０］と水平信号出力バスＤＡＴＡ１［１２：０］とを接続するバススイッチの信号φＨ１，φＨ２，φＨ３・・・が水平走査回路１０４により出力される。すると、バススイッチがオンし、各列からの置換後のデジタル信号が列の順序で補正部１２４に順次入力される。

補正部１２４では必要な補正処理を施す。補正部１２４は、フラグを参照して、元の信号が第１のデジタル信号と第２のデジタル信号のいずれかを見分けて、列増幅部１０２起因の増幅率誤差を、該当する信号に対して補正を行う。ビット変換部１２５は、フラグを参照して、元の信号が第１のデジタル信号と第２のデジタル信号のいずれかを見分けて、一方もしくは両方の信号に対してデジタルゲインをかける。具体的には、ｐ倍の増幅率をかけられた第１のデジタル信号と、ｑ倍の増幅率をかけられた第２のデジタル信号において、第２のデジタル信号が第１のデジタル信号に対して概略ｐ／ｑ倍の増幅率になるようにする。ビット変換部１２５は、一方の信号に対してｎビットのビットシフトを行い２ⁿ倍相当の増幅率をかけるビット変換を行う。ここでは、ビット変換部１２５は、３ビットシフトを行い、入力する１３ビットの信号をＤＡＴＡ２［１５：０］の１６ビット信号としている。出力部１２６は、例えば入力したＤＡＴＡ２［１５：０］の１６ビットバス幅の信号を、信号の線数を減らすため多重化するとともに、ノイズを軽減するため低振幅の差動対の信号に変換を行い、出力信号ＤＡＴＡＯＵＴとして固体撮像素子１の外部へと出力する。タイミング生成部１２３は、垂直走査回路１０３や水平走査回路１０４に信号を供給するもので、さらに、列増幅部１０２、ノイズ除去部１２０、列ＡＤ部１２１、置換部１２２の制御する信号を供給しても良い。なお、タイミング生成部１０６は固体撮像素子１の外部に設けても良いし、また一部の制御信号を外部から供給してもよい。

このようにして、１行分の画像信号を固体撮像素子１から出力する期間に、内部では画素行から２回にわたりアナログ画素信号を読み出し、異なる増幅率で増幅後、ＡＤ変換を行った第１のデジタル信号と第２のデジタル信号を列毎に合成する。また、その後各列から順次読み出してシリアル化した後、補正とビット変換を行う。

以下、各部の詳細の構成と動作を説明する。図１における１つの画素１０１に関して、列増幅部１０２及びノイズ除去部１２０の構成をより詳細に示した等価回路図が図３である。画素１０１は光電変換素子であるフォトダイオードＰＤと、フォトダイオードＰＤに蓄積された電荷を、画素出力部ＳＦを構成するＭＯＳトランジスタのゲート端子に転送する転送部ＴＸを含む。画素出力部ＳＦの入力部であるゲート端子は、リセット部ＲＥＳを介して電源ＶＤＤと接続されている。さらに、画素出力部ＳＦのソース端子は画素選択部ＳＥＬを介して列増幅部１０２の入力容量Ｃ０の一方の端子と接続されると共に、定電流源Ｉｃｎｔにも接続される。列増幅部１０２はオペアンプＡｍｐを備える。オペアンプＡｍｐの反転入力端子は入力容量Ｃ０の他方の端子と接続される。オペアンプＡｍｐの反転入力端子と出力端子とは、帰還容量Ｃ１、Ｃ２、Ｃ３がそれぞれスイッチを介して接続するように設けられている。さらに、オペアンプＡｍｐの反転入力端子と出力端子とを短絡するスイッチが設けられている。オペアンプＡｍｐの非反転入力端子には電源Ｖｒｅｆが与えられる。画素１０１から垂直信号線ＶＬに出力された信号に対しては、オペアンプＡｍｐの帰還経路に接続される帰還容量Ｃ１、Ｃ２、Ｃ３の容量値と、入力容量Ｃ０の容量値との比で決定される増幅率がかかって増幅される。ここでは、帰還容量Ｃ１、Ｃ２及びＣ３の容量値はそれぞれ入力容量Ｃ０の容量値の１倍、１／８倍及び１／１６倍とする。つまり、本実施形態においては各列増幅部に増幅率が可変である列増幅器を備えている。後述するが、画素に起因するノイズが入力容量Ｃ０で低減される。ここでは入力容量Ｃ０、オペアンプＡｍｐ、信号φＣが入力されるスイッチとを含めて第１のＣＤＳ（Correlated Double Sampling；相関二重サンプリング）回路とする。

列増幅部１０２で増幅された信号は、ノイズ除去部１２０内の保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２に選択的に伝達されて保持される。保持容量ＣＴＳ１及びＣＴＳ２には、フォトダイオードＰＤで光電変換されることで得られる電荷に基づく信号が保持され、保持容量ＣＴＮ１及びＣＴＮ２には、画素出力部ＳＦをリセットしたことに基づく信号が保持される。保持容量ＣＴＳ１及びＣＴＮ１に保持された信号は、信号φＣＯＬＳＥＬ１により導通されるスイッチを介して差動増幅器Ｄ．Ａｍｐの異なる入力端子に接続される。保持容量ＣＴＳ２及びＣＴＮ２に保持された信号は、信号φＣＯＬＳＥＬ２により導通されるスイッチを介して差動増幅器Ｄ．Ａｍｐの異なる入力端子に接続される。差動増幅器Ｄ．Ａｍｐ１は、保持容量ＣＴＳ１及びＣＴＮ１で保持された信号の差分と、保持容量ＣＴＳ２及びＣＴＮ２で保持された信号の差分を時系列に出力する。ここで、保持容量と差動増幅器とを含めて第２のＣＤＳ回路とする。第２のＣＤＳ回路によって列増幅部１０２に起因するオフセットが低減される。

図４を用いて、図３で示した画素１０１、列増幅部１０２、ノイズ除去部１２０に係る１水平走査期間における固体撮像素子１の駆動方法をまず説明する。ここでは、帰還容量Ｃ１とＣ２を用いる場合であり、それぞれの容量値は、入力容量Ｃ０の容量値の１倍と１／８倍であるものとする。すなわち、１倍と８倍の増幅率で一つの信号を増幅する場合を説明する。また、図３において、ＴＸ、ＲＥＳ、ＳＥＬで示されるスイッチに入力される信号をそれぞれφＴＸ、φＲＥＳ、φＳＥＬで表し、信号がハイレベルである時にスイッチが導通するものとする。また、帰還容量Ｃ１、Ｃ２、Ｃ３とオペアンプＡｍｐの反転入力端子との間に存在するスイッチに与えられる信号をそれぞれφＣ１、φＣ２、φＣ３と表し、信号がハイレベルである時にスイッチが導通するものとする。保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２と列増幅部１０２の出力端子との間にあるスイッチに与えられる信号をそれぞれφＣＴＳ１、φＣＴＮ１、φＣＴＳ２、φＣＴＮ２と表し、信号がハイレベルである時にスイッチが導通するものとする。

まず、時刻ｔ０において信号φＴＸ及びφＨｎを除く信号がハイレベルに遷移する。信号φＳＥＬがハイレベルになると画素選択部ＳＥＬが導通するので、画素出力部ＳＦのソース端子と定電流源Ｉｃｎｔとが電気的に接続されてソースフォロワ回路が形成される。これにより画素出力部ＳＦのゲート端子の電位に応じたレベルが信号として垂直信号線ＶＬに現れる。このタイミングで信号φＲＥＳがハイレベルであるので、垂直信号線ＶＬには、画素出力部ＳＦのゲート端子をリセットしている状態に対応するレベルが現れる。また、信号φＣ、φＣ１、φＣ２、φＣ３がそれぞれハイレベルになることでオペアンプＡｍｐの反転入力端子と出力端子とが短絡されると共に、帰還容量Ｃ１、Ｃ２及びＣ３がリセットされる。オペアンプＡｍｐの仮想接地により、帰還容量Ｃ１及びＣ２の両端子の電位は電源Ｖｒｅｆと同電位と見なせる。信号φＣＴＮ１、φＣＴＳ１、φＣＴＮ２及びφＣＴＳ２がハイレベルであるので、オペアンプＡｍｐの出力によって保持容量ＣＴＮ１、ＣＴＳ１、ＣＴＮ２及びＣＴＳ２がリセットされる。

時刻ｔ１に信号φＲＥＳがローレベルに遷移し、画素出力部ＳＦのゲート端子のリセット状態が解除される。このリセット状態の解除に伴って発生するノイズ成分が画素ノイズｎの一因である。

時刻ｔ２において信号φＣ１、φＣ２、φＣ３、φＣＴＮ１、φＣＴＳ１、φＣＴＮ２及びφＣＴＳ２がローレベルになり、それぞれに対応するスイッチが非導通状態になる。

その後、時刻ｔ３において信号φＣがローレベルに遷移することで、オペアンプＡｍｐの入出力端子の短絡状態が解除される。入力容量Ｃ０では、画素出力部ＳＦのゲート端子をリセットしたことに対応するレベルが、Ｖｒｅｆによりクランプされる。

時刻ｔ４に信号φＣ１及びφＣＴＮ１がハイレベルになり、時刻ｔ５に信号φＣＴＮ１がローレベルになることで、この時の列増幅部１０２の出力が保持容量ＣＴＮ１に保持される。ここでは信号φＣ１がハイレベルであるので、オペアンプＡｍｐの帰還経路には帰還容量Ｃ１のみが電気的に接続されている。すなわち、列増幅部１０２の増幅率がＣ０／Ｃ１＝Ｃ０／Ｃ０＝１となる。保持容量ＣＴＮ１に保持される信号には、列増幅部１０２に起因するオフセット成分が含まれる。

時刻ｔ６に信号φＣ１がローレベルに遷移し、時刻ｔ７に信号φＣ２がハイレベルに遷移することで、オペアンプＡｍｐの帰還経路には帰還容量Ｃ２のみが電気的に接続される。つまり、列増幅部１０２の増幅率がＣ０／Ｃ２＝Ｃ０／（Ｃ０／８）＝８となる。

時刻ｔ７から信号φＣＴＮ２がパルス状にハイレベルになり、信号φＣＴＮ２がローレベルになると、列増幅部１０２に起因するオフセット成分を含む信号が保持容量ＣＴＮ２に保持される。

時刻ｔ８に信号φＴＸがハイレベルに遷移すると、フォトダイオードＰＤに蓄積されていた電荷が画素出力部ＳＦのゲート端子へと転送される。これにより画素出力部ＳＦのゲート端子の電位が変化するので、垂直信号線ＶＬに現れるレベルも変化する。このとき入力容量Ｃ０は浮遊状態にあるので、時刻ｔ１でクランプされた垂直信号線ＶＬのレベルからの電位の変動分のみがオペアンプＡｍｐの反転入力端子に入力される。つまり、クランプ容量よりも前で発生したノイズ成分のうち、時刻ｔ３における垂直信号線ＶＬのレベルと、時刻ｔ８以降のタイミングにおけるレベルとで、相関性のあるノイズ成分はクランプ動作により低減することができる。これにより光電変換に基づく信号がオペアンプＡｍｐに入力される。ただし、定電流源Ｉｃｎｔを流れる電流のゆらぎや、画素出力部ＳＦで発生する１／ｆノイズと呼ばれるノイズ等は時刻ｔ１と時刻ｔ８とで異なる（相関性がない）ので、クランプ動作により低減することができない。本実施形態においては、このような相関性がないノイズ成分が画素ノイズｎに相当する。

時刻ｔ８では入力容量Ｃ０の容量値の１／８倍の容量値を持つ帰還容量Ｃ２のみがオペアンプＡｍｐの帰還経路に存在するので、光電変換に基づく信号は８倍の増幅率で増幅されることになる。時刻ｔ８から信号φＣＴＳ２がパルス状にハイレベルになっており、列増幅部１０２で８倍に増幅された信号は信号φＣＴＳ２がローレベルに遷移することで保持容量ＣＴＳ２に保持される。保持容量ＣＴＳ２に保持される信号には、保持容量ＣＴＮ２と同様に、列増幅部１０２に起因するオフセットが含まれる。

時刻ｔ９に信号φＣ２がローレベルに遷移し、時刻ｔ１０に信号φＣ１がハイレベルに遷移することで、オペアンプＡｍｐの帰還経路には帰還容量Ｃ１のみが電気的に接続された状態になる。帰還容量Ｃ１の容量値は入力容量Ｃ０の容量値と同じであるので、列増幅部１０２に入力される信号は１倍の増幅率で増幅される。

時刻ｔ１０から信号φＣＴＳ１がハイレベルになり、これがローレベルに遷移すると、垂直信号線ＶＬに現れたレベルを１倍の増幅率で増幅した信号が保持容量ＣＴＳ１に保持される。ここで保持容量ＣＴＳ１に保持される信号には、保持容量ＣＴＮ１と同様に、列増幅部１０２に起因するオフセットが含まれる。この後、信号φＳＥＬがローレベルになることで、画素選択部ＳＥＬがオフし、画素１０１の選択状態が解除される。

時刻ｔ１１において信号φＣＯＬＳＥＬ２がハイレベルとなることで、保持容量ＣＴＳ２，ＣＴＮ２に保持された信号が差動増幅器Ｄ．Ａｍｐを介して後段の列ＡＤ変換部１２１に対して第１の画素信号が出力される。

続いて、時刻ｔ１３において信号φＣＯＬＳＥＬ１がハイレベルとなることで、保持容量ＣＴＳ１，ＣＴＮ１に保持された信号が差動増幅器Ｄ．Ａｍｐを介して後段の列ＡＤ変換部１２１に対して第２の画素信号が出力される。各保持容量に保持される信号には、列増幅部１０２に起因するオフセットが含まれるので、差動増幅器Ｄ．Ａｍｐにより差分を取ることでオフセット成分を低減することが可能となる。差動増幅器Ｄ．Ａｍｐは，８倍の増幅率で増幅された信号Ｓ２と１倍の増幅率で増幅された信号Ｓ１を順次出力する。信号Ｓ１及びＳ２には、上述の出力ノイズＮが含まれる。ここでの信号Ｓ１及びＳ２は、図２における出力Ｖに対応する。第１の画素信号と第２の画素信号は後述する列ＡＤ変換部１２１でＡＤ変換が行われた後、置換部１２２で列毎にいずれか一方が出力信号として選択される。

その後、時刻ｔ１４において、水平走査回路１０４の駆動パルスφＨＣＬＫにより、各列の置換後のデータが順次後段の補正部１２４に読み出される。

列増幅部１０２は、複数の画素１０１の各列に設けられ、同一画素の信号に対して第１の増幅率（例えば８倍）で増幅した第１の画素信号及び第１の増幅率とは異なる第２の増幅率（例えば１倍）で増幅した第２の画素信号を出力する。ノイズ除去部１２０は、列増幅部１０２の後段において複数の画素１０１の各列に設けられる。そして、ノイズ除去部１２０は、画素１０１のリセット状態での列増幅部１０２により増幅された信号と画素１０１のリセット解除状態での列増幅部１０２により増幅された信号との差分信号を列ＡＤ変換部１２１に出力する。本実施形態においては、各列に列増幅部１０２とノイズ除去部１２０が設けられているので、１行分の画素について並列的に処理を行える。つまり、水平走査回路１０４で各列の信号を水平信号線にアナログ的に読み出す場合と比較してより低速に駆動することができるので、ノイズの発生源となりにくいという利点がある。

続いて、図５を用いて、列ＡＤ変換部１２１と置換部１２２の構成を説明する。列ＡＤ変換部１２１はリファレンス信号発生部１２８とコンパレータ１２９からなる。ただし、リファレンス信号発生部１２８は、列ＡＤ変換部１２１の外で各列に共通にＲＡＭＰ信号を供給するように構成してもよい。ここでは、リファレンス信号発生部１２８は、ＲＡＭＰ信号として信号φＡＤＣＬＫで順次レベルが増加するランプ波形を発生させる。

コンパレータ１２９では、列ＡＤ変換部１２１に入力したアナログ信号ＡＳＩＧと、リファレンス信号発生部１２８で生成されたＲＡＭＰ信号とを比較する。コンパレータ１２９はＣＮＴＲＳＴ信号でリセットされ、出力ＣＯＭＰＯＵＴとしてハイレベルを出力する。リセット後は＋端子のＡＳＩＧ信号のレベルに対して、−端子に入力するＲＡＭＰ信号のレベルの方が上回るまで、コンパレータ出力ＣＯＭＰＯＵＴとしてハイレベルを維持する。ＡＳＩＧ信号のレベルに対して、ＲＡＭＰ信号のレベルの方が上回った後は出力ＣＯＭＰＯＵＴがローレベルに遷移する。一旦遷移した場合は入力信号によらず、リセットされるまではローレベルを保持し続ける。

置換部１２２は判定部１２７と、１２ビットカウンタ１３０で構成される。１２ビットカウンタ１３０のカウントアップのイネーブル端子ＣＥには、コンパレータ出力ＣＯＭＰＯＵＴが接続されている。そのため、ＲＡＭＰ信号と入力信号ＡＳＩＧのレベルとのレベル差の関係が逆転してコンパレータ出力ＣＯＭＰＯＵＴがローレベルになるまでカウンタ１３０はカウントアップを行い、そのカウント値を出力する。得られたカウンタ出力値が入力したＡＳＩＧ信号をＡＤ変換した値に相当する。カウンタ出力値は置換部１２２の出力のうち下位１２ビット（ＤＡＴＡ０［１１：０]）となる。

判定部１２７はカウンタ１３０の結果を用いてカウンタ出力をそのまま用いるか、再度カウンタ１３０をリセットしてカウント値を置換するかの判定を行い、置き換えに必要な回路を制御する。また、判定部１２７は、判定結果を後段の信号処理の制御にも用いることが可能なように、ＦＬＡＧ信号を出力する。ＦＬＡＧ信号は、置換部１２２の出力のうち上位１ビット（ＤＡＴＡ０［１２］）となる。ここでは、まず、第１の画素信号として８倍の増幅率で読み出されたＡＳＩＧ信号をＡＤ変換して得られたカウンタ１３０の出力を１２ビットデコーダ１３１でデコードする。このデコード値はＤタイプのフリップフロップ回路（Ｄ−ＦＦ回路）１３２に入力されるが、イネーブル端子（ＣＥ）にφＦＬＡＧＣＨＫ信号が入力した時のみ、Ｄ−ＦＦ回路１３２の出力として反映される。また、Ｄ−ＦＦ回路１３２の出力がＦＬＡＧ信号として出力するとともに、次段のＤタイプのフリップフロップ回路（Ｄ−ＦＦ回路）１３３に接続されている。Ｄ−ＦＦ回路１３２の出力と、Ｄ−ＦＦ回路１３３の反転出力の両者はＡＮＤ回路１３４に入力され、その出力と信号φＨＳＴＡＲＴがＯＲ回路１３５に入力されている。ＯＲ回路１３５の出力が信号ＣＮＴＲＳＴは、カウンタ１３０とコンパレータ１２９のリセット端子に入力されている。

φＦＬＡＧＣＨＫ信号が入力したタイミングで、カウンタ１３０の出力が任意の条件に達していた場合に、１２ビットデコーダ１３１の出力が後段に反映され、ＣＮＴＲＳＴ信号としてカウンタ１３０とコンパレータ１２９のリセットが行われる。続いて入力する第２の画素信号としての増幅率１倍の信号は、ＡＤ変換され、カウンタ１３０の値が更新される。カウンタ１３０の出力が任意の条件に達していない場合は、カウンタ１３０とコンパレータ１２９はリセットされないため、続いて入力する第２の画素信号はＡＤ変換されず、カウンタ１３０の値は第１の画素信号の値のまま更新されない。

このようにして、第１の画素信号のＡＤ変換後のデジタルデータがある条件に達していた場合は、第２の画素信号のＡＤ変換後のデジタルデータに置き換え、達していない場合は置き換えず第１の画素信号のデジタルデータを用いる。デコーダ１３１に設定される条件の具体例としては、例えば全ビットが１となった場合や、上位３ビットが１となった場合等が設定される。後述の例では４０９５に達した場合を条件として設定しており、この場合は１２ビットカウンタ１３０の出力全ビットが１となったときに相当する。デコーダ１３１は、１２ビットカウンタ１３０の後段に１２入力のＡＮＤ回路を１個用意する形となる。

列ＡＤ変換部１２１は、複数の画素１０１の各列に設けられ、列増幅部１０２により増幅され、ノイズ除去部１２０によりノイズ除去された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する。置換部１２２は、複数の画素１０１の各列に設けられ、列ＡＤ変換部１２１により変換された第１の画素信号が閾値（例えば４０９５）未満のときには列ＡＤ変換部１２１により変換された第１の画素信号を選択する。また、置換部１２２は、列ＡＤ変換部１２１により変換された第１の画素信号が閾値（例えば４０９５）以上のときには列ＡＤ変換部１２１により変換された第２の画素信号を選択する。水平走査回路１０４は、置換部１２２により選択された各列の第１の画素信号又は第２の画素信号を順次選択する。列毎の置換部１２２の出力は、水平走査回路１０４により順次選択されて、後段の補正部１２４に読み出される。なお、閾値未満のときと閾値以上のときを例に説明したが、閾値以下のときと閾値より大きいときでも同様である。

図６に、補正部１２４、ビット変換部１２５、出力部１２６の構成を示す。列増幅部１０２には、固体撮像素子１毎の増幅率のばらつきや、固体撮像素子１内の列毎の増幅率のばらつき、異なる増幅率の比率のばらつき等の誤差がある。補正部１２４では、こうした誤差の補正を行う。補正部１２４において、７０１はＤＡＴＡ１［１２］として入力するフラグ信号を一時記憶するためのレジスタであり、７０２はこのレジスタ７０１の値を後段で用いる際に対応する画像データとタイミングを合わせるためのタイミング調整回路である。７０３は、ＤＡＴＡ１［１１：０］として入力する置換後の１２ビットの画像データを一時記憶するためのレジスタである。このレジスタ７０３の出力は２経路に分配され、同時に同じ信号に対して異なる処理が行われる。７０４は、乗算回路７０５の経路とタイミングを合わせるためのタイミング調整回路である。７０５は乗算器等で構成される演算回路であり、例えば不図示の外部マイコンと通信手段により、装置の起動時にＲＯＭから読み出された値を補正係数として演算を行う補正回路である。細かな増幅率の補正は演算規模が多く必要となるが、水平走査回路１０４で読み出された後に補正処理回路を設けることで、各列毎に設ける必要がなくなり、回路規模を抑えることを可能としている。

ビット変換部１２５において、７０６は補正部１２４から伝達されるフラグ信号を一時記憶するためのタイミング調整回路であり、その出力は選択回路７０９と１６ビットレジスタ７１０にタイミングが調整されて送信される。７０７は補正部１２４のタイミング調整回路７０４から伝達される１２ビットの画像データの上位に３ビット付加する上位ビット付加回路である。結果的にフルスケールに対してデータのレベルが１／８となる。７０８は、補正部１２４の乗算回路７０５から伝達される１２ビットの画像データの上位に３ビット付加するとともに、データを上位ビット側に３ビットシフトする上位ビットシフト回路である。結果的にフルスケールに対してデータのレベルは維持される。７０９は上位ビット付加回路７０７からの画像データと上位ビットシフト回路７０８からの画像データをタイミング調整回路７０６からのフラグ信号に従って切り替える選択回路である。７１０が選択後の画像データ１５ビットとフラグ１ビットをあわせて一時記憶する１６ビットのレジスタである。フラグにより第１の画素信号の成分か第２の画素信号の成分かを見分けている。選択回路７０９は、判別した結果、第１の画素信号に起因したデジタル信号の成分に対しては上位ビット付加回路７０７側の出力を選択するとともに、第２の画素信号に起因したデジタル信号の成分に対しては上位ビットシフト回路７０８の出力を選択する。この結果、合成後の信号のうち、ｑ倍（１倍）の増幅率で増幅された第２の画素信号に起因する成分は、ｐ倍（８倍）の増幅率で増幅された第１の画素信号に起因する成分に対して相対的にｐ／ｑ倍（８倍）となるように変換される。

出力部１２６において、７１１はビット変換部１２５からの１６ビットのデータ（１５ビットの画像データ＋フラグ１ビット）ＤＡＴＡ２［１５：０］を固体撮像素子１の外部のシステムに出力ＤＡＴＡＯＵＴとして伝送する形式に変換する出力形式変換回路である。例えば、出力形式変換回路７１１は、外部放射ノイズを少なくするため低電圧の差動出力としたり、少ない線数で伝送するため多重化してビット数よりも少ない信号ペア線の本数にシリアライズする回路である。出力形式変換回路７１１では、出力するデータを１６ビットとしたが、タイミング調整回路７０６からのフラグ信号が固体撮像素子１以降で不要な場合は画像データのみの１５ビットのデータとして出力してもかまわない。

図５、図６とあわせて図７及び図８を用いて、列ＡＤ変換部１２１から出力部１２６までの固体撮像素子１の駆動方法を説明する。図７及び図８は、画像信号ＡＳＩＧのレベルに応じて置換部１２２で行う判定により第２の画素信号期間でのフラグＦＬＡＧがハイレベルの場合とローレベルの場合での動作の違いを示している。図７及び図８において、１水平走査（１Ｈ）期間は、水平走査回路１０４のスタートパルスφＨＳＴＡＲＴの間の期間として示している。ここでは、垂直走査回路１０３のｎ番目のＶｎラインからｎ＋１番目のＶｎ＋１ライン間の信号を示している。また、φＨＣＬＫは水平走査回路１０４の走査クロックである。信号φＣＯＬＳＥＬ２が８倍の増幅率での第１の画素信号のノイズ除去部１２０からの読み出し期間を示し、信号φＣＯＬＳＥＬ１が１倍の増幅率での第２の画素信号のノイズ除去部１２０からの読み出し期間を示している。

また、ＡＳＩＧ信号は列ＡＤ変換部１２１に入力するアナログ信号を示しており、ＲＡＭＰ信号はＡＤ変換するためのリファレンス信号発生部１２８で生成する比較用信号を示している。また、ＣＯＭＰＯＵＴは、コンパレータ１２９による両者の比較結果である。φＡＤＣＬＫはＡＤ変換を行うためにリファレンス信号発生部１２８やカウンタ１３０等で用いられるクロックである。さらに、φＦＬＡＧＣＨＫは置換判定を行うタイミングを与えるトリガ信号であり、ＦＬＡＧ信号は判定部１２７の結果出力としてのフラグである。ＣＮＴＲＳＴはカウンタ１３０とコンパレータ１２９のリセット信号であり、ＤＡＴＡ０［１１：０］が置換部１２２の出力の下位１２ビットである。φＨＣＬＫが水平走査回路１０４のクロックであり、ＤＡＴＡ１［１２：０］が補正部１２４に入力する各列から順次読み出された画像信号とフラグ信号である。また、ＤＡＴＡ２［１５：０］がビット変換部１２５の出力であり、ＤＡＴＡＯＵＴが出力部１２６の出力を示している。

１水平走査期間のうち、各列が順次選択されて水平走査が行われる前の期間をブランキング期間という。このブランキング期間の間に先述のように列増幅部１０２で増幅率を変えて画素部１０からノイズ除去部１２０に２回信号が読み出される。さらに同じブランキング期間において、まず信号φＣＯＬＳＥＬ２の期間にノイズ除去部１２０から８倍の増幅率で増幅された第１の画素信号に相当する信号が読み出され、ＡＳＩＧ信号がコンパレータ１２９に入力される。このとき、ＡＳＩＧ信号は、リファレンス信号発生部１２８でφＡＤＣＬＫをクロックとして生成されたＲＡＭＰ信号と比較が行われる。比較結果の出力ＣＯＭＰＯＵＴは、ＲＡＭＰ信号のレベルがＡＳＩＧ信号を下回っている間はローレベル、上回るとハイレベルに遷移する。

図７では、φＡＤＣＬＫのカウント数が１２ビットの最大値４０９５（１０進数）に達するまでＲＡＭＰ信号のレベルがＡＳＩＧ信号を下回っている。そのため、ＣＯＭＰＯＵＴもこのタイミングまで反転がおきず、１２ビットカウンタ１３０は最大値４０９５をカウント値として出力する。本実施形態では、１２ビットデコーダ１３１は４０９５以上に達した場合にハイレベルを出力するように設定されており、この時点でハイレベル出力に遷移する。このためフラグ信号ＦＬＡＧは、φＦＬＡＧＣＨＫが入力することでハイレベルに遷移する。また、ＣＮＴＲＳＴ信号がコンパレータ１２９とカウンタ１３０をリセットする。これにより、カウント値ＤＡＴＡ０［１１：０］は一旦、１０進数で４０９５となっていたが、再度初期値に戻りカウントアップされることになる。

次に、信号φＣＯＬＳＥＬ１の期間にノイズ除去部１２０から１倍の増幅率で増幅された第２の画素信号に相当する信号が読み出され、ＡＳＩＧ信号がコンパレータ１２９に入力して再度ＲＡＭＰ信号と比較が行われる。２回目の読み出しでは、φＡＤＣＬＫのカウント数が２０４７に達した段階でＲＡＭＰ信号のレベルがＡＳＩＧ信号を上回り、ＣＯＭＰＯＵＴが反転する。この結果、１２ビットカウンタ１３０は２０４７をカウント値として出力する。これにより、例示した垂直行Ｖｎライン目のこの列の出力は、ＤＡＴＡ０［１１：０］＝２０４７、またＦＬＡＧ＝ＤＡＴＡ０［１２］＝１で確定する。

水平走査回路１０４のクロックφＨＣＬＫに従い、こうして確定した各列の出力値が補正部１２４以降に送られパイプライン処理される。補正部１２４に入力したＤＡＴＡ１［１２：０］は、先述のように、該当するフラグの信号に対して列増幅部１０２等に起因した誤差が補正される。また、ビット変換部１２５は、１３ビットの信号を１６ビットの出力ＤＡＴＡ２［１５：０］に変換した後、出力部１２６は差動出力に変換を行い、出力ＤＡＴＡＯＵＴとして固体撮像素子１から出力する。

ここで、図９の模式図を用いて補正部１２４及びビット変換部１２５で行われる処理について説明する。図９（ａ）は、８倍の増幅率で画素１０１から読み出された信号を模式的に示しており、横軸が１行中の位置を示しており、ａ，ｂ，ｃは各列の位置を示している。ここでは、画素から読み出した信号は０列からａ列に進むに従い０から１２ビットの最大値である４０９５まで増加し、ａ列からｂ列までは４０９５以上のため飽和しており、ｂ列からｃ列までは４０９５から０に向かい減少している。図９（ｂ），（ｃ）は、１倍の増幅率で画素１０１から読み出された信号を模式的に示しており、図９（ａ）と同じくａ，ｂ，ｃは各列の位置を示している。本来は、増幅率が８倍異なる同一の画素信号のため、図９（ｂ），（ｃ）においてａ列及びｂ列の値は点線部で示されるように（（４０９５＋１）／８）−１＝５１１となるべきである。しかし、実際には列増幅部１０２の増幅率誤差等により、ａ列及びｂ列の値は実線のように誤差を有している。図９（ｂ）では大きめに、また図９（ｃ）では小さめに値が得られてしまう場合を示している。このため、補正部１２４は、図９（ｂ）又は（ｃ）のような状況の場合はａ列及びｂ列の値が５１１になるように補正係数を乗算してａ列及びｂ列の値が図９（ａ）と一致するように補正を行う。また、ビット変換部１２５は、図９（ａ）の信号に対しては、単に上位ビットを３ビット付加するだけとして値は変わらない処理を行い、図９（ｂ）あるいは（ｃ）の信号に対しては３ビットを付加するとともに上位側に３ビットシフトを行う。ビットシフトの結果、図９（ｂ）あるいは（ｃ）の信号は８倍の値に変換される。実際には、補正前の置換部１２２の段階で４０９５を閾値として、０列からａ列の間と、ｂ列からｃ列までの間は図９（ａ）の信号を、ａ列からｂ列までの間は図９（ｂ）あるいは（ｃ）の信号がフラグで識別される形で合成されている。補正及びビット変換後のデータは、図９（ａ）と（ｂ）の組み合わせの場合は図９（ｄ）となり、図９（ａ）と（ｃ）の組み合わせの場合は図９（ｅ）となる。図９（ｄ）では最大値が飽和してしまうが、図９（ａ）と（ｂ）の画像を合成したつなぎ目のａ列及びｂ列で階調の段差が発生せず、画質劣化が抑えられる。

ここで、図１０を用いて先に１倍の増幅率の信号を読み出した場合を検討する。図１０（ａ）は、１倍の増幅率で画素１０１から読み出された信号を模式的に示しており、横軸が１行中の位置を示しており、ａ，ｂ，ｃは各列の位置を示している。ここでは、画素１０１から読み出した信号は０列から進むに従い０から１２ビットの最大値である４０９５まで増加し、ａ列で５１１となる。また、４０９５に達してからｃ列までは４０９５から０に向かい減少し、ｂ列で５１１となっている。図１０（ｂ），（ｃ）は、８倍の増幅率で画素から読み出された信号を模式的に示しており、図１０（ａ）と同じくａ，ｂ，ｃは各列の位置を示している。本来は、増幅率が１／８倍異なる同一の画素信号のため、図１０（ｂ），（ｃ）においてａ列及びｂ列の値は点線部で示されるように（（５１１＋１）／８）−１＝４０９５となるべきである。しかし、実際には列増幅部１０２の増幅率誤差等により、ａ列及びｂ列の値は実線のように誤差を有している。図１０（ｂ）では小さめに、また図１０（ｃ）では大きめに値が得られてしまう場合を示している。このため、補正部１２４は、図１０（ｂ）又は（ｃ）のような状況の場合はａ列及びｂ列の値が５１１になるように補正係数を乗算してａ列及びｂ列の値が図１０（ａ）と一致するように補正を行う。また、ビット変換部１２５では、図１０（ａ）の信号に対しては、３ビットを付加するとともに上位側に３ビットシフトを行う。図１０（ｂ）あるいは（ｃ）の信号に対しては、単に上位ビットを３ビット付加するだけとして値は変わらない処理を行う。ビットシフトの結果、図１０（ａ）の信号は８倍の値に変換される。補正及びビット変換後のデータは図１０（ａ）と（ｂ）の組み合わせの場合は図１０（ｄ）、図１０（ａ）と（ｃ）の組み合わせの場合は図１０（ｅ）となる。しかし、図１０（ｂ）においては、０〜ａ列までのデータが４０９５を超えていないため、実線のデータを点線のように補正を行うことは可能である。しかし、図１０（ｃ）においては、０〜ａ列までのデータが４０９５を超えてしまっているため、実線のデータを点線のように補正を行おうとしても４０９５で飽和した一部のデータは、補正を行うことができない。このため、図１０（ｅ）のａ列及びｂ列付近では画像のつなぎ目が不自然となる画質劣化が生じてしまう。このような理由から、本実施形態では、第１の画素信号と第２の画素信号を読み出して列ＡＤ変換を行い、第１の画素信号で判定を行い合成を行う。その際、本実施形態は、判定を行う画像としては高い増幅率で読み出した信号を用いるように構成することにより、少ない構成で誤差を少なくすることができる。

図６に示すように、補正部１２４は、水平走査回路１０４により選択された第１の画素信号又は第２の画素信号に対して、第１の画素信号及び第２の画素信号の間の相対的な誤差を補正し、ビット変換部１２５に出力する。ビット変換部１２５は、水平走査回路１０４により選択され、補正部１２４により補正された第１の画素信号又は第２の画素信号に対して、第１の画素信号については第１の倍率（例えば１倍）で乗算されかつビット数が増加した画素信号を出力する。そして、ビット変換部１２５は、第２の画素信号については第１の倍率とは異なる第２の倍率（８倍）で乗算されかつビット数が増加した画素信号を出力する。置換部１２２は、第１の画素信号及び第２の画素信号のいずれを選択したかを示すフラグ信号ＦＬＡＧをビット変換部１２５に出力する。ビット変換部１２５は、フラグ信号ＦＬＡＧが第１の画素信号の選択を示すときには、第１の画素信号が第１の倍率で乗算されかつビット数が増加した画素信号を出力する。そして、ビット変換部１２５は、フラグ信号ＦＬＡＧが第２の画素信号の選択を示すときには、第２の画素信号が第２の倍率で乗算されかつビット数が増加した画素信号を出力する。

図８では、φＡＤＣＬＫのカウント数が１２ビットの１９９９（１０進数）に達した段階でＲＡＭＰ信号のレベルがＡＳＩＧ信号を上回ったので、ＣＯＭＰＯＵＴもこのタイミングで反転し、１２ビットカウンタ１３０は「１９９９」をカウント値として出力する。本実施形態では、１２ビットデコーダ１３１は４０９５以上に達した場合にハイレベルを出力するように設定されており、したがって、デコーダ１３１の出力はローレベルのままとなる。このためフラグ信号ＦＬＡＧは、φＦＬＡＧＣＨＫが入力されてもローレベルを保持する。したがって、コンパレータ１２９とカウンタ１３０はこの段階でリセットされず、置換が行われないことになる。信号φＣＯＬＳＥＬ１のハイレベル期間にノイズ除去部１２０から１倍の増幅率で増幅された第２の画素信号に相当する信号が読み出される。すると、ＡＳＩＧ信号がコンパレータ１２９に入力されるとともに、ＲＡＭＰ信号も入力されるが、コンパレータ１２９で両者の比較は行われない。２回目の読み出しでは、φＡＤＣＬＫのカウント数が２４９に達した段階でＲＡＭＰ信号のレベルがＡＳＩＧ信号を上回るが、ＣＯＭＰＯＵＴはローレベルのままとなる。

これにより、例示した垂直行Ｖｎライン目のこの列の出力は、ＤＡＴＡ０［１１：０］＝１９９９、またＦＬＡＧ＝ＤＡＴＡ０［１２］＝０で確定する。この場合も、水平走査回路１０４のクロックφＨＣＬＫに従い、確定した各列の出力値が補正部１２４にＤＡＴＡ１［１２：０］として順次出力され、パイプライン処理されることによりビット変換部１２５で１６ビットの出力ＤＡＴＡ２［１５：０］に変換される。その後、出力部１２６は、差動出力に変換して出力ＤＡＴＡＯＵＴとして固体撮像素子１から出力する。

本実施形態では、水平走査回路１０４で各列の信号を順次読み出した後段に、置換部１２２のビット数に対してビット数を増加するビット変換部１２５を設ける。これにより、高Ｓ／Ｎや広いダイナミックレンジの信号等階調数が多く必要な用途に対して、列ＡＤ変換を行うビット数が削減されて列ＡＤ変換時間が短縮でき、高速な撮像素子や撮像システムが実現できる。また、ビット数増加部以前の回路のビット数を削減できるため、回路規模の低減が出来る。

また、列ＡＤ変換部１２１によりＡＤ変換された第１の画素信号と第２の画素信号のいずれか一方を画素毎に選択することで合成するとともに、合成後のデータが第１の画素信号に起因するデータか、第２の画素信号に起因するデータか識別情報を関連付ける。これにより、合成後の信号であっても、第１の画素信号か第２の画素信号か容易に見分けることが出来るため、選択的に後段で画像処理を行うことが出来て回路が共通化可能となり簡素化できる。

また、本実施形態では、水平走査回路１０４で各列の信号を順次読み出した後段に、第１の画素信号と第２の画素信号の相対的な誤差を補正する補正部１２４を設ける。これにより、複雑な演算を行うため回路規模の大きくなる補正回路を列毎に持つ必要が無くなり、回路規模を抑えることが出来る。

（第２の実施形態）
本発明の第２の実施形態では、列毎に第１の画素信号と第２の画素信号との合成を行う第１の工程と、水平走査により各列の信号を順次読み出す第２の工程を固体撮像素子の中で行う。そして、ビット数を増加する第３の工程と合成にかかわる補正を行う第４の工程を固体撮像素子の外部で行う例を示す。本実施形態における撮像装置の例として図１１にデジタルカメラに適用した例を示す。

図１１において、１１０１がデジタルカメラの回路部（撮像装置）である。１１０２が第１の実施形態の固体撮像素子であり、１１０３が回路基板や、ＡＳＩＣ（特定用途向けＩＣ）やＦＰＧＡ（フィールドプログラマブルロジックアレー）等のロジックＩＣ等で実現されるデジタル処理を行う信号処理回路部である。１１０４がマイコン部であり、操作部１１０５からの入力を受けて、信号処理回路部１１０３の制御部１１１３に制御信号を出力し、システム動作を決定する。１１０６はフレームメモリであり、信号処理回路部１１０３のフォーマット変換等の画像処理に必要な画像の一時記憶を行う。１１０７は、外部メモリ媒体であり、メモリカードやハードディスク等、撮影した画像の記憶を行う。１１０８は液晶やＥＬ素子等で構成される表示部であり、撮影した画像の表示や各種情報の表示を行う。信号処理回路部１１０３において、１１０９が入力部であり、固体撮像素子１１０２からのデジタル信号を入力して、後段の回路へのインターフェース（ＩＦ）を行う。具体的には、例えば固体撮像素子１１０２からは低振幅の差動信号でシリアライズされた信号が入力された場合は、デシリアライズ化するとともに低振幅の差動信号を内部で使う信号振幅でシングルエンドの信号に変換する。ばらつき補正部１２４が第４の工程として合成にかかわる補正を行う部分であり、ビット変換部１２５がビット数を増加する第３の工程である。ばらつき補正部１２４及びビット変換部１２５は、第１の実施形態で説明した図６における補正部１２４とビット変換部１２５と同一である。また、ばらつき補正部１２４とビット変換部１２５の回路動作は図７〜図１０で説明した動作と同様である。１１１０が画質補正部である。ビット変換部１２５は、１５ビットのデータと１ビットのフラグ信号をあわせて１６ビットを後段の画質補正部１１１０に出力する。これにより、ビット変換後の同じデータ列の中に第１及び第２の画素信号が混在した状態であっても、画質補正部１１１０で第１の画素信号か第２の画素信号のいずれかに起因した信号かを見分けることができる。例えば、画質補正部１１１０は、ラインメモリやレジスタを用いたフィルタ処理等の逐次処理を、フラグを参照しながら係数や演算の種類を切り替えることができる。１１１１はフォーマット変換部であり、例えばＪＰＥＧ等の画像圧縮形式等に変換を行う。ここで、第１の画素信号か第２の画素信号のいずれかに起因した信号かを見分けながらフォーマット変換を行う必要がある場合でも、ビット変換部１２５は１５ビットのデータと１ビットのフラグ信号をあわせた１６ビットを後段に出力する。そのため、このフラグを参照しながら係数や演算の種類を切り替えることが可能になっている。１１１２は記録再生部であり、外部メモリ媒体１１０７にフォーマット変換後の画像を記録したり、外部メモリ媒体１１０７の画像を表示部１１０８に表示を行う。１１１３は制御部であり、マイコン部１１０４からの命令を受けて信号処理回路部１１０３の各部の動作と固体撮像素子１１０２の動作を制御する。

本発明の第２の実施形態に係る固体撮像素子の例を、図１２に示す。図１と同一の番号を付与したものは、第１の実施形態の図１と同等の部分である。固体撮像素子１１０２においては、図１に対して補正部１２４とビット変換部１２５が固体撮像素子１１０２の外部に設けられる。このため、本実施形態は、出力部１２６に相当する出力部１２０１を設けている。出力部１２０１が第１の実施形態の図６の出力部１２６と異なる点は、以下の点である。出力部１２０１は、フラグを含めた１６ビットの信号を固体撮像素子１１０２の外部に出力形式を変換して出力するのではなく、置換部１２２で得られたフラグ１ビットを含めた１３ビットの信号のみを固体撮像素子１１０２の外部に出力形式を変換して出力する。

こうした構成をとることにより、固体撮像素子１１０２からの出力信号に必要なデータ量を削減して、データ転送時間を短縮することができる。また、補正部１２４で行う画像補正は、ガンマ処理におけるガンマテーブル等一時記憶する量を多く必要としたり、演算が複雑になることで演算器を多く必要とするなど回路構成が大きくなる傾向にある。しかし、この回路部を固体撮像素子１１０２の外部に設けることで、固体撮像素子１１０２の歩留まりやチップサイズを削減可能となる。また、補正部１２４を固体撮像素子１１０２の外部に設けることで、機種が変わった場合や、周辺の撮影環境によりガンマ係数やホワイトバランスが変わる場合、固体撮像素子１１０２の駆動条件等が変わる場合に、補正係数を変更することが求められる場合がある。こうした多用な変更に対しても固体撮像素子１１０２には変更を加えず、柔軟にシステム側で対応可能とすることが可能になる。ここで、例えば、周辺の撮影環境は、室外、室内、昼間、夕方、夜間である。また、撮像素子の駆動条件は、増幅率設定、使用温度である。

第１及び第２の実施形態では、ダイナミックレンジ改善技術の例を示したが、ダイナミックレンジ改善に限らず、固体撮像素子の列毎に第１の画素信号と第２の画素信号を合成する用途に対しては同じ効果が得られる。

第１及び第２の実施形態によれば、１フレーム分の時間遅れが生じることもなく、メモリ部で回路規模が大きくならず、動作速度低下を防止し、固体撮像素子から出力される信号のＳ／Ｎ比を向上し、ダイナミックレンジを拡大した固体撮像素子が実現できる。具体的には、置換部１２２の後段に、置換部１２２のビット数に対してビット数を増加するビット変換部１２５を設ける。これにより、高Ｓ／Ｎや広いダイナミックレンジの信号等階調数が多く必要な用途に対して、列ＡＤ変換を行うビット数が削減されて列ＡＤ変換時間が短縮でき、高速な固体撮像素子や撮像システムが実現できる。また、ビット変換部１２５以前の回路のビット数を削減できるため、回路規模の低減が出来る。また、置換部１２２の後段に、第１の画素信号と第２の画素信号の相対的な誤差を補正する補正部１２４を設けることにより、複雑な演算を行うため回路規模の大きくなる補正回路を固体撮像素子の列毎に持つ必要が無くなり、回路規模を抑えることが出来る。また、固体撮像素子は、置換部１２２の後のデータが第１の画素信号に起因するデータか、第２の画素信号に起因するデータか識別情報を関連付ける。これにより、合成後の信号であっても、第１の画素信号か第２の画素信号か容易に見分けることが出来るため、選択的に後段で画像処理を行うことが出来て回路が共通化可能となり簡素化できる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１ 固体撮像素子、１０１ 画素、１０２ 列増幅部、１０３ 垂直走査回路、１０４ 水平走査回路、１２１ 列ＡＤ（アナログデジタル）変換部、１２２ 置換部、１２４ 補正部、１２５ ビット変換部

Claims (12)

1. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
   前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
   前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
   前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値未満のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値以上のときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
   前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路と、
   前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号については第１の倍率で乗算されかつビット数が増加した画素信号を出力し、前記第２の画素信号については前記第１の倍率とは異なる第２の倍率で乗算されかつビット数が増加した画素信号を出力するビット変換部と
   を有することを特徴とする撮像装置。
2. さらに、前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号及び前記第２の画素信号の間の相対的な誤差を補正し、前記ビット変換部に出力する補正部を有することを特徴とする請求項１記載の撮像装置。
3. さらに、前記列増幅部の後段において前記複数の画素の各列に設けられ、前記画素のリセット状態での前記列増幅部により増幅された信号と前記画素のリセット解除状態での前記列増幅部により増幅された信号との差分信号を前記列ＡＤ変換部に出力するノイズ除去部を有することを特徴とする請求項１又は２記載の撮像装置。
4. 前記置換部は、前記第１の画素信号及び前記第２の画素信号のいずれを選択したかを示すフラグ信号を前記ビット変換部に出力し、
   前記ビット変換部は、前記フラグ信号が前記第１の画素信号の選択を示すときには、前記第１の画素信号が前記第１の倍率で乗算されかつビット数が増加した画素信号を出力し、前記フラグ信号が前記第２の画素信号の選択を示すときには、前記第２の画素信号が前記第２の倍率で乗算されかつビット数が増加した画素信号を出力することを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
5. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
   前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
   前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
   前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値未満のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値以上のときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
   前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路と、
   前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号及び前記第２の画素信号の間の相対的な誤差を補正する補正部と
   を有することを特徴とする撮像装置。
6. さらに、前記列増幅部の後段において前記複数の画素の各列に設けられ、前記画素のリセット状態での前記列増幅部により増幅された信号と前記画素のリセット解除状態での前記列増幅部により増幅された信号との差分信号を前記列ＡＤ変換部に出力するノイズ除去部を有することを特徴とする請求項５記載の撮像装置。
7. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
   前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
   前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
   前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値以下のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値より大きいときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
   前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路と、
   前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号については第１の倍率で乗算されかつビット数が増加した画素信号を出力し、前記第２の画素信号については前記第１の倍率とは異なる第２の倍率で乗算されかつビット数が増加した画素信号を出力するビット変換部と
   を有することを特徴とする撮像装置。
8. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
   前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
   前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
   前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値以下のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値より大きいときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
   前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路と、
   前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号及び前記第２の画素信号の間の相対的な誤差を補正する補正部と
   を有することを特徴とする撮像装置。
9. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
   前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
   前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
   前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値未満のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値以上のときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
   前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路とを有する撮像装置の駆動方法であって、
   前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号については第１の倍率で乗算されかつビット数が増加した画素信号を出力し、前記第２の画素信号については前記第１の倍率とは異なる第２の倍率で乗算されかつビット数が増加した画素信号を出力するステップを有することを特徴とする撮像装置の駆動方法。
10. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
    前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
    前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
    前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値未満のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値以上のときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
    前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路とを有する撮像装置の駆動方法であって、
    前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号及び前記第２の画素信号の間の相対的な誤差を補正するステップを有することを特徴とする撮像装置の駆動方法。
11. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
    前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
    前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
    前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値以下のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値より大きいときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
    前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路とを有する撮像装置の駆動方法であって、
    前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号については第１の倍率で乗算されかつビット数が増加した画素信号を出力し、前記第２の画素信号については前記第１の倍率とは異なる第２の倍率で乗算されかつビット数が増加した画素信号を出力するステップを有することを特徴とする撮像装置の駆動方法。
12. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
    前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
    前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
    前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値以下のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値より大きいときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
    前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路とを有する撮像装置の駆動方法であって、
    前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号及び前記第２の画素信号の間の相対的な誤差を補正するステップを有することを特徴とする撮像装置の駆動方法。

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