JP2011120094A5 - - Google Patents

Description

本発明の撮像装置は、２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値未満のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値より大きいときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路と、前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号については第１の倍率で乗算されかつビット数が増加した画素信号を出力し、前記第２の画素信号については前記第１の倍率とは異なる第２の倍率で乗算されかつビット数が増加した画素信号を出力するビット変換部とを有することを特徴とする。

Claims (10)

1. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
   前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
   前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
   前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値未満のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値より大きいときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
   前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路と、
   前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号については第１の倍率で乗算されかつビット数が増加した画素信号を出力し、前記第２の画素信号については前記第１の倍率とは異なる第２の倍率で乗算されかつビット数が増加した画素信号を出力するビット変換部と
   を有することを特徴とする撮像装置。
2. さらに、前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号及び前記第２の画素信号の間の相対的な誤差を補正し、前記ビット変換部に出力する補正部を有することを特徴とする請求項１記載の撮像装置。
3. さらに、前記列増幅部の後段において前記複数の画素の各列に設けられ、前記画素のリセット状態での前記列増幅部により増幅された信号と前記画素のリセット解除状態での前記列増幅部により増幅された信号との差分信号を前記列ＡＤ変換部に出力するノイズ除去部を有することを特徴とする請求項１又は２記載の撮像装置。
4. 前記置換部は、前記第１の画素信号及び前記第２の画素信号のいずれを選択したかを示すフラグ信号を前記ビット変換部に出力し、
   前記ビット変換部は、前記フラグ信号が前記第１の画素信号の選択を示すときには、前記第１の画素信号が前記第１の倍率で乗算されかつビット数が増加した画素信号を出力し、前記フラグ信号が前記第２の画素信号の選択を示すときには、前記第２の画素信号が前記第２の倍率で乗算されかつビット数が増加した画素信号を出力することを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
5. 前記第１の倍率で乗算されかつビット数が増加した画素信号は、前記第２の倍率で乗算されかつビット数が増加した画素信号と同じビット数であることを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
6. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
   前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
   前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
   前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値未満のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値より大きいときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
   前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路と、
   前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号及び前記第２の画素信号の間の相対的な誤差を補正する補正部と
   を有することを特徴とする撮像装置。
7. さらに、前記列増幅部の後段において前記複数の画素の各列に設けられ、前記画素のリセット状態での前記列増幅部により増幅された信号と前記画素のリセット解除状態での前記列増幅部により増幅された信号との差分信号を前記列ＡＤ変換部に出力するノイズ除去部を有することを特徴とする請求項６記載の撮像装置。
8. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
   前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
   前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
   前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値未満のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値より大きいときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
   前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路とを有する撮像装置の駆動方法であって、
   前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号については第１の倍率で乗算されかつビット数が増加した画素信号を出力し、前記第２の画素信号については前記第１の倍率とは異なる第２の倍率で乗算されかつビット数が増加した画素信号を出力するステップを有することを特徴とする撮像装置の駆動方法。
9. 前記第１の倍率で乗算されかつビット数が増加した画素信号は、前記第２の倍率で乗算されかつビット数が増加した画素信号と同じビット数であることを特徴とする請求項８記載の撮像装置の駆動方法。
10. ２次元行列状に配列され、光電変換素子を用いて信号を生成する複数の画素と、
    前記複数の画素の各列に設けられ、同一画素の信号に対して第１の増幅率で増幅した第１の画素信号及び前記第１の増幅率とは異なる第２の増幅率で増幅した第２の画素信号を出力する列増幅部と、
    前記複数の画素の各列に設けられ、前記列増幅部により増幅された第１の画素信号及び第２の画素信号をアナログからデジタルに変換する列ＡＤ変換部と、
    前記複数の画素の各列に設けられ、前記列ＡＤ変換部により変換された第１の画素信号が閾値未満のときには前記列ＡＤ変換部により変換された第１の画素信号を選択し、前記列ＡＤ変換部により変換された第１の画素信号が閾値より大きいときには前記列ＡＤ変換部により変換された第２の画素信号を選択する置換部と、
    前記置換部により選択された各列の第１の画素信号又は第２の画素信号を順次選択する水平走査回路とを有する撮像装置の駆動方法であって、
    前記水平走査回路により選択された第１の画素信号又は第２の画素信号に対して、前記第１の画素信号及び前記第２の画素信号の間の相対的な誤差を補正するステップを有することを特徴とする撮像装置の駆動方法。