JP2011109622A - Ｄｃオフセット及び位相差検出装置及びｄｃオフセット及び位相差検出方法 - Google Patents

Abstract

【課題】互いに位相の異なるクロック信号の段階的な調整に適したＤＣオフセット及び位相差検出装置及びＤＣオフセット及び位相差検出方法を提供すること
【解決手段】本発明にかかるＤＣオフセット及び位相差検出装置５０は、互いに位相の異なる第１及び第２のクロック信号の各々のＤＣオフセット量を検出し、各クロック信号のＤＣオフセット量を示すＤＣオフセット信号を生成するＤＣオフセット検出部５１と、前記ＤＣオフセット信号に応じて前記第１及び第２のクロック信号をＤＣオフセット調整することで生成された第３及び第４のクロック信号の位相差量を検出し、前記位相差量を示す位相差信号を生成する位相差検出部５２とを備える。
【選択図】図１

Description

本発明は、ＤＣオフセット及び位相差検出装置及びＤＣオフセット及び位相差検出方法に関する。

ＬＳＩ(Large Scale Integration)における動作の高速化に伴い、擬似的にクロック周波数を上げる目的で多相クロック信号が多く利用されている。多相クロック信号は、例えば、ＬＳＩ間で高速データ伝送を行ういわゆる高速シリアル伝送において、オーバーサンプリング型ＣＤＲ(Clock Data Recovery)等に利用されている。

高速シリアル伝送に用いられる周波数帯域は年々上がっており、受信データ信号をオーバーサンプリングするために必要なクロック周波数は、デバイスプロセスによって処理可能な速度を遥かに超えることもあるため、単一のクロック信号でオーバーサンプリングを行うことは困難になってきている。 そのため、多相クロック信号によって、受信データ信号をオーバーサンプリングして、単一のクロック信号での動作をシミュレートする方法が取られている。

多相クロック信号とは、基準クロック信号と同じ周波数で、等間隔に位相差をつけたＮ個のクロック信号のことである(Ｎは、２以上の正整数)。つまり、多相クロック信号に含まれるクロック信号の位相差は、基準クロックの周期をＮ等分する位相差となる。高速な受信データ信号を、多相クロック信号によって並列に処理することで、基準クロック信号の周波数のＮ倍相当のオーバーサンプリングを実現することができる。

なお、非特許文献１には、このような多相クロック信号を用いたオーバーサンプリング型ＣＤＲの例が開示されている。ところで、多相クロック信号は、等位相差で生成されていることが前提とされている。したがって、多相クロック信号の位相にズレがあると、非特許文献１に開示されているオーバーサンプリング型ＣＤＲのように、多相クロック信号を用いて動作する回路は、期待通りの動作をすることができない可能性がある。例えば、このオーバーサンプリング型ＣＤＲに、このように位相ズレが生じた多相クロック信号を供給した場合、ジッタの増大やそれによる誤動作を招いてしまう可能性がある。

このようなことから、多相クロック信号を用いる回路は、多相クロック信号における位相ズレを極力無くすように構成されている。例えば、近年では、ＣＭＯＳ回路等によるシングルエンド(Single-End)信号でのクロック分配に代わって、ＣＭＬ(Current Mode Logic)回路等によって、より高速動作が可能で、ノイズに強い差動(Differential)信号でのクロック分配を行うようになってきている。これにより、高周波数化及び位相ズレの低減を実現している。

図１１は、差動信号を用いる差動回路の基本的な回路構成と信号波形を示す図である。差動回路は、ポジティブとネガティブの２つの信号を使用し、この２つの信号のレベルの差でＨｉｇｈかＬｏｗかを判定する。
差動回路の利点として、２つの信号の電圧差で動作するので、２つの信号のそれぞれの振幅を小さくすることができる点と、コモンモードノイズに強い点がある。このためＬＳＩ間などのインターフェースに使用されることが多いが、ＬＳＩ内の高速クロック伝送にも使用され始めている。

図１２は、差動信号を多相クロック信号とした場合の信号波形の一例を示す図である。図１２は、４相のクロック信号について例示している。各クロック信号の位相差は０度、９０度、１８０度、２７０度の関係にある。差動信号を構成する２つのクロック信号の組み合わせは、位相が０度と１８０度のクロック信号と、これらと位相が９０度異なる差動信号を構成する９０度と２７０度のクロック信号となる。

しかしながら、ディープサブミクロンと呼ばれる微細プロセスでは、ＬＳＩの製造ばらつきを低減することが非常に困難になってきている。製造ばらつきによって、本来均一な特性を期待しているトランジスタ特性、配線やビアの抵抗、絶縁層間膜の寄生容量がばらついてしまう。また、クロック信号線の上下左右の配線パターンが不均一となり、この配線とのカップリング容量も形成される。そのため、多相クロック信号に含まれるクロック信号毎にシグナルインティグリティも異なる。

図１３Ａ、１３Ｂは、製造ばらつきによって影響を受けた多相クロック信号の一例を示す図である。
図１３Ａは、時間軸方向に影響を受けたクロック信号を示している。図１３Ａは、０度のクロック信号波形の位相が遅くなるような影響があった場合について示している。なお、位相が速くなるように影響を及ぼす場合もある。以下、このような時間軸方向の信号波形のズレを「位相誤差」という。
図１３Ｂは、電圧方向に影響を受けたクロック信号を示している。図１３Ｂは、０度のクロック信号波形が全体的に電圧の高い方向にシフトした場合について例示している。なお、電圧の低い方向に影響を及ぼす場合もある。以下、このような電圧方向の信号波形のズレを「ＤＣ(Direct Current)オフセット」という。

実際には、これらの影響は複合的に発生する。多相クロック信号において、位相誤差及びＤＣオフセットといった位相ズレが発生していると、その多相クロック信号の入力を受けて動作するオーバーサンプリング型ＣＤＲ等の受信側回路では、ジッタの増大やそれによる誤動作が発生してしまうという問題がある。

なお、特許文献１には、基準信号ＣＫＲＥＦと被測定信号ＣＫＩＮ１、ＣＫＩＮ２間の位相差に比例した直流電圧Ｖ１、Ｖ２と、直流電圧Ｖ１、Ｖ２の平滑化前の出力信号Ｑ１、Ｑ２の電位がＨレベル及びＬレベルのときの電位に対応するＶＨｉｇｈ及びＶＬｏｗを測定し、それらを基に被測定信号ＣＫＩＮ１、ＣＫＩＮ２間の位相差を算出することを可能とする技術が開示されている。これにより、観測プローブを介してオシロスコープ等の測定器で直接に観測することなく、製造ばらつき等による影響を抑えて精度よく被測定信号ＣＫＩＮ１、ＣＫＩＮ２間の位相差を算出することを可能としている。

また、特許文献２には、フレーム同期ワード検出処理において、周波数ずれに応じたＤＣオフセット量を検出し、検波したフレーム同期ワード信号からＤＣオフセット成分を減算することによってＤＣオフセットの存在にかかわらず、データ復調を可能とするとともに、発振周波数を制御してもデータ復調に影響のないタイミング時にＤＣオフセット成分に基づいて発振周波数を制御する技術が開示されている。これにより、フレーム同期ワードが検出されれば、直ちにデータ復調可能としている。

また、特許文献３には、多相クロックを生成する複数の電圧制御遅延回路の初段の電圧制御遅延回路の差動出力から生成される信号と、最終段の前段の電圧制御遅延回路の差動出力から生成される信号の逆相の信号とを、位相比較器で比較し、比較結果に基づいて、電圧制御遅延回路の遅延を調整する技術が開示されている。これにより、位相比較時のオフセットを少なくして、高精度で高分解能の等位相多相クロックが生成されるようにしている。

特開２００４−２３９８６０号公報 特開２００７−２０１９６０号公報 特開２００８−２３６０６４号公報

B.Kim, D.Helman, and P.Gray, "A 30-MHz Hybrid Analog/Digital Clock Recovery Circuit in 2-um CMOS", IEEE Journal on Solid State Circuits, Vol.SC-25, no.6, pp.1385-1394, December 1990.

背景技術として説明したように、実際には、多相クロック信号に含まれるクロック信号の位相ズレは、電圧方向の信号波形のズレであるＤＣオフセットと、時間軸方向の信号波形のズレである位相誤差の両方が複合的に影響して発生する。したがって、クロック信号の位相ズレを無くすように修正するためには、クロック信号を電圧方向と時間軸方向のそれぞれについて調整していくことで、手探りでＤＣオフセットと位相誤差のそれぞれがどのぐらい発生しているかを特定して、それに応じて位相ズレを無くすように調整をしていく必要があるため、非常に手間がかかってしまっているという問題があった。

例えば、図１３Ｂのように、クロック信号にＤＣオフセットが発生している場合、一見すると位相誤差が発生しているようにも見えるが、クロック信号について時間軸方向のズレを調整しただけでは位相ズレを修正することができない。そのため、手探りでＤＣオフセットによって位相ズレが発生していることを特定して修正していた。

このようなことから、本願発明者は、多相クロック信号の信号波形を、ＤＣオフセットが無くなるように電圧方向に調整し、位相誤差が無くなるように時間軸方向に調整するといった段階的な調整をすることで、ＤＣオフセットを位相誤差と誤判断することがなくなり、上述した手間がなく位相ズレを修正することができることを見出した。しかし、これには、多相クロック信号の調整において、位相ズレの原因となるＤＣオフセットと位相誤差とを段階的に切り分けて検出する必要がある。つまり、位相の異なるクロック信号の段階的な調整に適したＤＣオフセット及び位相差を検出する技術が必要とされる。しかし、背景技術として説明した特許文献１〜３は、このような技術を具体的に開示したものではない。

本発明の目的は、上述した課題を解決するために、位相の異なるクロック信号の段階的な調整に適したＤＣオフセット及び位相差検出装置及びＤＣオフセット及び位相差検出方法を提供することにある。

本発明の第１の態様にかかるＤＣオフセット及び位相差検出装置は、互いに位相の異なる第１及び第２のクロック信号の各々のＤＣオフセット量を検出し、各クロック信号のＤＣオフセット量を示すＤＣオフセット信号を生成するＤＣオフセット検出部と、前記ＤＣオフセット信号に応じて前記第１及び第２のクロック信号をＤＣオフセット調整することで生成された第３及び第４のクロック信号の位相差量を検出し、前記位相差量を示す位相差信号を生成する位相差検出部とを備える。

本発明の第２の態様にかかるＤＣオフセット及び位相差検出方法は、互いに位相の異なる第１及び第２のクロック信号の各々のＤＣオフセット量を検出し、各クロック信号のＤＣオフセット量を示すＤＣオフセット信号を生成するＤＣオフセット検出ステップと、前記第１及び第２のクロック信号をＤＣオフセット調整することで生成された第３及び第４のクロック信号の位相差量を検出し、前記位相差量を示す位相差信号を生成する位相差検出ステップとを備える。

上述した本発明の各態様により、位相の異なるクロック信号の段階的な調整に適したＤＣオフセット及び位相差検出装置及びＤＣオフセット及び位相差検出方法を提供することができる。

本発明の実施の形態１にかかるＤＣオフセット及び位相差検出装置の概要を示すブロック図である。 本発明の実施の形態１にかかるＤＣオフセット及び位相差検出装置のブロック図である。 本発明の実施の形態１にかかるＤＣオフセット検出部のブロック図である。 本発明の実施の形態１にかかるＤＣオフセットキャンセルバッファの回路構成例を示す図である。 本発明の実施の形態１にかかる位相差検出部のブロック図である。 本発明の実施の形態１にかかるオフセット検出部において入出力される信号の一例を示す図である。 本発明の実施の形態１にかかる位相差検出部において入出力される信号の一例を示す図である。 本発明の実施の形態１にかかるＤＣオフセット及び位相差検出装置の動作を示すフローチャートである。 本発明の実施の形態２にかかるＤＣオフセット検出部のブロック図である。 本発明の実施の形態２にかかるＤＣオフセットキャンセルバッファの回路構成例を示す図である。 差動信号を用いる差動回路の基本的な回路構成と信号波形を示す図である。 差動信号を多相クロック信号とした場合の信号波形の一例を示す図である。 製造ばらつきによって時間軸方向に影響を受けた多相クロック信号の一例を示す図である。 製造ばらつきによって電圧方向に影響を受けた多相クロック信号の一例を示す図である。

本発明の実施の形態１．

まず、図１を参照して、本発明の実施の形態１にかかるＤＣオフセット及び位相差検出装置の概要について説明する。図１は、本発明の実施の形態１にかかるＤＣオフセット及び位相差検出装置の概要を示すブロック図である。

ＤＣオフセット及び位相差検出装置５０は、ＤＣオフセット検出部５１及び位相差検出部５２を有する。ＤＣオフセット検出部５１及び位相差検出部５２には、位相の異なるクロック信号が供給される。
ＤＣオフセット検出部５１は、互いに位相の異なる第１及び第２のクロック信号の各々のＤＣオフセット量を検出し、各クロック信号のＤＣオフセット量を示すＤＣオフセット信号を生成する。
位相差検出部５２は、ＤＣオフセット信号に応じて、第１及び第２のクロック信号をＤＣオフセット調整することで生成された第３及び第４のクロック信号の位相差量を検出し、位相差量を示す位相差信号を生成する。

続いて、本発明の実施の形態１にかかるＤＣオフセット及び位相差検出装置の動作概要について説明する。
ＤＣオフセット検出部５１は、互いに位相の異なる第１及び第２のクロック信号の各々のＤＣオフセット量を検出する。そして、ＤＣオフセット検出部５１は、第１及び第２のクロック信号のＤＣオフセット量を示すＤＣオフセット信号を生成する。
位相差検出部５２は、ＤＣオフセット信号に応じて、第１及び第２のクロック信号をＤＣオフセット調整することで生成された第３及び第４のクロック信号の位相差量を検出する。そして、位相差検出部５２は、第３及び第４のクロック信号の位相差量を示す位相差信号を生成する。

続いて、図２を参照して、本発明の実施の形態１にかかるＤＣオフセット及び位相差検出装置の構成について説明する。図２は、本発明の実施の形態１にかかるＤＣオフセット及び位相差検出装置のブロック図である。ＤＣオフセット及び位相差検出装置１は、ＤＣオフセット検出部１０、位相差検出部２０及び多相クロック信号生成部３０を有する。

ＤＣオフセット検出部１０は、多相クロック信号に含まれるクロック信号のＤＣオフセット量を検出する。また、ＤＣオフセット検出部１０は、検出したＤＣオフセット量を示すＤＣオフセット信号を多相クロック信号生成部３０に出力する。
位相差検出部２０は、位相差検出部２０は、多相クロック信号に含まれる任意の２つのクロック信号の位相差量を検出する。また、位相差検出部２０は、検出した位相差量を示す位相差信号を多相クロック信号生成部３０に出力する。

多相クロック信号生成部３０は、基準となるクロック信号に基づいて、多相クロック信号を生成し、生成した多相クロック信号をＤＣオフセット検出部１０及び位相差検出部２０に出力する。また、多相クロック信号生成部３０は、ＤＣオフセット検出部１０から出力されたＤＣオフセット信号に基づいて、ＤＣオフセットを無くすように多相クロック信号の信号波形を調整する。また、多相クロック信号生成部３０は、位相差検出部２０から出力された位相差信号に基づいて、位相誤差を無くすように多相クロック信号の信号波形を調整する。多相クロック信号生成部３０は、例えば、インターポレータ回路によって構成される。

なお、本実施の形態１では、多相クロック信号が４相のクロック信号の場合について例示する。具体的には、多相クロック信号には、基準となるクロック信号の位相を０度とした場合に、位相が０度、９０度、１８０度及び２７０度のクロック信号が含まれている。

続いて、図３を参照して、ＤＣオフセット検出部１０の構成について説明する。図３は、ＤＣオフセット検出部１０のブロック図である。

ＤＣオフセット検出部１０は、ＤＣオフセット非キャンセルバッファ１１、ＤＣオフセットキャンセルバッファ１２、ローパスフィルタ(以下、「ＬＰＦ(Low Pass Filter)」とする)１３、１４及び電圧比較器１５(以下、「ＣＭＰ」とする)を有する。

ＤＣオフセット非キャンセルバッファ１１は、多相クロック信号に含まれるクロック信号と基準電圧信号ｒｅｆが差動信号として入力される差動バッファである。ＤＣオフセット非キャンセルバッファ１１は、クロック信号にＤＣオフセットがあってもそのまま差動信号を比較して、比較した電圧差に応じてクロック信号を増幅した出力信号をＬＰＦ１３に出力する回路である。
ＤＣオフセットキャンセルバッファ１２は、多相クロック信号に含まれるクロック信号と基準電圧信号ｒｅｆが差動信号として入力される差動バッファである。ＤＣオフセットキャンセルバッファ１２は、クロック信号のＤＣオフセットをキャンセルして差動信号を比較して、比較した電圧差に応じてクロック信号を増幅した出力信号をＬＰＦ１４に出力する回路である。

ＬＰＦ１３、１４は、ＤＣオフセット非キャンセルバッファ１１又はＤＣオフセットキャンセルバッファ１２から出力された信号を平滑化して生成した出力信号をＣＭＰ１５に出力する。ＬＰＦ１３、１４は、積分回路であり、入力された波形を平均化した電圧値の出力信号を生成することができる。
ＣＭＰ１５は、ＬＰＦ１３、１４から出力された信号の電圧差を示す多ビットの出力信号ｏｕｔ１を多相クロック信号生成部３０に出力する。なお、この出力信号ｏｕｔ１が、クロック信号のＤＣオフセット量を示すＤＣオフセット信号となるが、これについては後に詳述する。ここで、出力信号ｏｕｔ１は、電圧差を示す分解能を上げるために、多ビットとしている。

続いて、図４を参照して、ＤＣオフセットキャンセルバッファ１２の構成について詳細に説明する。図４は、ＤＣオフセットキャンセルバッファ１２の回路構成例を示す図である。

ＤＣオフセットキャンセルバッファ１２は、電源ＶＤＤとグランドＧＮＤの間に、抵抗Ｒ１、トランジスタＴＲ１〜ＴＲ８及び電流源を接続した側と、抵抗Ｒ２、トランジスタＴＲ９、ＴＲ１０及び電流源を接続した側とで構成された差動対を含む。トランジスタＴＲ１〜ＴＲ８は、トランジスタＴＲ１、ＴＲ５と、トランジスタＴＲ２、ＴＲ６、トランジスタＴＲ３、ＴＲ７と、トランジスタＴＲ４、ＴＲ８とがそれぞれ並列に接続される。また、差動対の一方のトランジスタＴＲ５〜ＴＲ８のソースと、他方のトランジスタＴＲ１０のソース間は、キャパシタＣによって接続される。そして、トランジスタＴＲ１〜ＴＲ４のドレインに生じる出力信号ｏｕｔｂが出力される。

ＤＣオフセットキャンセルバッファ１２は、制御信号Ａ〜ＤのいずれかによってトランジスタＴＲ１〜ＴＲ４が制御されて、４相のクロック信号のうちのいずれかのクロック信号が差動信号として働くように選択されると、基準電圧信号ｒｅｆとの差動動作をする。この差動動作において、クロック信号が入力される側と、基準電圧信号ｒｅｆが入力される側とを結合するキャパシタＣがハイパスフィルタとして動作して、直流成分となるＤＣオフセットを遮断する。これにより、ＤＣオフセットキャンセルバッファ１２は、クロック信号のＤＣオフセット成分をキャンセルして増幅した出力信号ｏｕｔｂを出力することができる。

なお、図示を省略するが、ＤＣオフセット非キャンセルバッファ１１は、図４に示すＤＣオフセットキャンセルバッファ１２において、キャパシタＣを廃して、その箇所を短絡するように構成した回路となる。これにより、ＤＣオフセット非キャンセルバッファ１１は、クロック信号のＤＣオフセット成分をキャンセルしないまま増幅した信号ｏｕｔｂを出力することができる。

続いて、図５を参照して、位相差検出部２０の構成について説明する。図５は、位相差検出部２０のブロック図である。

位相差検出部２０は、位相比較器２１、２２、２３、２４、セレクタ２５、ＬＰＦ２６、電圧測定回路２７を有する。以下、位相比較器２１〜２４を「ＰＤ(Phase Detector)」とし、電圧測定回路２７を「ＳＥＮＳ」とする。

ＰＤ２１、２２、２３、２４は、多相クロック信号に含まれるクロック信号のうち、位相が隣り合うクロック信号がそれぞれに入力される。具体的には、例えば、ＰＤ２１には、位相が０度及び９０度のクロック信号が入力され、ＰＤ２２には、位相が９０度及び１８０度のクロック信号が入力され、ＰＤ２３には、位相が１８０度及び２７０度のクロック信号が入力され、ＰＤ２４には、位相が２７０度及び０度のクロック信号が入力される。ＰＤ２１、２２、２３、２４は、入力された２つのクロック信号の位相差に応じたパルス幅のパルス信号をセレクタ２５に出力する。

セレクタ２５は、ＰＤ２１、２２、２３、２４から出力されたパルス信号のいずれかを選択的にＬＰＦ２６に出力する。
ＬＰＦ２６は、セレクタ２５から出力された信号を平滑化した出力信号をＳＥＮＳ２７に出力する。
ＳＥＮＳ２７は、ＬＰＦ２６から出力された信号の電圧値を示す多ビットの出力信号ｏｕｔ２を多相クロック信号生成部３０に出力する。なお、この出力信号ｏｕｔ２が、クロック信号の位相差量を示す位相差信号となるが、これについては後に詳述する。ここで、信号ｏｕｔ２は、電圧値を示す分解能を上げるために、多ビットとしている。

続いて、図３乃至６を参照して、ＤＣオフセット検出部１０の動作について説明する。図６は、ＤＣオフセット検出部１０において入出力される信号の一例を示す図である。

ここで、図６は、ＤＣオフセット非キャンセルバッファ１１及びＤＣオフセットキャンセルバッファ１２に入力されるクロック信号４１として、ＤＣオフセットがあるクロック信号を示している。なお、比較のために、ＤＣオフセットのないクロック信号４０も示している。また、クロック信号４１が入力された場合において、ＤＣオフセット非キャンセルバッファ１１から出力される出力信号４２と、ＤＣオフセットキャンセルバッファ１２から出力される出力信号４３とを示している。また、基準電圧信号ｒｅｆと、ＬＰＦ１３によって信号４２が平滑化されて出力される出力信号４４と、ＬＰＦ１４によって信号４３が平滑化されて出力される出力信号４５とを示している。なお、基準電圧信号ｒｅｆは、多層クロック信号の理想的な振幅中心となる電圧値をとる信号である。

ＤＣオフセット非キャンセルバッファ１１及びＤＣオフセットキャンセルバッファ１２は、制御信号Ａ〜Ｄによって、多相クロック信号に含まれるクロック信号のうち、１つのクロック信号を選択して、選択したクロック信号と基準電圧信号ｒｅｆとを入力として差動バッファとして動作する。したがって、好ましくは、ＤＣオフセット非キャンセルバッファ１１及びＤＣオフセットキャンセルバッファ１２は、選択されていない他のクロック信号が動作に影響を与えないような構成とするとよい。ここで、ＤＣオフセット非キャンセルバッファ１１とＤＣオフセットキャンセルバッファ１２は、同じクロック信号が選択されるように制御信号Ａ〜Ｄが入力される。

ここで、ＤＣオフセットのあるクロック信号の振幅中心は、基準電圧信号ｒｅｆがとる電圧値から、電圧の高い方向又は低い方向にシフトした位置となる。ＤＣオフセット非キャンセルバッファ１１は、電圧の高い方向にシフトしたクロック信号４１が入力された場合、ＤＣオフセット成分をキャンセルしないため、電圧の低い方向にシフトした出力信号４２を出力する。このシフト量は、ＤＣオフセット量に比例して大きくなる。

一方、ＤＣオフセットキャンセルバッファ１２は、ＤＣオフセット成分をキャンセルするので、電圧の高い方向にシフトしたクロック信号４１が入力されても、ＤＣオフセットのないクロック信号４０が入力されたときとほぼ同等の出力信号４３を出力する。

ＬＰＦ１３は、ＤＣオフセット非キャンセルバッファ１１から出力された出力信号４２を平滑化した出力信号４４を生成して出力する。また、ＬＰＦ１４は、ＤＣオフセットキャンセルバッファ１２から出力された出力信号４３を平滑化した出力信号４５を生成して出力する。

ここで、上述したように、ＤＣオフセット非キャンセルバッファ１１から出力された信号４２の振幅中心は、ＤＣオフセットキャンセルバッファ１２から出力された信号４３の振幅中心と比較して、電圧の低い方向にシフトした位置となる。
したがって、出力信号４４は、出力信号４５と比較して、クロック信号のＤＣオフセット量に比例した大きさで電圧の低い方向にシフトするので、それぞれの出力信号４４、４５に電圧差が生じる。

ＣＭＰ６は、出力信号４４、４５を比較して電圧差を特定し、特定した電圧差を示す多ビットの出力信号ｏｕｔ１を多相クロック信号生成部３０に出力する。つまり、この多ビットの出力信号ｏｕｔ１は、ＤＣオフセット量を示すＤＣオフセット信号となる。したがって、多相クロック信号生成部３０は、ＤＣオフセット信号によって、ＤＣオフセット量を知ることができるため、ＤＣオフセットをキャンセルするように、クロック信号の信号波形を電圧方向に調整することができる。

続いて、図５及び図７を参照して、位相差検出部２０の動作について説明する。図７は、位相差検出部２０において入出力される信号の一例を示す図である。

位相差検出部２０は、ＤＣオフセット検出部１０において、ＤＣオフセットが検出されなくなった多相クロック信号に基づいて、位相差を検出する。その理由は、ＤＣオフセットがある場合には、ＤＣオフセットによる位相ズレを位相誤差として誤判断してしまうためである。
ＰＤ２１、２２、２３、２４のそれぞれには、位相が隣り合う２つのクロック信号が全ての組み合わせを網羅するように入力される。ＰＤ２１、２２、２３、２４は、２つのクロック信号の位相差量に比例したパルス幅のパルス信号を出力する。

ここで、図７にＰＤ２１に入出力される信号のタイミングチャートの一例を示す。なお、ＰＤ２２、２３、２４については同様の動作となるため説明を省略する。ＰＤ２１は、エッジトリガタイプの位相比較器であり、入力される２つのクロック信号のうち、一方のクロック信号のライズエッジを検出してから、他方のライズエッジを検出するまでの間、パルス信号を出力する。つまり、２つのクロック信号の位相差量に比例して、ＰＤ２１が出力するパルス信号のパルス幅が大きくなる。なお、ここでは、説明上の理解を容易にするため、ＰＤ２１に入力される０度及び９０度の位相のクロック信号を矩形波で表わしている。また、パルス信号の波形については、任意の形状を予め定めておいてもよい。

セレクタ２５は、ＰＤ２１、２２、２３、２４から出力されたパルス信号のうち、いずれかを選択して、ＬＰＦ２６に出力する。ここでの選択は、例えば、セレクタ２５に入力される制御信号(図示せず)によって行う。ＬＰＦ２６は、セレクタ２５から出力されたパルス信号を平滑化した出力信号をＳＥＮＳ２７に出力する。なお、セレクタ２６を備えることで、各２１、２２、２３、２４のそれぞれに対応するように、ＬＰＦ２６及びＳＥＮＳ２７を備える必要をなくし、回路規模を低減することができるようにしている。

ＳＥＮＳ２７は、ＬＰＦ２６から出力された出力信号の電圧値を示す多ビットの出力信号ｏｕｔ２を多相クロック信号生成部３０に出力する。ここで、ＬＰＦ２６によって平滑化された信号の電圧値は、パルス信号のパルス幅の大きさに比例して高くなる。つまり、この多ビットの出力信号ｏｕｔ２は、２つの位相が隣り合うクロック信号の位相差量を示す位相差信号となる。多相クロック信号生成部３０は、位相差信号によって、２つのクロック信号の位相差量を知ることができるため、本来２つのクロック信号間にあるべき位相差との差分を算出することによって、位相誤差及びその量を検出することができる。そのため、位相誤差をキャンセルするように、クロック信号の信号波形を時間軸方向に調整することができる。

続いて、図８を参照して、ＤＣオフセット及び位相差検出装置１の動作について説明する。図８は、ＤＣオフセット及び位相差検出装置１の動作を示すフローチャートである。

まず、ＤＣオフセット検出部１０は、制御信号Ａ〜Ｄによって、多相クロック信号から、ＤＣオフセットの測定対象となるクロック信号を１つ選択してＤＣオフセットの検出を行う(Ｓ１００)。これにより、選択したクロック信号に基づいて生成されたＤＣオフセット信号がＤＣオフセット検出部１０から多相クロック信号生成部３０に出力される。そして、多相クロック信号生成部３０は、ＤＣオフセット検出部１０から出力されたＤＣオフセット信号に基づいて、選択したクロック信号にＤＣオフセットがあるか否かの判定を行う(Ｓ１０１)。

選択したクロック信号にＤＣオフセットがある場合(Ｓ１０１：Ｙｅｓ)、多相クロック信号生成部３０は、選択したクロック信号について調整が必要と判断して、ＤＣオフセットをキャンセルするように電圧方向にクロック信号の信号波形を調整する(Ｓ１０２)。ここで、多相クロック信号生成部３０は、例えば、ＤＣオフセット信号が示す電圧差の大きさから、ＤＣオフセット量を特定することができる計算式や対応表等の情報を有するようにすることで、適切な調整量でクロック信号を調整することを可能とする。また、例えば、ＤＣオフセット信号に電圧差の測定対象となったクロック信号を特定可能な情報を含めておくことで、多相クロック信号生成部３０が調整対象のクロック信号を特定できるようにする。なお、ＤＣオフセット量が所定の閾値を超えた場合に、ＤＣオフセットがあるとして、クロック信号の調整を行うようにしてもよい。

そして、ＤＣオフセット検出部１０は、再度、選択したクロック信号について、ＤＣオフセットの検出を行って、生成したＤＣオフセット信号を多相クロック信号生成部３０に出力する(Ｓ１００)。多相クロック信号生成部３０は、再度、選択したクロック信号にＤＣオフセットがあった場合(Ｓ１０１：Ｙｅｓ)、再度クロック信号の電圧方向の調整を行う(Ｓ１０２)。このように、ＤＣオフセットの検出とクロック信号の電圧方向の調整を、ＤＣオフセットが検出されなくなるまで繰り返す。

一方、選択したクロック信号にＤＣオフセットがない場合(Ｓ１０１：Ｎｏ)、ＤＣオフセット検出部１０は、多相クロック信号に含まれる全てのクロック信号について、ＤＣオフセットの検出及び調整が完了しているか否かを判定する(Ｓ１０３)。なお、選択したクロック信号にＤＣオフセットがあるか否かの判断は、例えば、多相クロック信号生成部３０からＤＣオフセットがあるか否かを示す信号(図示せず)を受けるなどして判断する。

全てのクロック信号について、ＤＣオフセットの検出及び調整が完了していない場合(Ｓ１０３：Ｎｏ)、次のクロック信号について、ＤＣオフセットの検出及び調整を行う(Ｓ１００、Ｓ１０１、Ｓ１０２)。このように、ステップＳ１００〜Ｓ１０３の処理を、多相クロック信号に含まれる全てのクロック信号について行う。

全てのクロック信号について、ＤＣオフセットの検出及び調整が完了した場合、ＤＣオフセット検出部１０は、ＤＣオフセット検出処理を終了する(Ｓ１０３：Ｙｅｓ)。

次に、位相差検出部２０は、セレクタ２５によって、多相クロック信号のうち、位相が隣り合う２つのクロック信号の組み合わせがそれぞれ異なるように入力されるＰＤ２１〜２４から出力されるパルス信号を１つ選択する。これにより、クロック信号の全ての組み合わせから、位相差の測定対象となる組み合わせが選択される。そして、位相差検出部２０は、選択した組み合わせのクロック信号における位相差を検出する(Ｓ１０４)。これにより、選択したクロック信号の組み合わせにおける位相差信号が位相差検出部２０から多相クロック信号生成部３０に出力される。そして、多相クロック信号生成部３０は、位相誤差検出部２０から出力された位相差信号に基づいて、選択した組み合わせに位相誤差があるか否かの判定を行う(Ｓ１０５)。

選択した組み合わせに位相誤差がある場合(Ｓ１０５：Ｙｅｓ)、多相クロック信号生成部３０は、選択した組み合わせに含まれるクロック信号について調整が必要と判断して、位相誤差をキャンセルするように、時間軸方向にクロック信号の信号波形を調整する(Ｓ１０６)。ここで、多相クロック信号生成部３０は、例えば、位相差信号が示す電圧値の大きさから位相差量を特定することができる計算式や対応表等の情報と、本来の位相差量を示す情報を有するようにすることで、位相誤差量の特定を可能として、適切な調整量でクロック信号を調整することを可能とする。また、例えば、位相差信号に電圧値の測定対象となったクロック信号を特定可能な情報を含めておくことで、多相クロック信号生成部３０が調整対象のクロック信号を特定できるようにする。なお、位相誤差量が所定の閾値を超えた場合に、位相誤差があるとして、クロック信号の調整を行うようにしてもよい。

そして、位相差検出部２０は、再度、選択したクロック信号の組み合わせについて、位相差の検出を行って、生成した位相差信号を多相クロック信号生成部３０に出力する(Ｓ１０４)。多相クロック信号生成部３０は、再度、選択したクロック信号に位相誤差があった場合(Ｓ１０５：Ｙｅｓ)、再度クロック信号の時間軸方向の調整を行う(Ｓ１０６)。このように、位相差の検出とクロック信号の時間軸方向の調整を、位相誤差が検出されなくなるまで繰り返す。

一方、選択した組み合わせに位相誤差がない場合(Ｓ１０５：Ｎｏ)、位相差検出部２０は、多相クロック信号に含まれる全てのクロック信号について、位相差の検出及び調整が完了しているか否かを判定する(Ｓ１０７)。なお、選択した組み合わせに位相誤差があるか否かの判断は、例えば、多相クロック信号生成部３０から位相誤差があるか否かを示す信号(図示せず)を受けるなどして判断する。

全ての組み合わせについて、位相差の検出及び調整が完了していない場合(Ｓ１０７：Ｎｏ)、位相差検出部２０は、次の組み合わせについて、位相差の検出及び修正を行う(Ｓ１０４、Ｓ１０５、Ｓ１０６)。このように、ステップＳ１０４〜Ｓ１０６の処理を、多相クロック信号に含まれる全てのクロック信号の組み合わせについて行う。

全ての組み合わせについて、位相差の検出及び調整が完了した場合、位相差検出部２０は、位相誤差検出処理を終了する(Ｓ１０７：Ｙｅｓ) 。

以上に説明したように、本実施の形態１によれば、位相の異なるクロック信号に含まれるクロック信号のＤＣオフセット量を検出し、検出したＤＣオフセット量に基づいて、クロック信号をＤＣオフセット調整している。そして、ＤＣオフセット調整がされたクロック信号の組み合わせについて位相差量を検出している。ここで、位相差量が分かっていれば、クロック信号の位相差の期待値に基づいて、位相誤差量を検出することができる。そのため、クロック信号の調整において、位相ズレの原因となるＤＣオフセットと位相誤差とを段階的に切り分けて検出することができる。つまり、位相の異なるクロック信号の段階的な調整に適したＤＣオフセット及び位相差の検出をすることができる。

つまり、この検出結果に基づいて、クロック信号の段階的な調整を可能として、手探りでＤＣオフセットと位相誤差のそれぞれがどのぐらい発生しているかを特定する手間がなく容易に位相ズレを修正することができるようになる。

また、このように位相の異なるクロック信号の段階的な調整することで、ＤＣオフセットを位相誤差と誤判断することがなくなるため、クロック信号の調整を正確に行うことができる。そのため、より顕著に誤動作を防止するとともに、外乱等の影響によってクロック信号に多少位相ズレが発生しても正確な動作をすることができるように動作マージンを増大させることができる。

本発明の実施の形態２．
図９を参照して、本発明の実施の形態２にかかるＤＣオフセット及び位相差検出装置の構成について説明する。図９は、本発明の実施の形態２にかかるＤＣオフセット検出部のブロック図である。

本発明の実施の形態２にかかるＤＣオフセット及び位相差検出装置は、ＤＣオフセット検出部１０におけるＤＣオフセット非キャンセルバッファ１６及びＤＣオフセットキャンセルバッファ１７の構成が実施の形態１のＤＣオフセット非キャンセルバッファ１１及びＤＣオフセットキャンセルバッファ１２と異なる。また、ＤＣオフセット検出部１０において、セレクタ１８、１９を有する点が実施の形態１と異なる。なお、その他の構成要素については、実施の形態１と同様であるため説明を省略する。

ＤＣオフセット非キャンセルバッファ１６は、多相クロック信号に含まれるクロック信号と、そのクロック信号と１８０度の位相差があるクロック信号が差動信号として入力される差動バッファである。ＤＣオフセット非キャンセルバッファ１６は、クロック信号にＤＣオフセットがあってもそのまま差動信号を比較して、比較した電圧差に応じてクロック信号のそれぞれを増幅した２つの出力信号をセレクタ１８に出力する回路である。

ＤＣオフセットキャンセルバッファ１７は、多相クロック信号に含まれるクロック信号と、そのクロック信号と１８０度の位相差があるクロック信号が差動信号として入力される差動バッファである。ＤＣオフセットキャンセルバッファ１７は、クロック信号のＤＣオフセットをキャンセルして差動信号を比較して、比較した電圧差に応じてクロック信号のそれぞれを増幅した２つの出力信号をセレクタ１９に出力する回路である。
つまり、ＤＣオフセット非キャンセルバッファ１６及びＤＣオフセットキャンセルバッファ１７には、実施の形態１のＤＣオフセット非キャンセルバッファ１１及びＤＣオフセットキャンセルバッファ１２と異なり、基準電圧信号ｒｅｆが入力されない。

セレクタ１８、１９は、それぞれに入力される制御信号(図示せず)によって、ＤＣオフセット非キャンセルバッファ１６及びＤＣオフセットキャンセルバッファ１７から出力された２つの出力信号のうち、いずれかを選択的にＬＰＦ１３、１４に出力する。

続いて、図１０を参照して、ＤＣオフセットキャンセルバッファ１７の構成について説明する。図１０は、ＤＣオフセットキャンセルバッファ１７の回路構成例を示す図である。

ＤＣオフセットキャンセルバッファ１７は、電源ＶＤＤとグランドＧＮＤの間に、抵抗Ｒ１、トランジスタＴＲ１１〜ＴＲ１４及び電流源を接続した側と、抵抗Ｒ２、トランジスタＴＲ１５〜１８及び電流源を接続した側とで構成された差動対を含む。トランジスタＴＲ１１〜ＴＲ１４は、トランジスタＴＲ１１、ＴＲ１３と、トランジスタＴＲ１２、ＴＲ１４とがそれぞれ並列に接続される。トランジスタＴＲ１５〜ＴＲ１８は、トランジスタＴＲ１５、ＴＲ１７と、トランジスタＴＲ１６、ＴＲ１８とがそれぞれ並列に接続される。また、差動対の一方のトランジスタＴＲ１３、ＴＲ１４のソースと、他方のトランジスタＴＲ１７、ＴＲ１８のソース間は、キャパシタＣによって接続される。そして、トランジスタＴＲ１１、ＴＲ１２のドレインに生じる出力信号ｏｕｔｂと、トランジスタＴＲ１５、ＴＲ１６のドレインに生じる出力信号ｏｕｔが出力される。

ＤＣオフセットキャンセルバッファ１７は、制御信号Ａ、ＢのいずれかによってトランジスタＴＲ１１、ＴＲ１２、ＴＲ１５、ＴＲ１６が制御されて、４相のクロック信号のうちのいずれかのクロック信号と、そのクロック信号と１８０度の位相差があるクロック信号が差動信号として働くように選択されて差動動作をする。具体的には、制御信号Ａ、Ｂによって、位相が９０度及び２７０度のクロック信号の組み合わせと、位相が０度及び１８０度のクロック信号の組み合わせのいずれかが排他的に選択される。この差動動作において、クロック信号が入力される側と、そのクロック信号と１８０度の位相差があるクロック信号が入力される側とを結合するキャパシタＣがハイパスフィルタとして動作して、直流成分となるＤＣオフセットを遮断する。これにより、クロック信号のそれぞれのＤＣオフセット成分をキャンセルして増幅した信号ｏｕｔｂ、ｏｕｔを出力することができる。

なお、図示を省略するが、ＤＣオフセット非キャンセルバッファ１６は、図１０に示すＤＣオフセットキャンセルバッファ１７において、キャパシタＣを廃して、その箇所を短絡するように構成した回路となる。これにより、クロック信号のそれぞれのＤＣオフセット成分をキャンセルしないまま増幅した出力信号ｏｕｔｂ、ｏｕｔを出力することができる。

続いて、ＤＣオフセット検出部１０の動作について説明する。
ＤＣオフセット非キャンセルバッファ１６及びＤＣオフセットキャンセルバッファ１７は、制御信号Ａ、Ｂによって、多相クロック信号に含まれるクロック信号のうち、位相が９０度及び２７０度の２つのクロック信号、又は、位相が０度及び１８０度の２つのクロック信号のいずれかを選択して、選択した２つのクロック信号を入力として差動バッファとして動作する。したがって、好ましくは、ＤＣオフセット非キャンセルバッファ１６及びＤＣオフセットキャンセルバッファ１７は、選択されていない他のクロック信号が動作に影響を与えないような構成とするとよい。ここで、ＤＣオフセット非キャンセルバッファ１６とＤＣオフセットキャンセルバッファ１７は、同じクロック信号の組み合わせが選択されるように制御信号Ａ、Ｂが入力される。

ここで、本実施の形態２では、基準電圧信号ｒｅｆを使用しない場合でも、実施の形態１におけるＤＣオフセット非キャンセルバッファ１１及びＤＣオフセットキャンセルバッファ１２と同様な作用を得ることができる。つまり、ＤＣオフセット非キャンセルバッファ１６から出力される出力信号は、クロック信号にＤＣオフセットがある場合、ＤＣオフセットがない場合と比較して、その振幅中心がＤＣオフセット量に比例した大きさで電圧の高い方向又は低い方向にシフトする。一方、ＤＣオフセットキャンセルバッファ１７から出力される出力信号は、ＤＣオフセット成分がキャンセルされているため、その振幅中心は、ＤＣオフセットがない場合に出力される出力信号と同等の位置となる。

セレクタ１８は、ＤＣオフセット非キャンセルバッファ１６から出力された出力信号ｏｕｔｂ、ｏｕｔのうち、いずれかを選択して、ＬＰＦ１３に出力する。また、セレクタ１９は、ＤＣオフセットキャンセルバッファ１７から出力された出力信号ｏｕｔｂ、ｏｕｔのうち、いずれかを選択して、ＬＰＦ１４に出力する。ここで、セレクタ１８、１９は、出力信号ｏｕｔｂ又は出力信号ｏｕｔうち、同じ出力信号を選択される。ここでの選択は、例えば、セレクタ１８、１９に入力される制御信号(図示せず)によって行う。

以下、ＬＰＦ１３、１４及びＣＭＰ１５の処理については、実施の形態１と同様であるため説明を省略する。また、ＤＣオフセット及び位相差検出装置１の動作についても、実施の形態１において説明した図８に示すものと同様であるため説明を省略する。

以上に説明したように、本実施の形態２によれば、実施の形態１と同様に、位相の異なるクロック信号の段階的な調整に適したＤＣオフセット及び位相差の検出をすることができる。また、それに加えて、基準電圧信号ｒｅｆが必要ないため、回路における素子数を低減することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施の形態では、多相クロック信号が４相の場合について例示したが、多相クロック信号に含まれるクロック信号の数は、これに限られない。

また、ＤＣオフセット検出部において、ＤＣオフセット非キャンセルバッファ及びＤＣオフセットキャンセルバッファを位相の異なるクロック信号ごとに有するようにしてもよい。しかし、好ましくは、本実施の形態のように、クロック信号の位相の数よりも少ない数のＤＣオフセット非キャンセルバッファ及びＤＣオフセットキャンセルバッファを有するようにして、制御信号によってクロック信号を選択して入力するようにすることで、回路における素子数を低減することができる。

また、位相差検出部において、ＰＤごとにＬＰＦ及びＳＥＮＳを有するようにしてもよい。しかし、好ましくは、本実施の形態のように、ＰＤよりも少ない数のＬＰＦ及びＳＥＮＳを有するようにして、制御信号によってＰＤからの出力信号を選択して、ＬＰＦに入力するようにすることで、回路における素子数を低減することができる。

１、５０ ＤＣオフセット及び位相差検出装置
１０、５１ ＤＣオフセット検出部
１１、１６ ＤＣオフセット非キャンセルバッファ
１２、１７ ＤＣオフセットキャンセルバッファ
１３、１４、２６ ＬＰＦ
１５ ＣＭＰ
１８、１９、２５ セレクタ
２０、５２ 位相差検出部
２１、２２、２３、３４ ＰＤ
２７ ＳＥＮＳ
３０ 多相クロック信号生成部
４０、４１ クロック信号
４２、４３、４４、４５ 出力信号
ｏｕｔ１ ＤＣオフセット信号
ｏｕｔ２ 位相差信号
ｏｕｔｂ、ｏｕｔ 出力信号
ｒｅｆ 基準電圧信号

Claims (11)

1. 互いに位相の異なる第１及び第２のクロック信号の各々のＤＣオフセット量を検出し、各クロック信号のＤＣオフセット量を示すＤＣオフセット信号を生成するＤＣオフセット検出部と、
   前記ＤＣオフセット信号に応じて前記第１及び第２のクロック信号をＤＣオフセット調整することで生成された第３及び第４のクロック信号の位相差量を検出し、前記位相差量を示す位相差信号を生成する位相差検出部とを備える、ＤＣオフセット及び位相差検出装置。
2. 前記第１及び第２のクロック信号を含む第１の多相クロック信号を前記ＤＣオフセット検出部に供給するとともに、前記ＤＣオフセット信号に基づいて、前記第１の多相クロック信号をＤＣオフセット調整することで、前記第３及び第４のクロック信号を含む第２の多相クロック信号を生成し、前記第２の多相クロック信号を前記位相差検出部に供給するクロック生成部をさらに備える、請求項１に記載のＤＣオフセット及び位相差検出装置。
3. 前記ＤＣオフセット検出部は、前記第１及び第２のクロック信号のＤＣオフセット成分をキャンセルせずに、当該第１及び第２のクロック信号に基づいた第１及び第２の出力信号を生成するＤＣオフセット非キャンセル回路と、
   前記第１及び第２のクロック信号のＤＣオフセット成分をキャンセルして、当該第１及び第２のクロック信号に基づいた第３及び第４の出力信号を生成するＤＣオフセットキャンセル回路と、
   前記第１及び第３の出力信号をそれぞれの電圧値に基づいて比較することによって、前記第１のクロック信号のＤＣオフセット量を検出し、前記第２及び第４の出力信号をそれぞれの電圧値に基づいて比較することによって、前記第２のクロック信号のＤＣオフセット量を検出する比較回路とを有する請求項１又は２に記載のＤＣオフセット及び位相差検出装置。
4. 前記ＤＣオフセット非キャンセル回路は、前記第１及び第２のクロック信号のうちから選択されたクロック信号と、一定の電圧値をとる基準電圧信号とが入力され、当該選択されたクロック信号と当該基準電圧信号の電圧差に応じて当該選択されたクロック信号が増幅された前記第１又は第２の出力信号を生成する差動バッファを含み、
   前記ＤＣオフセットキャンセル回路は、前記選択されたクロック信号と、前記基準電圧信号とが入力され、当該選択されたクロック信号と当該基準電圧信号の電圧差に応じて当該選択されたクロック信号が増幅された前記第３又は４の出力信号を生成する差動バッファを含む請求項３に記載のＤＣオフセット及び位相差検出装置。
5. 前記ＤＣオフセット非キャンセル回路は、前記第１及び第２のクロック信号が選択的かつ逐次入力され、前記第１及び第２の出力信号を逐次生成し、
   前記ＤＣオフセットキャンセル回路は、前記第１及び第２のクロック信号が選択的かつ逐次入力され、前記第１及び第２の出力信号を逐次生成する請求項４に記載のＤＣオフセット及び位相差検出装置。
6. 前記ＤＣオフセット非キャンセル回路は、前記第１及び第２のクロック信号のうちから選択されたクロック信号と、当該選択されたクロック信号と１８０度の位相差があるクロック信号とを差動信号として、前記１又は第２の出力信号を生成する差動バッファを含み、
   前記ＤＣオフセットキャンセル回路は、前記選択されたクロック信号と、当該選択されたクロック信号と１８０度の位相差があるクロック信号とを差動信号として、前記３又は第４の出力信号を生成する差動バッファを含む請求項３に記載のＤＣオフセット及び位相差検出装置。
7. 前記ＤＣオフセット検出部は、前記第１又は第２の出力信号を平滑化した第１の平滑化信号を生成する第１の平滑化回路と、
   前記第３又は第４の出力信号を平滑化した第２の平滑化信号を生成する第２の平滑化回路とを有し、
   前記比較回路は、前記第１及び第２の平滑化信号の電圧差を前記ＤＣオフセット量として検出する請求項３乃至６のいずれか１項に記載のＤＣオフセット及び位相差検出装置。
8. 前記位相差検出部は、前記第３のクロック信号のライズエッジを検出してから、前記第４のクロック信号のライズエッジを検出するまでの間、所定のパルス信号を生成する位相比較回路と、
   前記パルス信号のパルス幅に基づいて、前記第３及び第４のクロック信号の位相差量を検出する位相差検出回路とを有する請求項１乃至７のいずれか１項に記載のＤＣオフセット及び位相差検出装置。
9. 前記位相差検出部は、前記パルス信号を平滑化したパルス平滑化信号を出力するパルス平滑化回路を有し、
   前記位相差検出回路は、前記パルス平滑化信号の電圧値を前記位相差量として検出する請求項８に記載のＤＣオフセット及び位相差検出装置。
10. 互いに位相の異なる第１及び第２のクロック信号の各々のＤＣオフセット量を検出し、各クロック信号のＤＣオフセット量を示すＤＣオフセット信号を生成するＤＣオフセット検出ステップと、
    前記第１及び第２のクロック信号をＤＣオフセット調整することで生成された第３及び第４のクロック信号の位相差量を検出し、前記位相差量を示す位相差信号を生成する位相差検出ステップとを備える、ＤＣオフセット及び位相差検出方法。
11. 前記ＤＣオフセット及び位相差検出方法は、前記ＤＣオフセット信号に応じて前記第１及び第２のクロック信号をＤＣオフセット調整するＤＣオフセット調整ステップと、
    前記位相差信号に応じて前記第１及び第２のクロック信号を位相差調整する位相差調整ステップとをさらに備える、請求項１０に記載のＤＣオフセット及び位相差検出方法。

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