JP2008005143A - データ処理装置 - Google Patents

Abstract

【課題】入力データを二値化した二値化出力のデューティを高精度に制御し、正しく入力データを復元し受信特性を向上させるデータ処理装置を提供することを目的とするものである。
【解決手段】データ処理装置２００は、二値化部２１により入力された入力データをスレッショルド電圧に基づき二値化して二値化出力とし、この二値化出力からデータを取り込む。そして、データ処理装置２００は、この二値化出力のデューティを検出するデューティ検出部２２を有し、デューティ検出部２２により検出されたデューティに基づいて入力データのレベルを制御する。
【選択図】図２

Description

本発明は入力データをスレッショルド電圧に基づき二値化するデータ処理装置に関する。

近年での電子機器などでは、機器間、ＩＣチップが実装されたボード間、ＩＣチップ間において大容量のデータを高速で伝送することが求められており、データ伝送に用いる伝送クロックの周波数は高速化の一途を辿っている。このように伝送クロックの周波数が高速化すると、伝送クロックの伝送データに対するジッタ許容量が減少し、伝送データを受信する際に受信した受信データが劣化しやすくなる。また、この受信データの劣化により伝送エラーが発生する。そのため、伝送クロックは、伝送データと正確に同期していることが望ましい。

例えば図１は、受信データの劣化により、受信データのデューティが崩れた例を示す図である。図１に示す例では、同期クロックの立ち下がりエッジで受信データとの同期を検出し、同期クロックの立ち上がりエッジで受信データを取り込んでいる。このとき、受信データのデューティが崩れると、同期クロックによるデータ取込のタイミングと、受信データの立ち上がりエッジにずれが生じ、その結果、受信データの取込エラーが増大する。

このような問題を解決する技術として、例えば特開２００４−３６３８３３号公報（特許文献１）には、単純な構成で容易に正確な同期クロックが生成できる受信装置が開示されている。また、特開２００５−１９２１９２号公報（特許文献２）には、入力データの周波数をｆ１、多相クロックの周波数をｆ２としたとき、多相データのそれぞれから平均的にｆ１／ｆ２ビットを抽出し、データを復元するデータリカバリー方法およびデータリカバリー回路が開示されている。
特開２００４−３６３８３３号公報 特開２００５−１９２１９２号公報

しかしながら、特許文献１および特許文献２で開示された発明では、入力信号と同期クロックのそれぞれ片側のエッジを比較して同期をとっているため、上で説明したように入力信号のデューティが崩れている場合には受信特性が劣化するという問題がある。

よって、本発明は上記問題点を鑑みて、これらを解決すべくなされたものであり、入力データを二値化した二値化出力のデューティを高精度に制御し、正しく入力データを復元し受信特性を向上させるデータ処理装置を提供することを目的とするものである。

上記目的を達成するために、本発明の画像形成装置は次の如き構成を採用した。

本発明のデータ処理装置は、入力された入力データをスレッショルド電圧に基づき二値化する二値化手段と、前記二値化手段により二値化された二値化出力からデータを取り込む取込手段とを有するデータ処理装置において、前記二値化出力のデューティを検出するデューティ検出手段と、前記デューティ検出手段により検出された前記デューティに基づいて前記入力データのレベルを制御する制御手段とを有する構成とすることができる。

係る構成によれば、入力データを二値化した二値化出力のデューティを高精度に制御し、正しく入力データを復元し受信特性を向上させる。

また、本発明のデータ処理装置は、入力された入力データをスレッショルド電圧に基づき二値化する二値化手段と、前記二値化手段により二値化された二値化出力からデータを取り込む取込手段とを有するデータ処理装置において、前記取込手段へ取り込まれる前記二値化出力の模擬パルスを生成する模擬パルス生成手段と、前記模擬パルス生成手段で生成された前記模擬パルスのデューティを検出するデューティ検出手段とを有し、前記デューティ検出手段により検出された前記デューティに基づいて前記入力データのレベルを制御する制御手段とを有する構成とすることができる。

係る構成によれば、前記模擬パルスを用いるので、前記取込手段の影響によるデューティの歪みを除去できる。

また、前記取込手段は、前記二値化手段により二値化された前記二値化出力からデータを取り込むタイミングを決定するクロックを生成するクロック生成手段と、前記クロック生成手段により生成された前記クロックと同期して、前記二値化出力からデータを取り込むデータ取込手段とを有する構成としても良い。

係る構成によれば、生成された前記クロックと同期して前記二値化出力を取り込むことができる。

また、前記クロック生成手段は、前記二値化手段により二値化された前記二値化出力に同期した同期クロックを生成する構成としても良い。

係る構成によれば、二値化出力と同期してデータを取り込むことができる。

また、前記取込手段は、前記二値化手段により二値化された前記二値化出力からデータを取り込むタイミングを決定する多相のクロックを生成する多相クロック生成手段と、前記多相クロック生成手段により生成された多相のクロックと同期して、前記二値化出力から多相のデータを取り込む多相データ取込手段と、前記多相クロック生成手段により生成される多相クロックと、前記多相データ取込手段より取り込まれた多相のデータを用いて前記二値化出力から取り込んだデータを復元するデータ復元手段とを有する構成とするこができる。

係る構成によれば、多相のデータに基づきデータを復元するので、より正確にデータを復元することができる。

本発明のデータ処理装置は、入力された入力データをスレッショルド電圧に基づき二値化する二値化手段と、前記二値化手段により二値化された二値化出力からデータを取り込む取込手段とを有するデータ処理装置において、前記二値化出力の平均値を検出する平均値検出手段を有し、前記平均値検出手段により検出された前記平均値に基づいて前記入力データのレベルを制御する制御手段とを有する構成とすることができる。

係る構成によれば、前記平均値を用いてデューティの制御を行うことができる。

また、前記取込手段は、前記二値化手段により二値化された前記二値化出力からデータを取り込むタイミングを決定する多相のクロックを生成する多相クロック生成手段と、前記多相クロック生成手段により生成された多相のクロックと同期して、前記二値化出力から多相のデータを取り込む多相データ取込手段とを有し、前記平均値検出手段は、前記多相データ取込手段により取り込まれた多相のデータの平均値を検出する構成としても良い。

係る構成によれば、多相のデータの平均値を用いてデューティの制御を行うので、より正確にデータを復元することができる。

また、前記平均値検出手段と、前記制御手段とがディジタル回路により構成されており、前記制御手段の出力信号が入力されるＤ／Ａ変換手段を有し、前記Ｄ／Ａ変換手段によりアナログ値へ変換された信号に基づいて前記スレッショルド電圧を制御する構成であっても良い。

係る構成によれば、制御に用いる回路がディジタル化されているため、回路規模や消費電力を低減できる。

また、前記制御手段は、前記デューティが５０％となるように前記入力データのレベルを制御しても良い。

係る構成によれば、受信特性の向上を実現でき、特に高速シリアル伝送の代表的な規格として知られるＰＣＩ Ｅｘｐｒｅｓｓの物理層においては良好な受信特性を実現できる。

また、前記二値化手段は、前記入力データが入力される差動増幅回路と、前記差動増幅回路の出力側に接続された可変電流源と、前記差動増幅回路の出力側と前記可変電流源との接続点の電圧の振幅を制限する振幅制限手段とを有する構成としても良い。

係る構成によれば、前記可変電流源により電流値を変化させることで、前記差動増幅回路から出力された入力データのレベルを制御する。また、前記振幅制限手段により、前記可変電流源における定電流性を確保する。

本発明によれば、入力データを二値化した二値化出力のデューティを高精度に制御し、正しく入力データを復元し受信特性を向上させることができる。

本発明のデータ処理装置は、入力された入力データをスレッショルド電圧に基づき二値化して二値化出力とし、この二値化出力からデータを取り込む。そして、本発明のデータ処理装置は、この二値化出力のデューティを検出するデューティ検出手段を有し、前記デューティ検出手段により検出されたデューティに基づいて前記入力データのレベルを制御する。

以下に図面を参照して本発明の実施例１について説明する。

図２は、実施例１のデータ処理装置２００の機能ブロック図の一例を示す図である。データ処理装置２００は、二値化制御部２１０と取込部２２０とから構成されている。データ処理装置２００では、二値化制御部２１０において、入力データが二値化されて二値化出力として出力され、取込部２２０において、この二値化出力からデータを取り込む処理を行う。

そして、データ処理装置２００は、取込部２２０により取り込まれたデータを、データ処理装置２００に適切な方法で接続された外部装置へ送出する。このデータ処理装置２００は、例えばＰＣＩ ＥｘｐｒｅｓｓやＳ−ＡＴＡ等の高速シリアル伝送方法に準拠して与えられるデータを入力データとしても良く、データ処理装置２００は例えばＰＣＩ Ｅｘｐｒｅｓｓの物理層であっても良い。その場合、データ処理装置２００よりデータが送出される外部装置は、例えば物理層の上位層であっても良い。

二値化制御部２１０は、二値化部２１、デューティ検出部２２、制御部２３とから構成されている。二値化制御部２１０では、二値化部２１から出力される二値化出力のデューティをデューティ検出部２２により検出する。制御部２３は、検出されたデューティと、制御部２３において予め設定された基準値とを比較し、その比較結果となる差分をデューティ制御信号として二値化部２１へ供給する。そして、二値化部２１では、このデューティ制御信号に基づき二値化前の入力データのレベルを制御する。

このように、データ処理装置２００は負帰還ループを構成している。例えばこの負帰還ループの開ループゲインをＫとすると、データ処理装置２００における定常誤差は１／（Ｋ＋１）に抑制されるので、高精度の制御を行うためには開ループゲインＫを高くとることが望ましく、そのためには制御部２３のゲインを高くとることが望ましい。制御部２３については後述する。

以下に図３を参照して二値化部２１について説明する。図３は二値化部２１の回路構成の一例を示す図である。

二値化部２１は、差動増幅回路２１ａ、レベル制御部２１ｂ、インバータ回路２１ｃ、２１ｄにより構成されている。

差動増幅回路２１ａには入力データが印加され、この入力データに対応した電圧が出力される。差動増幅回路２１ａからの出力電圧は、接続点Ａにおいてレベル制御部２１ｂによりレベル制御される。そして、レベル制御された電圧がインバータ回路２１ｃの有するスレッショルド電圧により二値化され、さらにインバータ回路２１ｄにより反転増幅される。二値化部２１では、以上のようにして入力データを二値化している。

二値化部２１は、ＰＭＯＳトランジスタ３６ａ〜３６ｄ、ＮＭＯＳトランジスタ３７ａ〜３７ｄ、抵抗３８から構成されている。二値化部２１において、差動増幅回路２１ａは、ＰＭＯＳトランジスタ３６ａ、３６ｂ、３６ｃとＮＭＯＳトランジスタ３７ａ、３７ｂにより構成されている。レベル制御部２１ｂは、ＰＭＯＳトランジスタ３６ｅによる可変電流源により構成されている。インバータ回路２１ｃは、ＰＭＯＳトランジスタ３６ｆ、ＮＭＯＳトランジスタ３７ｃにより構成され、インバータ回路２１ｄはＰＭＯＳトランジスタ３６ｇ、ＮＭＯＳトランジスタ３７ｄにより構成されている。抵抗３８は、一端が接続点Ａに接続され、他端がインバータ回路２１ｃの出力に接続されて、接続点Ａに負帰還をかけている。

以下に、二値化部２１を構成する各素子の接続について説明する。

ＰＭＯＳトランジスタ３６ａ〜３６ｇのソースは共通接続されて電源に接続されている。ＮＭＯＳトランジスタ３７ａ〜３７ｄのソースは共通接続されて接地されている。ＰＭＯＳトランジスタ３６ａ、３６ｄのゲートには、固定電圧Ｖｐが印加されており、ＰＭＯＳトランジスタ３６ａ、３６ｄは定電流源として動作している。ＰＭＯＳトランジスタ３６ｄのドレインは、ＰＭＯＳトランジスタ３６ｂとＮＭＯＳトランジスタ３７ａとの接続点と、ＮＭＯＳトランジスタ３７ａとＮＭＯＳトランジスタ３７ｂの共通接続されたゲートに接続されている。

ＰＭＯＳトランジスタ３６ｂ、３６ｃのゲートへは、二値化部２１へ入力される入力データが差動信号Ｖin+、Ｖin-としてそれぞれ印加され、この差動信号が差動増幅されて差動増幅回路２１ａの出力として、ＰＭＯＳトランジスタ３６ｃとＮＭＯＳトランジスタ３７ｂとの接続点から出力される。

ＰＭＯＳトランジスタ３６ｃとＮＭＯＳトランジスタ３７ｂとの接続点ＡにＰＭＯＳトランジスタ３６ｅのドレインと、抵抗３８の一端が接続されている。また、接続点Ａには、共通接続されたＰＭＯＳトランジスタ３６ｆとＮＭＯＳトランジスタ３７ｃのゲートが接続されており、差動増幅回路２１ａの出力がインバータ回路２１ｃに入力される。抵抗３８の機能についての詳細は後述する。

レベル制御部２１ｂを構成するＰＭＯＳトランジスタ３６ｅのゲートには、制御部２３より供給されるデューティ制御信号Ｖｃｏｎｔが印加されている。ＰＭＯＳトランジスタ３６ｅの詳細は後述する。

ＰＭＯＳトランジスタ３６ｆのドレインとＮＭＯＳトランジスタ３７ｃのドレインとの接続点には、抵抗３８の他端と、インバータ回路２１ｄの入力である共通接続されたＰＭＯＳトランジスタ３６ｇとＮＭＯＳトランジスタ３７ｄのゲートが接続されている。そして、ＰＭＯＳトランジスタ３６ｇのドレインとＮＭＯＳトランジスタ３７ｄのドレインとり接続点から二値化部２１の出力として、二値化された二値化出力が出力される。

ここで、ＰＭＯＳトランジスタ３６ｅについて説明する。

ＰＭＯＳトランジスタ３６ｅは、差動増幅回路２１ａの出力電圧のレベルを制御するレベル制御部２１ｂを実現する可変電流源を構成している。ＰＭＯＳトランジスタ３６ｅのゲートにはデューティ制御信号Ｖｃｏｎｔが印加されており、このデューティ制御信号Ｖｃｏｎｔの変動に応じてＰＭＯＳトランジスタ３６ｅのドレイン電流値が変化する。このドレイン電流が変化すると、この変化に対応してＰＭＯＳトランジスタ３６ｅのソース・ドレイン電圧も変動する。レベル制御部２１ｂでは、このＰＭＯＳトランジスタ３６ｅのソース・ドレイン電圧の変動により、接続点Ａの電圧を制御している。

二値化部２１では、このようにしてレベル制御された接続点Ａの電圧Ｖａをインバータ回路２１ｃの有するスレッショルド電圧に基づき二値化し、さらにインバータ回路２１ｄにより反転増幅している。

すなわち、二値化部２１では、インバータ回路２１ｃにおいて二値化される前の入力データのレベルをデューティ制御信号により制御して、入力データが二値化されたときのデューティを制御している。

尚、本実施例では差動増幅回路２１ａの後段のインバータ回路を２段としたが、これに制限されるものではなく、例えば４段のインバータ回路が設けられていても良い。

以下に図４を参照して接続点Ａにおける電圧Ｖａのレベル制御とデューティ制御について説明する。図４は接続点Ａにおける電圧Ｖａのレベル制御とデューティ制御を説明する図の例である。

図４において、レベル制御する前の接続点Ａの電圧を電圧Ｖａ１とし、レベル制御された後の接続点Ａの電圧を電圧Ｖａ２とした。そして、電圧Ｖａ１、電圧Ｖａ２をそれぞれスレッショルド電圧Ｖｔｈで二値化した二値化出力をｏｕｔ１、ｏｕｔ２とした。図４に示されるように、電圧Ｖａ１が電圧Ｖａ２へ変化すると、これに対応して二値化出力ｏｕｔ１からｏｕｔ２へ変化し、二値化出力のデューティが変化することがわかる。

このように、差動増幅回路２１ａの出力電圧である接続点Ａの電圧Ｖａのレベルをデューティ制御信号Ｖｃｏｎｔにより制御すれば、二値化部２１に入力される入力データが二値化出力とされる際のデューティを制御することができる。

次に、再度図３に戻って、抵抗３８について説明する。

インバータ回路２１ｃには、接続点Ａの電圧Ｖａにおける電圧振幅を抑制するための振幅抑制手段として抵抗３８が配設されている。抵抗３８は、その一端が接続点Ａに、他端がＰＭＯＳトランジスタ３６ｆのドレインとＮＭＯＳトランジスタ３７ｃのドレインとの接続点に接続されている。この抵抗３８により、インバータ回路２１ｃの出力が接続点Ａに帰還されるので、接続点Ａの電圧振幅を制限することができる。

ここで図５を参照して、電圧Ｖａの振幅について説明する。図５は電圧Ｖａに対応したＰＭＯＳトランジスタ３６ｅのドレイン電流Ｉｃｏｎｔを説明する図の例である。

ＰＭＯＳトランジスタ３６ｅのしきい値電圧をＶｔｈ１、ゲート・ソース間電圧をＶｇｓ、ドレイン・ソース間電圧をＶｄｓ、ドレイン電流をＩｄとすると、Ｖｄｓ＞（Ｖｇｓ−Ｖｔｈ１）の状態であるとき、ＰＭＯＳトランジスタ３６ｅは飽和領域で動作する。よって、図５に示すように飽和領域でのドレイン電流Ｉｄはほぼ一定となる。また、Ｖｄｓ＜（Ｖｇｓ−Ｖｔｈ１）の状態であるとき、ＰＭＯＳトランジスタ３６ｅは線形領域で動作し、ドレイン電流Ｉｄはドレイン・ソース間電圧Ｖｄｓの線形関数となる。よって、図５に示すように線形領域でのドレイン電流Ｉｄは線形関数となる。

ここで、例えば差動増幅回路２１ａの出力である接続点Ａの電圧Ｖａの振幅が大きくなると、例えばこの電圧振幅の最大値付近などにおいてドレイン・ソース間電圧Ｖｄｓが一時的にＶｄｓ＜（Ｖｇｓ−Ｖｔｈ１）となる状態が発生し、ＰＭＯＳトランジスタ３６ｅは、その動作において飽和領域と線形領域を行き来することになる。よって、ＰＭＯＳトランジスタ３６ｅのドレイン電流Ｉｄの定電流性が失われ、デューティ制御の精度が低下する。

本実施例では、抵抗３８により、接続点Ａにおける電圧Ｖａの振幅を制限することにより、ＰＭＯＳトランジスタ３６ｅを常に飽和領域で動作させている。これにより、上記のような事態を回避し、より高精度のデューティ制御を実現している。

尚、近年のＣＭＯＳプロセスにおける電源電圧の規格値は低下しており、さらに回路に流す電流による電圧降下を考慮すれば、トランジスタの定電流性を確保することは困難となってきている。例えば１．２Ｖ系のプロセスにおいては電源電圧は９００ｍＶ程度まで低下することが考えられる。この場合には接続点Ａにおいて、ＰＭＯＳトランジスタ３６ｅの定電流性を確保するために許容される電圧の振幅は２００ｍＶ程度となる。

次にデューティ検出部２２について説明する。

本実施例のデューティ検出部２２は例えばローパスフィルタなどで実現することができる。以下に図６を参照してデューティ検出部２２における二値化出力のデューティ検出について説明する。図６は、二値化出力のデューティ検出について説明する図の例である。

図６において、二値化部２１から出力された二値化出力の出力がハイレベル（以下、Ｈレベル）の時の値をＶｈ、パルス長をＴｈとし、出力がローレベル（以下、Ｌレベル）の時の値をＶｌ、パルス長をＴｌとした。

このとき、図６に示す二値化出力のデューティは、ｄｕｔｙ＝Ｔｈ／（Ｔｈ＋Ｔｌ）で表される。一方このときの二値化出力の平均値は、
（数１）
（Ｔｈ×Ｖｈ＋Ｔｌ×Ｖｌ）／（Ｔｈ＋Ｔｌ）
＝Ｔｈ／（Ｔｈ＋Ｔｌ）×（Ｖｈ−Ｖｌ）＋Ｖｌ
＝ｄｕｔｙ×（Ｖｈ−Ｖｌ）＋Ｖｌ
となる。よって、デューティ検出部２２では、二値化出力の平均値と、二値化出力がＨレベルの時およびＬレベルの時のパルス値から二値化出力のデューティを検出している。

次に制御部２３について説明する。制御部２３は、デューティ検出部２２において検出されたデューティと、制御部２３において予め設定された基準値を比較した結果に基づき、デューティを制御するデューティ制御信号を出力する。ここで、基準値についての詳細は後述する。本実施例における制御部２３は、一般的な比較回路により実現することができる。このデューティ制御信号は、上述したように、二値化部２１のＰＭＯＳトランジスタ３６ｅのゲートに印加される。

以上に説明したように、本実施例の二値化制御部２１０では、入力データの二値化出力のデューティを検出し、このデューティを予め設定された基準値と比較している。そして、この比較した結果に基づき入力データを二値化する際のデューティを変更するので、デューティを所望の値に精度よく制御することができる。

ここで、デューティの制御に用いられる基準値について説明する。本実施例の制御部２３では、デューティが５０％となるように基準値が予め設定されている。このように入力データのデューティが５０％となるように制御することにより、例えば高速シリアル伝送方法として広く知られる８ｂ／１０ｂ変換などにおいても受信特性の向上を実現することができる。

近年の高速シリアル伝送においては、伝送するデータに８ｂ／１０ｂ変換を施してから伝送する方法を採用する規格が多く見られる。８ｂ／１０ｂ変換とは、送信する８ｂｉｔデータをある変換テーブルに従って１０ｂｉｔのデータに変換するものであり、シリアル・データの中にクロックを埋め込むことで、データとクロックの転送を１本の信号で行う。また８ｂ／１０ｂ変換では、伝送するデータの周波数帯を制限することでクロック埋め込みを容易にし、また、伝送データに含まれるＨレベルとＬレベルの数宇を等しくすることによって、データのレベル変動のないデータパターンを作り出すものである。

このような８ｂ／１０ｂ変換で変換されたデータは、前述したようにＨレベルとＬレベルの数が等しくなるため、伝送データのデューティは５０％となる。すなわち、本実施例のデータ処理装置２００において、例えば８ｂ／１０ｂ変換されたデータが入力される場合、入力データのデューティは５０％となる。よって、二値化部２１においてこの入力データの二値化出力のデューティが５０％となるように制御することで、正確に入力データを取り込むことができる。

以下に、図７を参照して、入力データのデューティが５０％からずれた場合について説明する。図７は、入力データのデューティが５０％からずれた場合を説明する図の例である。

図７（Ａ）はデューティが５０％のデータパターンと、このデータパターンのアイパターンを示しており、図７（Ｂ）はデューティが５０％からずれているデータパターンと、このデータパターンのアイパターンを示している。図７（Ａ）に示すアイパータンに比べ、図７（Ｂ）に示すアイパターンの方がアイパターンが狭まっており、その分ジッタが生じており、受信特性が劣化していることがわかる。

本実施例では、二値化出力のデューティが５０％となるように制御部２３の基準値を設定したので、データの取り込みにおいてジッタの少ない信号を取得でき、受信特性の向上を実現することができる。

次に取込部２２０について説明する。本実施例の取込部２２０は、クロック生成部２４とデータ取込部２５により構成されている。

クロック生成部２４は、二値化部２１より出力された二値化出力よりデータを取り込むタイミングを決定するクロックを生成するものであり、例えばＰＬＬ（Phase Locked Loop）回路などで実現できる。

データ取込部２５は、クロック生成部２４により生成されたクロックと同期して、二値化部２１より出力された二値化出力からデータを取り込む。本実施例のデータ取込部２５は、例えばフリップフロップなどにより実現できる。尚、本実施例のデータ取込部２５は、クロックの立ち上がりエッジでデータを保持し、取り込むものとした。

以下に図８を参照して本実施例のデータ取込部２５を実現するフリップフロップについて説明する。図８は、フリップフロップの回路構成の一例を示す図である。

データ取込部２５を構成するフリップフロップは、ＭＯＳインバータ８０ａ〜８０ｆと、クロック生成部２４で生成されたクロックが入力されるＭＯＳスイッチ８１ａ〜８１ｄとにより構成されている。

データ取込部２５では、クロック生成部２４から供給されるクロックがＬレベルのとき、ＭＯＳスイッチ８１ａ、８１ｄがオン状態となり、ＭＯＳスイッチ８１ｂ、８１ｃがオフ状態となる。すると、データ取込部２５は、インバータ８０ａを介して二値化出力よりデータをデータ取込部２５内に取り込み、保持する。

ここでクロック生成部２４から供給されるクロックがＨレベルになると、ＭＯＳスイッチ８１ａ、８１ｄがオフ状態となり、ＭＯＳスイッチ８１ｂ、８１ｃがオン状態となる。するとデータ取込部２５は、データ取込部２５内に取り込まれて保持されていたデータをインバータ８０ｆを介して出力する。

このように、本実施例のデータ取込部２５を構成するフリップフロップでは、クロック生成部２４より供給されるクロックの立ち上がりエッジと同期して、二値化出力よりデータを取り込んでいる。そして、データ取込部２５により取り込まれたデータは、データ処理装置２００の出力データとして外部装置へ出力される。

以上に説明したように、本実施例では、二値化出力のデューティを高精度に制御し、正しく入力データを復元し受信特性を向上させることができる。

以下に図面を参照して本発明の実施例２について説明する。図９は実施例２のデータ処理装置２００Ａの機能ブロック図の一例を示す図である。データ処理装置２００Ａでは、上述した実施例１におけるクロック生成部２４としてクロックリカバー部９１が配置された点が実施例１と異なる。よって、図９において実施例１と同様の機能、構成を有する部分には実施例１の説明で用いた符号と同じ符号を付与し、説明を省略する。

実施例２の取込部２２０Ａは、クロックリカバー部９１とデータ取込部２５により構成されている。クロックリカバー部９１は、二値化部２１からの二値化出力を取得し、この二値化出力と同期した同期クロックを生成してデータ取込部２５へ供給している。そして、データ取込部２５は、この同期クロックに同期して、二値化出力よりデータを取り込む。

以下に図１０を参照してクロックリカバー部９１について説明する。図１０は本実施例のクロックリカバー部９１の回路構成の一例を示す図である。

本実施例のクロックリカバー部９１は、ＰＬＬ回路を用いて実現した。クロックリカバー部９１は、位相比較器１０１、ローパスフィルタ１０２、電圧制御発振器（以下、ＶＣＯ）１０３により構成されている。

位相比較器１０１は、ＶＣＯ１０３の出力と二値化出力との位相差を比較し、その結果を出力する。ローパスフィルタ１０２では、位相比較器１０１の出力結果をフィルタリングし、周期数制御電圧として出力する。ＶＣＯ１０３では、この周波数制御電圧によって決められた周波数のクロックを出力する。このとき、ＶＣＯ１０３より出力されるクロックは二値化出力と同期した同期クロックである。

このような構成により、本実施例では、データ取込部２５において、二値化出力と同期して二値化出力からデータを取り込むので、正確に二値化された入力データを取り込むことができる。

以下に図面を参照して本発明の実施例３について説明する。図１１は実施例３のデータ処理装置２００Ｂの機能ブロック図の一例を示す図である。データ処理装置２００Ｂでは、取込部２２０Ｂの構成においてのみ実施例１と異なる。よって、図１１において実施例１と同様の機能、構成を有する部分には実施例１の説明で用いた符号と同じ符号を付与し、説明を省略する。

取込部２２０Ｂは、多相クロック生成部１１１、多相データ取込部１１２、データリカバー部１１３により構成されている。

多相クロック生成部１１１は、多相クロックを生成し、多相データ取込部１１２とデータリカバー部１１３に提供している。多相データ取込部１１２は、この多相クロックに同期して、二値化出力から多相のデータを取得し、これを多相データとして出力する。データリカバー部１１３は、この多相データと、多相クロックを用いて入力データを復元し、復元されたデータをデータ処理装置２００Ｂの出力データとして出力している。

以下に図１２を参照して多相クロックに同期したデータの取り込みについて説明する。図１２は、多相クロックと多相データのタイムチャートの一例を示す図である。図１２において、多相クロックをＣＬＫ０〜ＣＬＫ３、二値化出力をｉｎ、多相データをｏｕｔ０〜ｏｕｔ３とした。また、本実施例において、多相クロック生成部１１１で４相のクロックが生成されるものとし、多相データ取込部１１２は多相クロックの立ち上がりエッジでデータを取り込むものとした。図１２に示すように、４相の多相クロックの立ち上がりエッジでデータを取り込むと、この多相クロックと同期した、位相の異なる４相の多相データを取得することができる。

次に、図１３を参照して多相クロック生成部１１１について説明する。図１３は多相クロック生成部１１１の回路構成の一例を示す図である。多相クロック生成部１１１は、差動アンプ１３１、１３２を用いたリングオシレータにより実現することができる。このリングオシレータでは、周期をＴとし相数をＰとすると、互いにＴ／Ｐ位相がずれた相数Ｐの多相クロックを生成することができる。尚、上で述べたように、本実施例では相数Ｐ＝４とした。

次に多相データ取込部１１２について図１４を参照して説明する。図１４は、多相データ取込部１１２の回路構成の一例を示す図である。本実施例の多相データ取込部１１２は、図１４に示すようにフリップフロップ１４１〜１４４を並列に接続し、それぞれに多相クロックのうち、位相が異なるクロックを入力クロックとすることにより実現できる。

各フリップフロップへの入力クロックを、位相の異なるクロックとすることにより、各フリップフロップにおいて異なるタイミングで二値化出力よりデータを取り込むことでき、二値化出力を多相データとして出力することが可能となる。尚、フリップフロップ１４１〜１４４は、実施例１の図８で説明したフリップフロップとそれぞれが同様の構成であっても良い。

データリカバー部１１３は、多相データ取込部１１２から出力された多相データと多相クロックを用いてデータを復元する。本実施例のデータリカバー部１１３は、特許文献２に記載された方法で実現することができる。すなわち、本実施例のデータリカバー部１１３では、入力データの周波数をｆ１、多相クロックの周波数をｆ２としたとき、多相データのそれぞれから平均的にｆ１／ｆ２ビットを抽出し、データを復元している。

このように、本実施例では、多相クロックに同期して、二値化出力から多相のデータを取り込み、この多相データを復元しているので、より正確に入力データを復元することができる。

以下に図面を参照して本発明の実施例４について説明する。図１５は実施例４のデータ処理装置２００Ｃの機能ブロック図の一例を示す図である。データ処理装置２００Ｃでは、実施例１の二値化制御部２１０に模擬パルス生成部１５１が設けられた点が実施例１と異なる。よって、図１５において実施例１と同様の機能、構成を有する部分には実施例１の説明で用いた符号と同じ符号を付与し、説明を省略する。

データ処理装置２００Ｃの二値化制御部２１０Ａは、二値化部２１、デューティ検出部２２、制御部２３、模擬パルス生成部１５１により構成されている。

模擬パルス生成部１５１は、データ取込部２５の入力部分を模擬した回路である。以下に模擬パルス生成部１５１について説明する。図１６は本実施例の模擬パルス生成部１５１の回路構成の一例を示す図である。模擬パルス生成部１５１は、データ取込部２５を構成するインバータ８０ａと同じ特性を有する同じサイズのインバタータ１５１ａにより実現される。

データ取込部２５におけるインバータ８０ａのスレッショルド電圧は、そのデバイス条件や温度、電源電圧等の変動により変動する。このため、入力データのデューティが所望の値に制御されて二値化出力とされても、データ取込部２５の入力部分を構成するインバータ８０ａのスレッショルド電圧によってデータ取込部２５内部へ供給される二値化出力のデューティがずれるという問題があった。

そこで、データ取込部２５のインバータ８０ａと同じサイズで且つ同じ特性を有し、インバータ８０ａの模擬インバータとなるインバータ１５１ａを配置した。このインバータ１５１ａに二値化出力を入力し、その出力を模擬パルスとすれば、データ取込部２５の内部に供給される二値化出力を正確に再現することができる。

また、インバータ１５１ａにより生成される模擬パルスをデューティ検出部２２に供給し、この模擬パルスのデューティに基づき入力データのデューティを制御することにより、データ取込部２５内部に供給される二値化出力のデューティをより正確に制御することができる。また、本実施例の模擬パルス生成部１５１で生成される模擬パルスは二値化出力の反転信号となるため、本実施例の制御部２３Ａは実施例１の制御部２３と逆の極性を持つものとした。

尚、模擬パルス生成部１５１を実現するインバータ１５１ａを、インバータ８０ａの正確な模擬インバータとする場合、ＩＣ上でのレイアウトについてもその形状、場所等を考慮し、マッチング特性を確保することが望ましい。

以上に説明したように、本実施例ではデータ取込部２５内部に供給される二値化出力の模擬パルスのデューティを制御することにより、より正確に二値化された入力データを取り込むことができる。

以下に図面を参照して本発明の実施例５について説明する。図１７は実施例５のデータ処理装置２００Ｄの機能ブロック図の一例を示す図である。本発明の実施例５は、実施例４で説明した図１５に示す二値化制御部２１０Ａと、実施例２で説明した図９に示す取込部２２０Ａにより構成されている。よって、図１７において実施例２および実施例４と同様の機能、構成を有する部分には実施例２および実施例４の説明で用いた符号と同じ符号を付与し、説明を省略する。

実施例５のデータ処理装置２００Ｄでは、二値化制御部２１０Ａにおいて入力データをデューティ制御された二値化出力とし、取込部２２０Ａは、この二値化出力よりデータを取り込んでいる。

係る構成によれば、データ取込部２５内部に供給される二値化出力の模擬パルスのデューティを制御することにより、より正確に二値化された入力データを取り込むことができる。また、データ取込部２５において、二値化出力と同期して二値化出力からデータを取り込むので、正確に二値化された入力データを取り込むことができる。

以下に図面を参照して本発明の実施例６について説明する。図１８は実施例６のデータ処理装置２００Ｅの機能ブロック図の一例を示す図である。本発明の実施例６は、実施例４で説明した図１５に示す二値化制御部２１０Ａと、実施例３で説明した図１１に示す取込部２２０Ｂにより構成されている。よって、図１８において実施例３および実施例４と同様の機能、構成を有する部分には実施例３および実施例４の説明で用いた符号と同じ符号を付与し、説明を省略する。

実施例６のデータ処理装置２００Ｅでは、二値化制御部２１０Ａにおいて入力データをデューティ制御された二値化出力とし、取込部２２０Ｂは、この二値化出力からデータを取り込んでいる。

係る構成によれば、データ取込部２５内部に供給される二値化出力の模擬パルスのデューティを制御することにより、より正確に二値化された入力データを取り込むことができる。また、多相クロックに同期して、二値化出力から多相のデータを取り込み、この多相データを復元しているので、より正確に入力データを復元することができる。

以下に図面を参照して本発明の実施例７について説明する。図１９は本発明の実施例７のデータ処理装置２００Ｆの機能ブロック図の一例を示す図である。実施例７のデータ処理装置２００Ｆは、実施例３の図１１で説明したデータ処理装置２００Ｂにおけるデューティ検出部２２を平均値検出部１９１に置き換えた点が実施例３と異なる。よって、図１９において、実施例３と同様の機能、構成を有する部分には実施例３の説明で用いた符号と同じ符号を付与し、説明を省略する。

データ処理装置２００Ｆは、二値化部２１、制御部２３、多相クロック生成部１１１、多相データ取込部１１２、データリカバー部１１３、平均値検出部１９１により構成されている。

入力データは、二値化部２１により二値化出力とされ、この二値化出力は多相データ取込部１１２に入力される。多相データ取込部１１２では、多相クロック生成部１１１で生成される多相クロックに同期して、二値化出力からデータを取り込み、多相データとして出力する。そして、多相データ取込部１１２は、この多相データをデータリカバー部１１３と平均値検出部１９１へ供給する。データリカバー部１１３は、この多相データおよび多相クロックを用いて入力データを復元している。そして、この復元されたデータは、データ処理装置２００Ｆの出力データとして、外部装置へ出力される。平均値検出部１９１は、多相データの平均値を検出し、この平均値を制御部２３へ出力する。制御部２３では、この平均値と基準値を比較した結果に基づきデューティ制御信号を二値化部２１へ出力している。

以下に本実施例の平均値検出部１９１について説明する。図２０は、本実施例の平均値検出部１９１の回路構成の一例を示す図である。

平均値検出部１９１は、抵抗２０ａ〜２０ｄ、抵抗２０１、オペアンプ２０２を用いた加算回路２３０にローパスフィルタ２４０が接続されて構成されている。加算回路２３０は、多入力加算回路により実現されても良く、この加算回路２３０により多相データを加算している。そして、平均値検出部１９１は、加算回路２３０における加算結果をローパスフィルタ２４０にかけることで多相データの平均値を検出している。またここで、加算回路２３０で加算される各データの重み付けを１／相数Ｐとすることにより、平均値検出部１９１から出力される平均値をＶｌからＶｈの間とすることができる。尚、本実施例では、相数Ｐ＝４であり、二値化出力がＬレベルの時の値をＶｌ、二値化出力がＨレベルの時の値をＶｈとしている。また、本実施例における各抵抗の抵抗値は、抵抗２０ａ〜２０ｄの抵抗値をＲとしたとき、抵抗２１０の抵抗値がＲ／Ｐ、すなわち本実施例ではＰ／４となるようにしても良い。

このようにして検出された平均値は、実施例１で説明した数１を用いてデューティに変換することができる。よって、本実施例において検出された多相データの平均値を用いて二値化出力のデューティを制御することができる。

係る構成によれば、多相データの平均値を検出し、その平均値からデューティを算出した結果に基づき入力データの二値化におけるデューティ制御を行うので、より正確に二値化された入力データを取り込むことができる。また、多相クロックに同期して、二値化出力から多相のデータを取り込み、この多相データを復元しているので、より正確に入力データを復元することができる。

また、本実施例の平均値検出部１９１は、上述した回路構成以外の構成により実現することができる。図２１は、本実施例の平均値検出部１９１を実現するその他の回路構成の例を示す図である。

図２１に示す平均値検出部１９１Ａは、ディジタルフィルタ２５０とＤ／Ａ変換器２６０により構成されている。平均値検出部１９１Ａでは、図２０で説明した加算回路２３０とローパスフィルタ２４０において行われる多相データの加算および平均値の検出を行っている。

ディジタルフィルタ２５０では、ディジタル値の多相データの平均値を検出する処理を行う。この処理結果は、Ｄ／Ａ変換器２６０によりアナログ値へ変換され、制御部２３へ出力される。制御部２３では、この平均値と基準値を比較した結果に基づきデューティ制御信号を二値化部２１へ出力している。尚ここで、ディジタルフィルタ２５０は、例えばＦＩＲ（Finite Impulse Response）フィルタやＩＩＲ（Infinite Impulse Response）フィルタなどにより実現することができる。

係る構成によれば、平均値の検出にディジタル回路を使用するため、回路規模の増大を抑え、かつ消費電力を低減するデータ処理装置を提供できる。

以下に図面を参照して本発明の実施例８について説明する。図２２は本発明の実施例８のデータ処理装置２００Ｇの機能ブロック図の一例を示す図である。実施例８のデータ処理装置２００Ｇは、実施例７の図１９で説明したデータ処理装置２００Ｆにおける制御部２３をディジタル比較回路２７０に置き換えた点が実施例７と異なる。よって、図２２において、実施例７と同様の機能、構成を有する部分には実施例７の説明で用いた符号と同じ符号を付与し、説明を省略する。

実施例８のデータ処理装置２００Ｇでは、実施例７で説明した平均検出部１９１Ａが適用されている。ディジタルフィルタ２５０における処理により、ディジタル値の多相データの平均値が検出されると、この平均値はディジタル比較部２７０へ供給される。

ディジタル比較器２７０では予め基準値が設定されており、この基準値と平均値をディジタル的に比較する処理を行う。そして、この比較処理の結果がディジタル値で出力される。この比較結果は、Ｄ／Ａ変換器２６０に供給されてアナログ値へ変換されたデューティ制御信号とされ、二値化部２１に供給される。

係る構成によれば、多相データの平均値を検出し、その平均値からデューティを算出した結果に基づき入力データの二値化におけるデューティ制御を行うので、より正確に二値化された入力データを取り込むことができる。また、多相クロックに同期して、二値化出力から多相のデータを取り込み、この多相データを復元しているので、より正確に入力データを復元することができる。

また、入力データのデューティ制御に用いる回路がディジタル化されているため、回路規模の増大を抑え、かつ消費電力を低減するデータ処理装置を提供できる。

以上、各実施例に基づき本発明の説明を行ってきたが、上記実施例にあげた構成、形状、その他の要素との組み合わせなど、ここで示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。

本発明は、入力データをスレッショルド電圧に基づき二値化するデータ処理装置に応用することができる。

受信データの劣化により、受信データのデューティが崩れた例を示す図である。 実施例１のデータ処理装置２００の機能ブロック図の一例を示す図である。 二値化部２１の回路構成の一例を示す図である。 接続点Ａにおける電圧Ｖａのレベル制御とデューティ制御を説明する図である。 電圧Ｖａに対応したＰＭＯＳトランジスタ３６ｅのドレイン電流Ｉｃｏｎｔを説明する図である。 二値化出力のデューティ検出について説明する図である。 入力データのデューティが５０％からずれた場合を説明する図である。 フリップフロップの回路構成の一例を示す図である。 実施例２のデータ処理装置２００Ａの機能ブロック図の一例を示す図である。 クロックリカバー部９１の回路構成の一例を示す図である。 実施例３のデータ処理装置２００Ｂの機能ブロック図の一例を示す図である。 多相クロックと多相データのタイムチャートの一例を示す図である。 多相クロック生成部１１１の回路構成の一例を示す図である。 多相データ取込部１１２の回路構成の一例を示す図である。 実施例４のデータ処理装置２００Ｃの機能ブロック図の一例を示す図である。 模擬パルス生成部１５１の回路構成の一例を示す図である。 実施例５のデータ処理装置２００Ｄの機能ブロック図の一例を示す図である。 実施例６のデータ処理装置２００Ｅの機能ブロック図の一例を示す図である。 実施例７のデータ処理装置２００Ｆの機能ブロック図の一例を示す図である。 平均値検出部１９１の回路構成の一例を示す図である。 平均値検出部１９１を実現するその他の回路構成の例を示す図である。 実施例８のデータ処理装置２００Ｇの機能ブロック図の一例を示す図である。

符号の説明

２１ 二値化部
２１ａ 差動増幅回路
２１ｂ レベル制御部
２１ｃ、２１ｄ、８０ａ、１５１ａ インバータ回路
２２ デューティ検出部
２３、２３Ａ 制御部
２４ クロック生成部
２５ データ取込部
３６ａ〜３６ｇ ＰＭＯＳトランジスタ
３７ａ〜３７ｄ ＮＭＯＳトランジスタ
９１ クロックリカバー部
１０２、２４０ ローパスフィルタ
１１１ 多相クロック生成部
１１２ 多相データ取込部
１１３ データリカバー部
１５１ 模擬パルス生成部
１９１ 平均値検出部
２００、２００Ａ〜２００Ｇ データ処理装置
２１０、２１０Ａ 二値化制御部
２２０、２２０Ａ、２２０Ｂ 取込部
２３０ 加算回路
２５０ ディジタルフィルタ
２６０ Ｄ／Ａ変換器

Claims (10)

1. 入力された入力データをスレッショルド電圧に基づき二値化する二値化手段と、
   前記二値化手段により二値化された二値化出力からデータを取り込む取込手段とを有するデータ処理装置において、
   前記二値化出力のデューティを検出するデューティ検出手段と、
   前記デューティ検出手段により検出された前記デューティに基づいて前記入力データのレベルを制御する制御手段とを有することを特徴とするデータ処理装置。
2. 入力された入力データをスレッショルド電圧に基づき二値化する二値化手段と、
   前記二値化手段により二値化された二値化出力からデータを取り込む取込手段とを有するデータ処理装置において、
   前記取込手段へ取り込まれる前記二値化出力の模擬パルスを生成する模擬パルス生成手段と、
   前記模擬パルス生成手段で生成された前記模擬パルスのデューティを検出するデューティ検出手段とを有し、
   前記デューティ検出手段により検出された前記デューティに基づいて前記入力データのレベルを制御する制御手段とを有することを特徴とするデータ処理装置。
3. 前記取込手段は、前記二値化手段により二値化された前記二値化出力からデータを取り込むタイミングを決定するクロックを生成するクロック生成手段と、
   前記クロック生成手段により生成された前記クロックと同期して、前記二値化出力からデータを取り込むデータ取込手段とを有することを特徴とする請求項１または２に記載のデータ処理装置。
4. 前記クロック生成手段は、前記二値化手段により二値化された前記二値化出力に同期した同期クロックを生成することを特徴とする請求項３に記載のデータ処理装置。
5. 前記取込手段は、前記二値化手段により二値化された前記二値化出力からデータを取り込むタイミングを決定する多相のクロックを生成する多相クロック生成手段と、
   前記多相クロック生成手段により生成された多相のクロックと同期して、前記二値化出力から多相のデータを取り込む多相データ取込手段と、
   前記多相クロック生成手段により生成される多相クロックと、前記多相データ取込手段より取り込まれた多相のデータを用いて前記二値化出力から取り込んだデータを復元するデータ復元手段とを有することを特徴とする請求項１ないし４のいずれか一項に記載のデータ処理装置。
6. 入力された入力データをスレッショルド電圧に基づき二値化する二値化手段と、
   前記二値化手段により二値化された二値化出力からデータを取り込む取込手段とを有するデータ処理装置において、
   前記二値化出力の平均値を検出する平均値検出手段を有し、
   前記平均値検出手段により検出された前記平均値に基づいて前記入力データのレベルを制御する制御手段とを有することを有することを特徴とするデータ処理装置。
7. 前記取込手段は、前記二値化手段により二値化された前記二値化出力からデータを取り込むタイミングを決定する多相のクロックを生成する多相クロック生成手段と、
   前記多相クロック生成手段により生成された多相のクロックと同期して、前記二値化出力から多相のデータを取り込む多相データ取込手段とを有し、
   前記平均値検出手段は、前記多相データ取込手段により取り込まれた多相のデータの平均値を検出することを特徴とする請求項６に記載のデータ処理装置。
8. 前記平均値検出手段と、前記制御手段とがディジタル回路により構成されており、
   前記制御手段の出力信号が入力されるＤ／Ａ変換手段を有し、
   前記Ｄ／Ａ変換手段によりアナログ値へ変換された信号に基づいて前記入力データのレベルを制御することを特徴とする請求項６または７に記載のデータ処理装置。
9. 前記制御手段は、前記デューティが５０％となるように前記入力データのレベルを制御することを特徴とする請求項１ないし８のいずれか一項に記載のデータ処理装置。
10. 前記二値化手段は、前記入力データが入力される差動増幅回路と、
    前記差動増幅回路の出力側に接続された可変電流源と、
    前記差動増幅回路の出力側と前記可変電流源との接続点の電圧の振幅を制限する振幅制限手段とを有することを特徴とする請求項１ないし９のいずれか一項に記載のデータ処理装置。

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