JP2006340366A - 部分的クロック周期誤差情報の導出 - Google Patents

Abstract

【課題】ローカルクロック周波数を高めることなくローカルクロック同期の精度を高めること。
【解決手段】部分的クロック周期誤差情報を導出することによってローカルクロック(52)の同期誤差を決定する技術を開示する。この技術により、同期誤差を決定するシステムは、マスタクロック(30)に応じてタイミングメッセージを生成し、そのタイミングメッセージに応じて同期誤差がローカルクロックの周期のフラクションを含むようにローカルクロックの同期誤差を決定する誤差測定回路（72）を含む。
【選択図】 図１

Description

本発明は、ローカルクロックの同期誤差を決定(determining)するシステムおよび方法に関する。

様々なシステムが、複数のクロックを含む場合がある。例えば、分散型システムは、複数のネットワークノードを含み、その各ネットワークノードがそれ自体のローカルクロックを有する場合がある。もう１つの例において、モジュール式システムは、複数のモジュール式構成要素を含み、その各構成要素がそれ自体のローカルクロックを有する場合がある。

複数のクロックを有するシステムは、クロックに保持された時間を同期させるメカニズムを含む場合がある。例えば、クロック同期メカニズムは、マスタクロックと、そのマスタクロックに保持された時間とネットワークノード内またはモジュール式構成要素内のローカルクロックに保持された時間の同期誤差を決定するメカニズムとを含む場合がある。同期誤差を使用して、マスタクロックと同期させるためにローカルクロックに適用される補正を決定することができる。

同期誤差を決定する従来のメカニズムは、ローカルクロックの周波数に依存するクロック同期における不感帯を作り出す場合がある。例えば、同期誤差を決定する従来のメカニズムは、ローカルクロックに保持された時間をマスタクロックに保持された時間と比較する場合がある。さらに、ローカルクロックは、ローカル発振器の１周期に１回時間を更新するカウンタとして実現される場合がある。その結果、同期誤差を決定する従来のメカニズムは、多くてもローカルクロックの１周期に１回しかマスタクロックとローカルクロックとの差を検出しない場合があり、それによりローカルクロックの周期と等しい不感帯ができる。

ローカルクロックの周波数に依存するクロック同期メカニズムにおける不感帯を減少させる１つの方法は、ローカルクロックを駆動するローカル発振器の周波数を高めることである。残念ながら、その方法は、消費電力を増大させ、ローカルクロックを含むネットワークノードまたはモジュール式構成要素内の回路のコストを高める場合がある。

部分的クロック周期誤差情報（ｆｒａｃｔｉｏｎａｌ ｃｌｏｃｋ ｐｅｒｉｏｄ ｅｒｒｏｒ ｉｎｆｏｒｍａｔｉｏｎ）を導出することによってローカルクロックの同期誤差を決定する技術を開示する。この技術は、ローカルクロック周波数を高めることなくローカルクロック同期の精度を高めることができる。この技術により同期誤差を決定するシステムは、マスタクロックに応じてタイミングメッセージを生成し、そのタイミングメッセージに応じて同期誤差がローカルクロックの周期のフラクション（ｆｒａｃｔｉｏｎ）を含むようにローカルクロックの同期誤差を決定する誤差測定回路を含む。

本発明のその他の特徴および利点は、以下の詳しい説明から明らかになるであろう。

本発明は、その特定の例示的な実施形態と関連して説明され、したがって図面が参照される。

図１は、部分的クロック周期誤差情報を導出することによってローカルクロック３２の同期誤差８４を決定するためにこの教示に含まれる分散型システム１００を示す。分散型システム１００は、１対の構成要素１０と１２を含み、構成要素１０と１２はそれぞれのクロック、すなわち構成要素１０のマスタクロック３０と構成要素１２のローカルクロック３２を有する。構成要素１２は、ローカルクロック３２に応じて同期誤差８４を生成する誤差測定回路７２と、マスタクロック３０と関連したタイミング機能とを含む。

マスタクロック３０は、構成要素１０内の発振器４０によって生成された発振器信号６０に応じてマスタ時間８０を生成する。ローカルクロック３２は、構成要素１２内の発振器４２で生成された発振器信号６２に応じてローカル時間８２を生成する。マスタクロック３０とローカルクロック３２はそれぞれ、時間を表すカウンタ値を保持するカウンタ／レジスタを含む場合がある。１つの実施形態において、マスタクロック３０は、発振器信号６０の立ち上がりでマスタ時間８０を更新し、ローカルクロック３２は、発振器信号６２の立ち上がりでローカル時間８２を更新する。

構成要素１０と１２は、構成要素１０と１２間の通信リンク１４による通信を可能にする入出力回路５０と入出力回路５２をそれぞれ含む。入出力回路５０は、マスタクロック３０からのマスタ時間８０に応じてタイミングメッセージ１６を生成し、そのタイミングメッセージ１６を通信リンク１４を介して転送する。タイミングメッセージ１６は、マスタ時間８０のサンプル８１を伝える。

誤差測定回路７２は、タイミングメッセージ１６を取得し、それを使用して同期誤差８４を生成する。同期誤差８４は、タイミングメッセージ１６で伝えられたマスタ時間８０のサンプル８１とローカル時間８２のサンプルとの差を示す。同期誤差８４は、マスタクロック３０とローカルクロック３２のサンプルの値の差を、マスタクロック３０とローカルクロック３２間の部分的クロック周期誤差と共に含む。同期誤差８４の部分的クロック周期誤差情報を使用して、同期誤差分解能をより細かくすることによって、クロック同期メカニズムのフィードバックコントローラの性能を改善することができる。

１つの実施形態において、誤差測定回路７２は、タイミングメッセージ１６と関連したタイミング特徴（ｔｉｍｉｎｇ ｆｅａｔｕｒｅ）を使って同期誤差８４内の部分的クロック周期誤差情報を導出する。タイミングメッセージ１６のタイミング特徴は、構成要素１２にタイミングメッセージ１６が到達した時間である。タイミング特徴は、タイミングメッセージ１６の所定のビットパターンと関連付けることができる。

入出力回路５２は、タイミングメッセージ１６のタイミング特徴の検出に応じて信号を生成し、その信号を誤差測定回路７２に提供する。例えば、入出力回路５２は、タイミングメッセージが通信リンク１４を介して到達したときに信号を生成する。もう１つの例において、入出力回路５２は、通信リンク１４上でタイミングメッセージ１６内の所定のビットパターンが検出されたときに信号を生成してもよい。

図２は、ローカルクロック３２の更新を駆動する発振器信号６２に対するマスタクロック３０のタイミング特徴を示す。マスタクロック３０のタイミング特徴は、マスタクロック３０の更新を駆動しまた入出力回路５０によるタイミングメッセージ１６の送信を駆動する発振器信号６０と関連付けられる。示した例の発振器信号６０と発振器信号６２のエッジは、△Ｔの位相差を有する。位相差△Ｔは、発振器６０と６２の周期Ｔのフラクション、すなわちマスタクロック３０とローカルクロック３２の部分的周期（ｆｒａｃｔｉｏｎａｌ ｐｅｒｉｏｄ）である。誤差測定回路７２は、位相差△Ｔを測定し、それを同期誤差８４の部分的クロック周期誤差として使用する。

図３は、１つの実施形態における位相差△Ｔを測定するための誤差測定回路７２内の回路１６０を示す。回路１６０は、増幅器１１２、抵抗器Ｒ、スイッチＳ１、キャパシタＣｌ、アナログディジタル変換カード１１４、およびルックアップテーブル１１６を含む。増幅器１１２の入力１１８は、直流電圧Ｖｄｃが印加される。

誤差測定回路７２は、タイミングメッセージ１６のタイミング特徴が検出されたときにスイッチＳ１を開く。スイッチＳ１が開くと、増幅器１１２の出力とアナログディジタル変換カード１１４への入力の間のノード１２０の電圧に傾斜が生じる。ローカル発振器信号６２の次の立ち上がりで、誤差測定回路７２は、アナログディジタル変換カード１１４を使用してノード１２０の電圧をサンプリングする。サンプリングされた電圧は、ルックアップテーブル１１６の内容によって位相差ΔＴに変換される。ルックアップテーブル１１６の内容は、較正手順によって決定することができる。

図４は、もう１つの実施形態における誤差測定回路７２内の位相差△Ｔを測定する回路１７０を示す。回路１７０は、例えば論理ゲートのチェーンなどの遅延要素の列１３０と、Ｄ型フリップフロップの列１４０と、ルックアップテーブル１５０とを含む。

誤差測定回路７２は、タイミングメッセージ１６のタイミング特徴１５２を遅延要素の列１３０に印加し、タイミング特徴１５２は、チェーン内の各遅延要素を伝播する。例えば、タイミング特徴１５２は、入出力回路５２によるタイミングメッセージ１６の受け取りを示すエッジか、または入出力回路５２によるタイミングメッセージ１６の所定のビットパターンの検出を示すエッジである。発振器信号６２の立ち上がりで、列１４０の各フリップフロップは、列１３０の対応する遅延要素の出力をサンプリングする。例えば１１１１０００で示されるパターンのロジックパターンは、発振器信号６２の立ち上がりに対するタイミング特徴１５２を示す。列１４０のフリップフロップのロジックパターンは、ルックアップテーブル１５０の内容によって位相差△Ｔに変換される。ルックアップテーブル１５０の内容は、実験によってあらかじめプログラムされてもよい。

図５は、誤差測定回路７２内の同期誤差８４を生成するための回路を示す。誤差測定回路７２は、タイミングメッセージ１６で伝えられるマスタ時間８０のサンプル８１とローカル時間８２のサンプルとの差１８１を生成するコンパレータ１８０を含む。測定回路７２は、位相差△Ｔを差１８１と組み合わせる（例えば、加算する）結合回路１８２を含む。コンパレータ１８０は、マスタ時間８１とローカル時間８２のビット分解能に対応するビット分解能を有することがある。同期誤差８４を使用することにより、既知の技術を使ってローカルクロック３２の時間を修正することができる。

本発明の以上の詳しい説明は、例示のために提供され、網羅的でもなく本発明を開示した厳密な実施形態に例示に限定するものでもない。したがって、本発明の範囲は、添付の特許請求の範囲によって定義される。

部分的クロック周期誤差情報を導出することによってローカルクロックの同期誤差を決定するためのこの教示に含まれる分散型システムを示す図である。 ローカルクロックに対するマスタクロックのタイミング特徴を示す図である。 １つの実施形態におけるマスタクロックとローカルクロックの位相差△Ｔを測定する回路を示す図である。 もう１つの実施形態におけるマスタクロックとローカルクロックの位相差△Ｔを測定する回路を示す図である。 部分的クロック周期情報を含む同期誤差を生成するためのこの教示による誤差測定回路内の回路を示す図である。

符号の説明

１６ タイミングメッセージ
３０ マスタクロック
５２ ローカルクロック
７２ 誤差測定回路

Claims (10)

1. マスタクロックに応じてタイミングメッセージを生成する手段と、
   前記タイミングメッセージに応じて、同期誤差が前記ローカルクロックの周期のフラクションを含むように前記同期誤差を決定する誤差測定回路と、
   を有することを特徴とするローカルクロックの同期誤差を決定するシステム。
2. 前記誤差測定回路が、前記タイミングメッセージのタイミング特徴に応じてフラクションを決定することを特徴とする請求項１に記載のシステム。
3. 前記誤差測定回路が、前記マスタクロックのサンプルと前記ローカルクロックのサンプルの差と前記フラクションを組み合わせることによって前記同期誤差を決定することを特徴とする請求項２に記載のシステム。
4. 前記誤差測定回路が、前記タイミング特徴と前記ローカルクロックの位相差を測定することによって前記フラクションを決定することを特徴とする請求項２に記載のシステム。
5. 前記タイミング特徴が、前記タイミングメッセージの到達時間であることを特徴とする請求項１に記載のシステム。
6. マスタクロックに応じてタイミングメッセージを生成するステップと、
   前記タイミングメッセージに応じて、同期誤差が前記ローカルクロックの周期のフラクションを含むように同期誤差を決定するステップと、
   を含むことを特徴とするローカルクロックの同期誤差を決定する方法。
7. 前記同期誤差を決定するステップが、前記タイミングメッセージのタイミング特徴に応じて前記フラクションを決定するステップを含むことを特徴とする請求項６に記載の方法。
8. 前記同期誤差を決定するステップが、前記マスタクロックのサンプルと前記ローカルクロックのサンプルの差と前記フラクションを組み合わせることによって前記同期誤差を決定するステップを含むことを特徴とする請求項７に記載の方法。
9. 前記フラクションを決定するステップが、前記タイミング特徴と前記ローカルクロックの位相差を測定するステップを含むことを特徴とする請求項７に記載の方法。
10. 前記タイミング特徴が、前記タイミングメッセージの到達時間であることを特徴とする請求項６に記載の方法。
    

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