JPH11202063A - 時間検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 ダイナミックレンジの広さと高分解時間能を
両立させた時間検出回路の提供。 【解決手段】 スタートＦＦ回路１はスタート信号ｓｔ
ｔでセットされ、保持されたスタート信号ｈｓｔｔを出
力する。信号ｈｓｔｔは、同期スタートＦＦ回路２のＤ
入力及びTAC 1のスタート信号入力とされる。基準クロ
ックとの同期をとって出力される同期スタート信号ｃｓ
ｔｔは、TAC 1にストップ信号として入力され、スター
ト側非同期時間ΔＴ１が検出される。同様に、ストップ
ＦＦ回路４、同期ストップＦＦ回路５、遅延回路６の連
携作用により、TAC 2にスタート信号とストップ信号が
与えられ、ストップ側の非同期時間ΔＴ２が検出され
る。残りの時間は、ＡＮＤ回路７の出力パルスを受ける
ＴＤＣで検出される。同期型の発振回路を基準クロック
回路３に代えて用いれば、スタート側非同期時間ΔＴ１
の発生を回避出来る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準クロックを利
用してスタート信号とストップ信号の間の時間を計測す
る時間検出回路に関し、更に詳しく言えば、スタート信
号、ストップ信号の各々と基準クロックとの非同期によ
り生ずる微小時間を検出するとともに、スタート信号、
ストップ信号の間で基準クロックに同期したパルスを発
生できる時間検出回路に関する。

【０００２】

【従来の技術】従来より公知の時間検出回路で採用され
ている検出方式として、ＴＤＣ（Timeto Digita1 Conve
rter）及びＴＡＣ（Time to Amplitude Converter ）と
呼ぱれる２種の方式がある。ＴＤＣ方式は、スタート信
号の入力時点からストップ信号の入力時点に至る間の基
準クロックを計数して両信号入力時点間の時間経過を検
出する方式であり、時間検出回路に２進数で１６桁以上
（２¹⁶以上）の広いダイナミック・レンジ（計測可能な
時間範囲）を持たせることが可能であるが、時間分解能
は通常０．５nsec程度とそれ程高くない。

【０００３】一方、ＴＡＣ方式を採用した時間検出回路
では、スタート信号入力時点からストップ信号入力時点
までコンデンサを一定電流で充電し、到達した充電電位
をＡ／Ｄ変換することで両信号入力時点間の時間経過が
求められる。１０psec程度の時間分解能を得ることは十
分可能であり、ＴＤＣ方式に比して高い時間分解能が容
易に得られる。しかし、ダイナミック・レンジについて
は、使用するＡＤＣ（ＡＤ変換器）の性能に依存して１
０⁴ 程度であり、ＴＡＣ方式に比して狭い。

【０００４】これを補うために、ＡＤ変換の変換比（１
ビット当りの時間）を調整して計測時間範囲に予めレン
ジ条件を設ける場合がある。しかし、この手法を用いる
と当然時間分解能は低下する。このような事情から、従
来は計測時聞の長短に応じてＴＡＣ方式の検出回路とＴ
ＤＣ方式の検出回路を使い分けることが通例となってい
た。

【０００５】図５（１）は、従来のＴＤＣ方式の時間検
出回路の構成をブロック図で示したものである。同図に
示した時間検出回路は、フリップ・フロップ回路（以
下、ＦＦ回路と略称）５１、基準クロック回路５２、Ａ
ＮＤ回路５３及びスケーラ回路５４を備えている。ＦＦ
回路５１のセット端子にはスタート信号が入力され、リ
セット端子にはストップ信号が入力される。また、ＡＮ
Ｄ回路５３には、ＦＦ回路５１と基準クロック回路５２
の各出力が入力される。そして、ＡＮＤ回路５３の出力
はスケーラ回路５４に入力される。

【０００６】ＦＦ回路５１はスタート信号でセットさ
れ、ストップ信号でリセットされる。従って、スタート
信号入力時点からストップ信号入力時点に至る間、ＦＦ
回路５１の出力はオンレベルとなる。その間、ＦＦ回路
５１の出力と基準クロック回路５２から出力される基準
クロックのパルスとの論理積で得られるパルスがスケー
ラ回路５４で計数される。この計数値により、スタート
信号入力時点からストップ信号入力時点に至る間に経過
した時間が検出される。

【０００７】図５（１）に示した時間検出回路について
諸信号のタイミングチャートを例示すれば、図５（２）
のようになる。同図の例では、スタート信号を形成する
パルス１は基準クロックのオフ期間（時点ａと時点ｂの
間）に到来し、ストップ信号を形成するパルス２は、基
準クロックのオン期間（時点ｄと時点ｆの間）に到来し
ている。

【０００８】このタイミングチャートから判るように、
スタート信号（パルス１）が時点ａから時点ｂの間に到
来した場合、スケーラ５４ヘの出力パルスはオフレベル
のままであり、時間計測には反映されない。これと同様
の事象はストップ信号到来時においても生じる。即ち、
もし時点ｃから時点ｄの間にストップ信号が到来した場
合、その間の時間が計測出来なくなり、また、ストップ
信号が時点ｆから時点ｇの間に到来した場合にもその間
の時間情報は得られない。更にストップ信号がバルス２
のようなタイミングで到来した場合、ＡＮＤ回路５３の
出力がパルス３のような極端にパルス幅の狭いパルスと
なり、スケーラ５４の不感限界のために、計数されない
ことがある。

【０００９】このように、従来のＴＤＣの回路方式で
は、スタート信号及びストップ信号が基準クロックと非
同期関係で到来することに伴って、基準クロックのパル
ス１周期（Ｔclock ）未満の微小時間に関する時間計測
が出来ないばかりか、基準クロックの計数回路（スケー
ラ５４）へ送出されるＡＮＤ回路出力パルス幅が極端に
短縮される現象に起因した計数誤差が生じるという間題
点があった。

【００１０】

【発明が解決しようとする課題】本発明は、上記従来技
術の欠点を解消することにある。即ち、本発明は基準ク
ロックのパルス１周期未満の微小時間についても時間計
測が可能で、計数手段に出力されるパルスの幅不足に起
因した計数不感性の誤差の発生を回避出来る時間検出回
路を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、スタート信号
とストップ信号の各入力時点間の時間計測のために用い
られる時間検出回路に、それらスタート／ストップ信号
と基準クロックとの間の非同期関係によって微小時間が
発生した場合にこれを検出することが出来る手段を具備
させることで上記課題を解決したものである。

【００１２】即ち、本発明の一つの好ましい形態に従え
ば、スタート信号の入力時点とストップ信号の入力時点
の間の時間経過を検出する時間検出回路は、基準クロッ
ク発生手段と、スタート信号を保持して該保持されたス
タート信号と前記基準クロック発生手段から出力される
基準クロックとの同期をとって同期スタート信号を発生
する手段と、前記保持されたスタート信号の発生時点か
ら前記同期スタート信号間の発生時点の間に経過する微
小時間をスタート側の非同期時間として求める手段を備
えている。

【００１３】更に上記時間検出回路は、ストップ信号を
保持して該保持されたストップ信号と前記基準クロック
発生手段から出力される基準クロックとの同期をとって
同期ストップ信号を発生する手段と、前記保持されたス
トップ信号を前記基準クロックの１周期分遅延させた遅
延ストップ信号を発生する手段と、前記同期ストップ信
号の発生時点と前記遅延ストップ信号の発生時点の間の
微小時間をストップ側の非同期時間として求める手段を
備え、前記ストップ側で求められた微小時間と前記スタ
ート側で求められた微小時間に基づいて基準クロックの
１周期未満の時間を検出する。

【００１４】上記時間検出回路は更に、前記同期スター
ト信号の発生時点と前記同期ストップ信号のの発生時点
の間に前記同期型の基準クロック発生手段から出力され
る基準クロックについて、該基準クロックと同期したパ
ルスを出力する手段を設けることで、スタート側とスト
ップ側の微小時間を除いた時間成分を検出するための信
号を得ることが出来る。

【００１５】本発明の別の一つの好ましい形態に従え
ば、スタート信号の入力時点とストップ信号の入力時点
の間の時間経過を検出する時間検出回路は、スタート信
号の入力に同期して基準クロックを出力する同期型のク
ロック発生手段と、ストップ信号を保持して該保持され
たストップ信号と前記同期型の基準クロック発生手段か
ら出力される基準クロックとの同期をとって同期ストッ
プ信号を発生する手段と、前記保持されたストップ信号
を前記基準クロックの１周期分遅延させた遅延ストップ
信号を発生する手段と、前記同期ストップ信号の発生時
点と前記遅延ストップ信号の発生時点の間の微小時間を
ストップ側の非同期時間として求める手段を備え、前記
ストップ側で求められた微小時間に基づいて基準クロッ
クの１周期未満の時間を検出する。

【００１６】本形態においては、スタート側での基準ク
ロックとスタート信号入力との非同期関係が解消される
ので、スタート側で微小時間を計測する必要が無くな
る。また、本形態で具体化される時間検出回路は更に、
前記スタート信号の発生時点と前記同期ストップ信号の
発生時点の間に前記同期型の基準クロック発生手段から
出力される基準クロックについて、該基準クロックと同
期したパルスを出力する手段を設けることで、ストップ
側のみで発生する微小時間を除いた時間成分を検出する
ための信号を得ることが出来る。

【００１７】なお、スタート側あるいはストップ側で基
準クロックとの非同期関係に起因して発生する微小時間
（基準クロック１周期未満の時間）を求める手段として
は、従来のＴＡＣが利用出来る。また、ストップ側ある
いはスタート側とストップ側の双方で発生する非同期に
よる微小時間を除いた時間成分を検出するための信号
は、従来のＴＤＣで計数することによって１周期以上の
時間を計測できる。

【００１８】この場合、同期ストップ信号から１周期前
のパルスを余分に計数することになるのでＴＤＣの初期
値を−１に設定する、計数値から１を差し引く、あるい
は１周期遅れた基準クロックとの論理積を求めてＴＤＣ
に与えるなどの手段が講じられる。

【００１９】

【発明の実施の形態】図１は、本発明の一つの実施形態
について説明するブロック図である。回路全体は、スタ
ートＦＦ回路１と、同期スタートＦＦ回路２、基準クロ
ック回路３、ストップＦＦ回路４、同期ストップＦＦ回
路５、遅延回路６、ＡＮＤ回路７の他に、２個のＴＡＣ
（TAC 1, TAC 2）及び１個のＴＤＣを含んでいる。これ
らＴＡＣ並びにＴＤＣ自体は従来より周知の構成のもの
（ＴＤＣについては図５に例示）が使用出来る。

【００２０】先ずスタート側について見ると、スタート
ＦＦ回路１はスタート信号ｓｔｔの入力でセットされ、
保持されたスタート信号ｈｓｔｔを出力する。この保持
されたスタート信号ｈｓｔｔは、同期スタートＦＦ回路
２のＤ入力に印加されるとともに第１のＴＡＣ（TAC
1）にスタート信号として入力される。

【００２１】同期スタートＦＦ回路２は、この保持され
たスタート信号ｈｓｔｔと基準クロック（基準クロック
３から出力パルス）の同期をとり、同期スタート信号ｃ
ｓｔｔを出力する。即ち、保持されたスタート信号ｈｓ
ｔｔの入力時時点以降に到来する最初の基準クロックの
入力機会に会わせて同期スタート信号ｃｓｔｔが出力さ
れる。そして、この同期スタート信号ｃｓｔｔが、第１
のＴＡＣ（TAC 1）に、ストップ信号として入力され
る。

【００２２】基準クロックのパルスは一定の周期Ｔcloc
k で断続的に出力されるから、保持されたスタート信号
ｈｓｔｔの同期スタートＦＦ回路２への入力時点から同
期スタート信号ｃｓｔｔの出力時点に至る間には時間Δ
Ｔ１が経過する。従って、第１のＴＡＣ（TAC 1）は、
この経過時間ΔＴ１を計測することになる。経過時間Δ
Ｔ１は、スタート信号ｓｔｔと基準クロックとの非同期
によって生じた時間であり、基準クロックの周期Ｔcloc
k を越えない微小時間である。即ち、０≦ΔＴ１＜Ｔcl
ock と考えることが出来る（ＦＦ回路の応答遅れなどの
影響は無視出来る程度に小さい）。このようにして、第
１のＴＡＣ（TAC 1）によって、スタート側における基
準クロックとスタート信号の非同期量を表わす微小時間
ΔＴ１が計測される。

【００２３】次にストップ側について見ると、ストップ
ＦＦ回路４はストップ信号ｓｔｐの入力でセットされ、
保持されたストップ信号ｈｓｔｐを出力する。この保持
されたストップ信号ｈｓｔｐは同期ストップＦＦ回路５
のＤ入力に印加されるとともに遅延回路６に入力され
る。同期ストップＦＦ回路５は、この保持されたストッ
プ信号ｈｓｔｐと基準クロック（基準クロック回路３の
出力パルス）の同期をとって同期ストップ信号ｃｓｔｐ
を出力する。即ち、保持されたストップ信号ｈｓｔｐの
入力時時点以降に到来する最初の基準クロックの入力タ
イミングに合わせて同期ストップ信号ｃｓｔｐが出力さ
れる。そして、この同期ストップ信号ｃｓｔｐが、第２
のＴＡＣ（TAC 2）に、スタート信号として入力され
る。

【００２４】一方、遅延回路６は、入力された保持され
たストップ信号（ストップＦＦ回路４の出力）を基準ク
ロックの１周期Ｔclock に等しい時間だけ遅らせて遅延
ストップ信号ｄｓｔｐとして出力する。この遅延ストッ
プ信号ｄｓｔｐが、第２のＴＡＣ（TAC 2）にストップ
信号として入力される。

【００２５】従って、第２のＴＡＣ（TAC 2）により計
測されるのは、同期ストップ信号ｃｓｔｐの入力時点
（同期ストップＦＦ回路５の出力時点）から遅延ストッ
プ信号ｄｓｔｐの入力時点（遅延回路６の出力時点）に
至る間の経過時間△Ｔ２である。これはストップ信号の
基準クロックとの非同期量を表わす微小時間である。

【００２６】この微小時間ΔＴ２はストップ側の非同期
量を表わしており、基準クロックの１周期Ｔclock を越
えることはなく、０＜ΔＴ２≦Ｔclock と考えることが
出来る（ＦＦ回路の応答遅れなどの影響は無視出来る程
度に小さい）。

【００２７】このようにして、各ＴＡＣ（TAC 1及びTAC
2）からはスタート側及びストップ側で基準クロックと
の非同期によって発生する微小時間ΔＴ１、ΔＴ２を表
わす出力（内部のＡＤ変換器でディジタル化された信
号）が得られる。

【００２８】一方、ＴＤＣへの出力を提供するために、
（１）同期スタートＦＦ回路２の出力、（２）同期スト
ップＦＦ回路５の反転出力、（３）基準クロック回路３
からの基準クロック、がそれぞれＡＮＤ回路７に入力さ
れる。ＡＮＤ回路７は、パルス信号（１）、（２）の双
方がオンである場合に限り、基準クロック（３）の入力
ゲートを開放し、それ以外の条件では閉塞する。

【００２９】ところで、本実施形態の回路は初期状態乃
至リセット状態において、何れのＦＦ回路１、２、４、
５もリセット状態にある。従ってここでは、同期スター
トＦＦ回路２の出力がオフのために、ＡＮＤ回路７の基
準クロックのための入力ゲートが閉状態とされ、ＡＮＤ
回路７から基準クロックがＴＤＣに送出されることはな
い。

【００３０】次に、このような初期状態乃至リセット状
態にあるところにスタート信号ｓｔｔが到来すると、ス
タートＦＦ回路１がセットされ、次いで基準クロックの
到来によって同期スタートＦＦ回路２の出力がオン（保
持されたスタート信号ｈｓｔｔの基準クロックに同期し
た出力信号ｃｓｔｔ）となる。その結果、ＡＮＤ回路７
は、基準クロックのパルスの到来毎にこれを通過させ、
ＴＤＣに送出するようになる。

【００３１】更に、ストップ信号ｓｔｐが到来するとス
トップＦＦ回路４がセットされ、次いで基準クロックの
到来によって同期ストップＦＦ回路５の反転出力がオフ
となる。その結果、ＡＮＤ回路７が閉じられて基準パル
スの送出を停止する。ここで注目すべきことは、同期ス
タートＦＦ回路２、同期ストップＦＦ回路５は、いずれ
も基準クロックに同期して動作するので、ＡＮＤ回路７
の出力パルス幅が極端に短くならないことである。

【００３２】ＴＤＣではスタート信号ｓｔｔの到来時点
からストップ信号ｓｔｐの到来時点に至る全時間Ｔtota
l の内、スタート側及びストップ側で基準クロックとの
非同期で生じる微小時間ΔＴ１、ΔＴ２を除いた部分を
Ｔclock-clock で表わせば、 Ｔtotal ＝ΔＴ１＋Ｔclock-clock ＋ΔＴ２ ・・・（１） となる。

【００３３】Ｔclock-clock は基準クロックの周期Ｔcl
ock の整数倍となるから、これをＮ・Ｔclock で表わす
と、（１）式は、 Ｔtotal ＝ΔＴ１＋Ｎ・Ｔclock ＋ΔＴ２ ・・・（２） と書ける。従って、ＴＤＣ、TAC 1、TAC 2の各出力を独
立に得て、必要に応じて加算すれば全時間が計測され
る。また、これら３出力を加算する回路を付設すれば
（図示省略）Ｔtotal を表わす出力を直接得ることが出
来る。但し、後述するように、時間Ｔclock-clock を表
わすＮは、実際にＴＤＣで計数される値Ｎ’より１小さ
い。従って、上式（２）はＴＤＣで計数される値Ｎ’を
使って、 Ｔtotal ＝ΔＴ１＋（Ｎ’−１）・Ｔclock ＋ΔＴ２ ・・・（３） とも書ける。

【００３４】図３は、本実施形態に係る回路構成（図
１）についてタイミングチャートを記したものである。
同図に示したように、スタート信号ｓｔｔが入力された
時点ｈでスタートＦＦ回路１がセットされ、保持された
スタート信号ｈｓｔｔがオンレベルとなる。これによ
り、ＴＡＣ（TAC 1）による時間計測が開始される。

【００３５】一方、時点ｈ以降最初に基準クロックが到
来した時点ｉから同期スタート信号ｃｓｔｔがオンレベ
ルとなり、ＡＮＤ回路７の出力は基準クロックとオン・
オフが同期したパルス信号となり、ＴＤＣによる計数が
開始されると同時にＴＡＣ（TAC 1）による時間計測が
停止される。時点ｈから時点ｉまでの経過時間がスター
ト側における基準クロックとの非同期で発生した時間Δ
Ｔ１であり、この微小時間ΔＴ１がスタート側のＴＡＣ
（TAC 1）で計測される。

【００３６】やがて、ストップ信号ｓｔｐが時点ｋで入
力されるとストップＦＦ回路４がセットされ、保持され
たストップ信号ｈｓｔｐがオンレベルとなる。次いで、
時点ｋ以降最初に基準クロックが到来した時点ｌから、
同期ストップ信号ｃｓｔｐがオンレベルとなる。この時
点でＡＮＤ回路７の出力はオフとなり、基準クロックの
ＴＤＣによる計数は停止すると同時にＴＡＣ（TAC 2）
による時間計測が開始される。

【００３７】更に、時点ｋから基準クロックの１周期
（Ｔclock ）後の時点ｍから、遅延回路６の出力である
遅延されたストップ信号ｄｓｔｐがオンレベルとなる。
その結果、ＴＡＣ（TAC 2）による時間計測が停止され
る。時点ｌから時点ｍまでの経過時間が、ストップ側に
おける基準クロックとの非同期で発生した時間ΔＴ２で
あり、この微小時間ΔＴ２がストップ側のＴＡＣ（TAC
2）で計測される。

【００３８】即ち、時点ｊ（最後にＴＤＣで計数される
基準クロックの到来時点）から時点ｌ（その次の基準ク
ロックの到来時点）までに間に経過する時間は、基準ク
ロックの１周期Ｔclock であり、時点ｋ（ストップ信号
ｓｔｐの入力時点）から時点ｍ（遅延ストップ信号ｄｓ
ｔｐの出力時点）までに経過する時間も同様に１周期Ｔ
clock である。

【００３９】従って、両時点ｋ、ｍ間の１周期の時間か
ら両時点ｋ、ｌ間の経過時聞を差し引いた時間、言い換
えれば両時点ｌ、ｍ間の経過時間は、両時点ｊ、ｋ間に
経過する時間に等しくなる。この時間は、ストップ側の
非同期で発生する微小時聞ΔＴ２に他ならない。

【００４０】一方、時点ｉから時点ｌまでの期間を通し
てＡＮＤ回路７は、基準クロックとオン・オフが同期し
た出力パルスを送出し続ける。当然、この出力パルスの
パルス幅は基準クロックのそれと等しいから、前述した
従来技術のように極端に幅の狭いパルスとはなり得な
い。但し、この期間のパルスには、時点ｊから時点ｌ間
の１クロックが含まれているため、外部のＴＤＣで得ら
れる計数値は１だけ大きく出力されることに注意する必
要がある。正しい基準クロック計数値を得るために、Ｔ
ＤＣの初期値を０でなく−１にしても良い。また、基準
クロックのパルスを遅延回路を挟んでＡＮＤ回路７に入
力し、１周期分Ｔclock だけ遅らせて論理積をとって送
出するようにしても良い（この場合の初期値は０）。

【００４１】次に、図２は、本発明の別の実施形態につ
いて説明するブロック図である。本実施形態は、図１に
示した構成において、基準クロック回路３に代えて、同
期型の基準クロック発生手段、例えばＡＮＤ回路と遅延
素子から構成される同期型の発振回路を用いたものに相
当している。

【００４２】図２を参照すると、回路全体は、スタート
ＦＦ回路８、同期型の発振回路９、ストップＦＦ回路１
０、同期ストップＦＦ回路１１、遅延回路１２、ＡＮＤ
回路１３の他に、１個のＴＡＣ（TAC 2）及び１個のＴ
ＤＣを含んでいる。これらＴＡＣ並びにＴＤＣ自体は従
来より周知の構成のもの（ＴＤＣについては図５に例
示）が使用出来る。

【００４３】先ず、スタートＦＦ回路８はスタート信号
ｓｔｔの入力でセットされ、保持されたスタート信号ｈ
ｓｔｔを出力する。この保持されたスタート信号ｈｓｔ
ｔは、同期型の発振回路９に印加される。これにより、
スタート信号ｓｔｔの入力と同期して同期型の発振回路
９から基準クロックの送出が開始される。同期型の発振
回路９からの基準クロックは、ストップ側に設けられた
同期ストップＦＦ回路１１のセット端子並びにＡＮＤ回
路１３の一方の入力端子に入力される。

【００４４】一方、ストップ側のストップＦＦ回路１０
はストップ信号ｓｔｐの入力でセットされ、保持された
ストップ信号ｈｓｔｐを出力する。この保持されたスト
ップ信号ｈｓｔｐは同期ストップＦＦ回路１１のＤ入力
に印加されるとともに遅延回路１２に入力される。

【００４５】同期ストップＦＦ回路１１は、この保持さ
れたストップ信号ｈｓｔｐと基準クロック（同期型の発
振回路９の出力パルス）の同期をとって同期ストップ信
号ｃｓｔｐを出力する。即ち、保持されたストップ信号
ｈｓｔｐの入力時時点以降に到来する最初の基準クロッ
クの入力タイミングに合わせて同期ストップ信号ｃｓｔ
ｐが出力される。そして、この同期ストップ信号ｃｓｔ
ｐが、ＴＡＣ（TAC 2）に、スタート信号として入力さ
れる。

【００４６】更に、遅延回路１２は、入力された保持さ
れたストップ信号（ストップＦＦ回路１０の出力）を基
準クロックの１周期Ｔclock に等しい時間だけ遅らせて
遅延ストップ信号ｄｓｔｐとして出力する。この遅延ス
トップ信号ｄｓｔｐが、第２のＴＡＣ（TAC 2）にスト
ップ信号として入力される。

【００４７】従って、TAC 2により計測されるのは、同
期ストップ信号ｃｓｔｐの入力時点（同期ストップＦＦ
回路１１の出力時点）から遅延ストップ信号ｄｓｔｐの
入力時点（遅延回路１２の出力時点）に至る間の経過時
間ΔＴ２である。これはストップ信号の基準クロックと
の非同期量を表わす微小時間である。

【００４８】この微小時間ΔＴ２はストップ側の非同期
量を表わしており、基準クロックの１周期Ｔclock を越
えることはなく、０＜ΔＴ２≦Ｔclock と考えることが
出来る（ＦＦ回路の応答遅れなどの影響は無視出来る程
度に小さい）。

【００４９】このようにして、本実施形態では、TAC 2
からストップ側で基準クロックとの非同期によって発生
する微小時間ΔＴ２を表わす出力（内部のＡＤ変換器で
ディジタル化された信号）が得られる。また、同期型の
発振回路９を基準クロックの発生手段に用いたために、
スタート側では基準クロックとの非同期による微小時間
発生しない（ΔＴ１＝０）。

【００５０】ＡＮＤ回路１３への入力について見ると、
上記したように、（１）同期型の発振回路９の出力と、
（２）同期ストップＦＦ回路１１の反転出力が入力され
ている。ＡＮＤ回路１３は、（２）がオンである場合に
限り、入力ゲートを開放し、それ以外の条件では閉塞す
る。

【００５１】本実施形態の回路も初期状態乃至リセット
状態において、何れのＦＦ回路８、９、１０、１１もリ
セット状態にある。この条件では、同期スタートＦＦ回
路８の出力がオフである故に、同期型発振回路９は発振
動作をしないため、ＡＮＤ回路１３から基準クロックが
ＴＤＣに送出されることはない。

【００５２】次に、このような初期状態乃至リセット状
態にあるところにスタート信号ｓｔｔが到来すると、ス
タートＦＦ回路８がセットされ、同時に同期型の発振回
路９から基準クロックの送出が開始される。その結果、
ＡＮＤ回路１３は、基準クロックのパルスの到来毎にこ
れを通過させ、ＴＤＣに送出するようになる。

【００５３】更に、ストップ信号ｓｔｐが到来するとス
トップＦＦ回路１０がセットされ、次いで同期型の発振
回路９からの基準クロックの到来によって、同期ストッ
プＦＦ回路１１の反転出力がオフとなる。その結果、Ａ
ＮＤ回路１３が閉じられて基準パルスの送出を停止す
る。ここで注目すべきことは、ＡＮＤ回路１３へ入力さ
れるパルス信号は、一方は基準クロック自身であり、他
方は基準クロックと同期してオン・オフ状態が切り替わ
る同期ストップＦＦ回路１１の反転出力であるため、Ａ
ＮＤ回路１３の出力パルス幅が極端に短くならないこと
である。

【００５４】本実施形態においては、ＴＤＣはスタート
信号ｓｔｔの到来時点からストップ信号ｓｔｐの到来時
点に至る全時間Ｔtotal の内、ストップ側で基準クロッ
クとの非同期で生じる微小時間ΔＴ２を除いた部分をＴ
clock-clock で表わせば、 Ｔtotal ＝Ｔclock-clock ＋ΔＴ２ ・・・（４） となる。

【００５５】Ｔclock-clock は基準クロックの周期Ｔcl
ock の整数倍となるから、これをＮ・Ｔclock で表わす
と、（４）式は、 Ｔtotal ＝Ｎ・Ｔclock ＋ΔＴ２ ・・・（５） と書ける。従って、ＴＤＣ、TAC 2の各出力を独立に得
て、必要に応じて加算すれば良い。また、これら２つの
出力を加算する回路を付設すれば（図示省略）Ｔtotal
を表わす出力を直接得ることが出来る。但し、本実施形
態においても、時間Ｔclock-clockを表わすＮは、実際
にＴＤＣで計数される値Ｎ’より１小さい。従って、上
式（５）はＴＤＣで計数される値Ｎ’を使って、 Ｔtotal ＝（Ｎ’−１）Ｔclock ＋ΔＴ２ ・・・（６） とも書ける。

【００５６】図４は、本実施形態に係る回路構成（図
２）についてタイミングチャートを図３と同様の形式で
記したものである。同図に示したように、スタート信号
ｓｔｔが入力された時点ｎでスタートＦＦ回路８がセッ
トされ、保持されたスタート信号ｈｓｔｔがオンレベル
となる。これと同期して、同期型の発振回路９から基準
クロックの出力が開始される。また、上述したように、
この時点ｎで同期ストップＦＦ回路１１の反転出力はオ
ンレベルにあるから、ＡＮＤ回路１３の出力は基準クロ
ックとオン・オフが同期したパルス信号となり、ＴＤＣ
による計数が開始される。即ち、本実施形態では、図
１、図３を参照して説明した実施形態とは違って、スタ
ート側では基準クロックとの非同期は生じない（ΔＴ１
＝０と考えても良い）。

【００５７】やがて、ストップ信号ｓｔｐが時点ｐで入
力されるとストップＦＦ回路１０がセットされ、保持さ
れたストップ信号ｈｓｔｐがオンレベルとなる。次い
で、時点ｐ以降最初に基準クロックが到来した時点ｑか
ら、同期ストップ信号ｃｓｔｐがオンレベルとなる。こ
の時点でＡＮＤ回路１３の出力はオフとなり、基準クロ
ックのＴＤＣによる計数は停止すると同時にＴＡＣ（TA
C 2）による時間計測が開始される。

【００５８】更に、時点ｐから基準クロックの１周期
（Ｔclock ）後の時点ｒから、遅延回路１２の出力であ
る遅延されたストップ信号ｄｓｔｐがオンレベルとな
る。その結果、ＴＡＣ（TAC 2）による時間計測が停止
される。時点ｏから時点ｐまでの経過時間がストップ側
における基準クロックとの非同期で発生した時間ΔＴ２
であり、この微小時間ΔＴ２がＴＡＣ（TAC 2）で計測
される。

【００５９】即ち、時点ｏ（最後にＴＤＣで計数される
基準クロックの到来時点）から時点ｑ（その次の基準ク
ロックの到来時点）までに間に経過する時間は、基準ク
ロックの１周期Ｔclock であり、時点ｐ（ストップ信号
ｓｔｐの入力時点）から時点ｒ（遅延ストップ信号ｄｓ
ｔｐの出力時点）までに経過する時間も同様に１周期Ｔ
clock である。

【００６０】従って、両時点ｐ、ｒ間の１周期の時間か
ら両時点ｐ、ｑ間の経過時聞を差し引いた時間、言い換
えれば両時点ｑ、ｒ間の経過時間は、両時点ｏ、ｐ間に
経過する時間に等しい。この時間は、ストップ側の非同
期で発生する微小時聞△Ｔ２に他ならない。

【００６１】一方、時点ｎから時点ｒまでの期間を通し
て、ＡＮＤ回路１３は基準クロックとオン・オフが同期
した出力パルスを送出し続ける。当然、この出力パルス
のパルス幅は基準クロックのそれと等しいから、前述し
た従来技術のように極端に幅の狭いパルスとはなり得な
い。

【００６２】但し、この期間のパルスには時点ｏから時
点ｑ間の１クロックが含まれているため、外部のＴＤＣ
で得られる計数値は１だけ大きく出力されることに注意
する必要がある。従って、前述の実施形態の場合と同様
に、正しい基準クロック計数値を得るために、ＴＤＣの
初期値を０でなく−１にしても良い。また、基準クロッ
クのパルスを遅延回路を挟んでＡＮＤ回路１３に入力
し、１周期分Ｔclock だけ遅らせて論理積をとって送出
するようにしても良い（この場合の初期値は０）。

【００６３】

【発明の効果】以上説明したように、本発明を適用した
時間検出回路は、スタート信号あるいはストップ信号の
入力タイミングと基準クロックの出力タイミングに非同
期が存在しても、その非同期によって発生する微小時間
を切り離して計測出来る。また更に、被計測時間から上
記微小時間を除いた部分の時間をパルス数で表わす基準
クロックを外部に出力出来る。

【００６４】従って、スタート側あるいはストップ側で
発生し得る微小時間を表わす出力と、被計測時間から微
小時間を除いた時間を表わす出力（基準クロックのパル
ス数）を、それぞれに適合した検出回路（前者について
はＴＡＣ、後者についてはＴＤＣ）を用いて検出するこ
とで、ダイナミックレンジの広さと高時間分解能の高さ
を両立させることが可能になった。

【図面の簡単な説明】

【図１】本発明の一つの実施形態について説明するブロ
ック図である。

【図２】本発明の別の一つの実施形態について説明する
ブロック図である。

【図３】図１に示した回路構成について、諸信号の状態
推移を説明するタイミングチャートである。

【図４】図２に示した回路構成について、諸信号の状態
推移を説明するタイミングチャートである。

【図５】従来のＴＤＣを用いた時間検出回路について、
（１）回路構成と、（２）諸信号の状態推移を説明する
タイミングチャートを示したものである。

【符号の説明】

１ フリップ・フロップ回路（スタートＦＦ回路） ２ フリップ・フロップ回路（同期スタートＦＦ回路） ３ 基準クロック回路 ４ フリップ・フロップ回路（ストップＦＦ回路） ５ フリップ・フロップ回路（同期ストップＦＦ回路） ６ 遅延回路 ７ ＡＮＤ回路 ８ フリップ・フロップ回路（スタートＦＦ回路） ９ 同期型の発振回路 １０ フリップ・フロップ回路（ストップＦＦ回路） １１ フリップ・フロップ回路（同期ストップＦＦ回
路） １２ 遅延回路 １３ ＡＮＤ回路 ５１ フリップ・フロップ回路 ５２ 基準クロック回路 ５３ ＡＮＤ回路 ５４ スケーラ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 スタート信号の入力時点とストップ信号
   の入力時点の間の時間経過を検出する時間検出回路にお
   いて、 基準クロック発生手段と、 前記スタート信号を保持して該保持されたスタート信号
   と前記基準クロック発生手段から出力される基準クロッ
   クとの同期をとって同期スタート信号を発生する手段
   と、 前記保持されたスタート信号の発生時点から前記同期ス
   タート信号間の発生時点の間に経過する微小時間をスタ
   ート側の非同期時間として求める手段と、 前記ストップ信号を保持して該保持されたストップ信号
   と前記基準クロック発生手段から出力される基準クロッ
   クとの同期をとって同期ストップ信号を発生する手段
   と、 前記保持されたストップ信号を前記基準クロックの１周
   期分遅延させた遅延ストップ信号を発生する手段と、 前記同期ストップ信号の発生時点と前記遅延ストップ信
   号の発生時点の間の微小時間をストップ側の非同期時間
   として求める手段を備え、 前記ストップ側で求められた微小時間と前記スタート側
   で求められた微小時間に基づいて基準クロックの１周期
   未満の時間を検出するようにした、前記時間検出回路。
2. 【請求項２】 前記同期スタート信号の発生時点と前記
   同期ストップ信号のの発生時点の間に前記同期型の基準
   クロック発生手段から出力される基準クロックについ
   て、該基準クロックと同期したパルスを出力する手段を
   更に備えた、請求項１に記載された時間検出回路。
3. 【請求項３】 スタート信号の入力時点とストップ信号
   の入力時点の間の時間経過を検出する時間検出回路にお
   いて、 前記スタート信号の入力に同期して基準クロックを出力
   する同期型のクロック発生手段と、前記ストップ信号を
   保持して該保持されたストップ信号と前記同期型の基準
   クロック発生手段から出力される基準クロックとの同期
   をとって同期ストップ信号を発生する手段と、前記保持
   されたストップ信号を前記基準クロックの１周期分遅延
   させた遅延ストップ信号を発生する手段と、前記同期ス
   トップ信号の発生時点と前記遅延ストップ信号の発生時
   点の間の微小時間をストップ側の非同期時間として求め
   る手段と、 前記ストップ側で求められた微小時間に基づいて基準ク
   ロックの１周期未満の時間を検出するようにした、前記
   時間検出回路。
4. 【請求項４】 前記スタート信号の入力時点と前記同期
   ストップ信号の発生時点の間に前記同期型の基準クロッ
   ク発生手段から出力される基準クロックについて、該基
   準クロックと同期したパルスを出力する手段を更に備え
   た、請求項３に記載された時間検出回路。