JPS63309888A

JPS63309888A - 時間計測装置

Info

Publication number: JPS63309888A
Application number: JP14551187A
Authority: JP
Inventors: Yuji Yamaguchi; 雄二山口; Nobuo Koyanagi; 小柳　伸男; Takao Asaka; 浅香　孝雄
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1987-06-11
Filing date: 1987-06-11
Publication date: 1988-12-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】イ、「発明の目的」（産業上の利用分野）本発明は、被測定信号Ａ＋、Ｂ＋間の時間差を計測する
装置に関する。更に詳述すると所ｍｍ数時間を電圧に変
換し、この電圧値をＡＤ変換することで端数時間を計測
し、精密に時間差を計測する装置の改善に関するもので
ある。

〔従来の技術）第４図を用いて２つの信号の時間差を計測する先行技術
を説明する。第４図において、（２）は被測定信号間１
であり、（３）は被測定信号Ｂ１である。

そしてこの２つの信号の時間差ＴＭを次のような動作で
精密に計測している。

一定な周期ｔｏの基準クロック〈第４図（＋）参照）と
被測定信号Ａ＋、Ｂ＋との位相差、即ち、端数時間に応
じたパルス幅Ｔ×とＴＹを得る（第４図（４）参照）。

なお、パルス幅Ｔｘの方をスタート端数パルスＳＡＮパ
ルス幅−ｒｙの方をストップ端数パルスＳａと呼ぶ。ま
た、端数時間を厳密な意味で名えば第４図に示ずように
ΔＸ（被測定信号Ａ富の立上がりエツジから次の最初の
基準クロックの立上がりエツジＣ１までの時間）、ΔＹ
（被測定信号Ｂ１の立上がりエツジから次の最初の基準
クロックの立上がりエツジＣ３までの時間）である。

しかし、被測定信号Ａ＋、８＋　と基準クロックのタイ
ミングによっては、Δｘ　’ｅ　Ｏ、ΔＹ〜０となる場
合もあり、パルス幅、Ｑの端数パルス５ＡＩＳｓを発生
させることは困難なことである。従って通常は第４図（
４）に示づように端数パルスＳ　Ａ　ＩＳａのパルス幅
として、Ｔ×＝ΔＸ　＋　ｊ　Ｏ１ＴＹ−Δｙ＋ｔ０の
パルス信号を用いている。そしてこのパルス幅Ｔｘ、Ｔ
ｙの期間、例えばコンデンサに定電流を印加しＣ１この
パルス幅Ｔｘ。

Ｔｙを電圧値Ｖｘ、Ｖｙに変換しく第４図（５）参照）
、その後この電圧値をＡＤ変換することで、ＴＸ。

Ｔｙを読取る。一方、第４図（４）に示す２つの端数パ
ルスＳＡ　、ＳＲの立下りエツジの期間、ゲートを開け
て、この期間に通過する周期ｔｏの基準クロック（この
ゲートを通過した基準クロックのことを本明細書ではゲ
ーティングクロックと呼ぶ）の数（Ｎ）を計数すると、
（１）式の関係が成立つ。

ＴＭ　＝Ｎ　ｔｏ　＋Ｔｘ−Ｔｙ　　　　　　　　（１
）従って、この（１）式の演算を行うことにより時間差
ＴＭを精密に読取っている。

〔発明が解決しようとする問題点）時間計測装置においては、第４図（２）と（３）に示す
被測定信号Ａ＋　、Ｂ＋が時間差ＴＭを保ちつつ、繰返
し加えられる。従ってＲ間計測装置は、複数回に亘って
時間差ＴＭを計測する。即ち、複数回に亘って端数時間
Ｔｘ、Ｔｙを電圧に変換して計８Ｉ１１１Ｉる。ここで
基準クロック（第４図（１）参照）は、時間計測装置の
内部に備えた発振器から出力されるものであり、一方、
被測定信号Ａ＋、Ｂ＋は任意のタイミングで装置へ印加
されるものである。

従って、基準クロックの位相と被測定信号Ａ＋＋Ｂ１の
位相とは同ｍ関係がないので、端数ＦＩ＃間Ｔｘ、Ｔｙ
の値は、繰返し測定する度に異なる値である。しかし、
時間・電圧変換特性に直線性誤差がなければ、ＩＩ間差
ＴＭが一定であるかぎり、（Ｔｘ−Ｔｙ　）も一定であ
る。例えば基準クロックと被測定信号Ａ＋、Ｂ＋との位
相関係により成る瞬間の測定ではＴｘ　＝９ｎｓ、　Ｔ
ｙ　＝３ｎｓの時もあり、別の瞬間の測定ではＴｘ　＝
　７ｎｓ、　Ｔｙ　−Ｉｎｓの時もある。しかしその差
、Ｔｘ−”ｒＹ＝６ｎｓは繰返し測定しても一定である
。

しかし理想と反して一般に時間・電圧変換器における時
間・電圧変換特性には直線性誤差がある。

これに起因して（Ｔｘ−Ｔｙ）は測定するたびに責なっ
てくる。即ち、時間差’ｒｒ＋の測定値にバラツキが生
じる問題がある。

これを第５図を用いて説明する。第５図は時間・電圧変
換特性を示す図である。同図において実線は、直線性誤
差を有した時間・電圧変換特性を示し、一点鎖線は理想
的な特性を示している。ここで、成るタイミングで時間
差ＴＭを測定した時のスタート端数パルスＳＡとストッ
プ端数パルスＳｓのパルス幅が　ｔＸＩとｊＹ＋であっ
たとする。また、別のタイミングで測定した時がｔＸ２
とｔＹ２であったとする。

時間差ＴＭは変動していないと仮定すれば時間・電圧変
換器に加えられる（’ｊｘ＋　　ｊｙ＋＞と（ｔｘ２−
ｔＹ２）の値は第５図に示すように同じくΔ１）である
。時間電圧変換器は、この端数パルスｔＸ１．・・・＋
ｔＹ２をそれぞれＶ　ｘ　＋　＋・・・。

ＶＹ２の電圧に変換するが、第５図のように直線性誤差
があれば、（ｊｘ＋　　ｉｙ＋　）に相当する電圧ΔＶ
、と（ｉＸ２　１：Ｙ２　）に相当する電圧Δ■２とは
、ΔＶ＋〜Δｖ２となる。従って、測定のたびに時間差
ＴＨにバラツキが生じて問題である。

本発明の目的は、時間・電圧変換特性に直線性誤差があ
っても、上記スタート端数パルスとストップ端数パルス
の差（Ｔｘ−Ｔｙ　）が一定となり、時間差ＴＭの測定
にバラツキのない時間計測装置を提供することである。

口、「発明の構成」（問題点を解決するための手段）本発明は、上記問題点を解決するために被測定信号と基
準クロックとの位相差である端数時間を電圧値に変換し
、これに演算を加えることで、被測定信号間の時間差を
計測する装置において、複数個の被測定信号を導入し、イれぞれ時間τ２だけ遅
らせた信号を出ツノする遅延線（１，２）と、前記被測定信号のうち先に発生したタイミングに合せて
ストップ信号を出力する手段（３）と、このストップ信
号を前記時間で２より小さい時間τ１だけ遅らせたスタ
ート信号を出力する遅延線（７）と、前記ストップ信号に同期して基準クロックの発振を停止
させるとともにスイッチによりループを開放し、スター
ト信号に同期して発振を開始するとともにロック状態に
あった時の電圧値をＶＣＯに加えることで一定な周期の
基準クロックを出力すＰＬＬ回路と、を備え、被測定信号とＷ準りロックとを同期するように
制御したものである。

（実施例〕以下、図面を用いて本発明の詳細な説明する。

第１図は本発明に係る時間計測装置の要部の構成例を示
した図、第２図は第１図装置のタイムチャート、第３図
は第１図ブロック５の具体的構成例を示した図である。

第１図において、ブロック５は遅延Ｉ＊１．２と論理和
ゲート３と、時間差測定回路４より構成される。このブ
ロック５の具体的な構成例は第３図に示す。７は遅延線
、８は加えられた電圧Ｖｃにより出力信＠ＳＣの発振周
波数が変化するＶＣＯ（ｖｏｌｔａｇｅ　ｃｏｎｔｒｏ
ｌｌｅｄ　ｏｓｃｉｌｌａｔｏｒ　）　、９はホールド
用コンデンサ、１０は一定な周期１．の基準信号Ｓｒを
出力する発振器、１１は発振器１０の基準信＠ＳｒとＶ
ＣＯ８の出力信号ＳＣを導入し２つの信号の位相差に応
じた信号Ｓｏ比出力る位相差検出器、１２は位相差検出
器１１の出力を平滑するローパスフィルタ（以下ＬＰＦ
と記す）、１３はＰＬＬ回路のループをオン・オフする
スイッチである。

被測定信号Ａ１はゲート３の一方の入力端子に加えられ
るとともに遅延線１にて、時間τ２だけ遅れた信号Ａ２
として時間差測定回路４に加えられる。

また被測定信号Ｂ＋はゲート３の他方の入力端子に加え
られるとともに遅延線２にて、時間τ２だけ遅れた信号
Ｂ２として時間差測定回路４に加えられる。時間差測定
回路４は導入した２つの信号Ａ２．８２の時間差に応じ
た信号Ｓｏを出力する。なお、信号Ａ２．８２は等しく
時間で２だけ被測定信号Ａ＋、Ｂ＋を遅延させたもので
あるから、時間差測定回路４の出力Ｓｏは被測定信号Ａ
１．Ｂ１の時間差を意味する。

この時間差測定回路４は、ｖｃｏａの出力信号を基準ク
ロックＳＧとして導入し、第４図で説明したようにこの
基準クロックＳＣと信号Ａ２との位相差に基づくスター
ト端数パルスＳＡ　　（例えばパルス幅Ｔｘ）と、基準
クロックＳＣと信号Ｂ２との位相差に基づくストップ端
数パルスＳａ　　（例えばパルス幅Ｔｙ）を作成する。

そして、このスタート端数パルスＳＡとストップ端数パ
ルスＳａのパルス幅を電圧値に変換し、その後この電圧
値をデジタル信号へ変換する。更に、時間差測定回路４
は第４図（４）で示すように２つの端数パルスの立下り
エツジの期間、内蔵するゲートを開けてこの期間に通過
する周期１ｏの基準クロックＳＣ，即ち、ゲーテイング
ラ０ツクの数（Ｎ＞を計数する。そして、Ｎｔｏの値と
、端数時間Ｔｘと、Ｔｙを内蔵するコンピュータに送り
、ここで前記（１）式の演算を行って、時間差ＴＭに応
じた信号ｓ０を出力する。

なお、時間差測定回路４の部分は、上述のように基準ク
ロックＳＣと測定対象の信号〈第１図では信号Ａ２と８
２）との位相差に基づくスタート端数パルスＳＡとスト
ップ端数パルスＳａを得て、このパルス幅を電圧に変換
するような動作を用いて、端数時間ＴＸ、ＴＹを測定す
るものであれば、どのような構成であってもよいので、
第１図ではブロックで示したのである。しかし、本発明
を分り易くするため第３図に更に詳しい構成例を示した
。

ゲート３の出力信号Ｃはｖｃｏｓの発振動作を停止させ
るストップ信号として用い、また、この出力信号Ｃを遅
延線７にて時間τ１だけ遅延させた信号りをｖｃｏｓの
発振動作を開始させるスタート信号として用いる。なお
、ストップ信号Ｃはスイッチ１３をオフとする制御にも
用いる。発振器１０の基準信号ＳｒとＶＣＯ８の出力Ｓ
ａは位相差検出器１１に加えられ、この出力ＳｏはしＰ
Ｆ１２にて平滑された信号ＳＥとなって、スイッチ１３
を介してコンデンサ９でホールドされる。このホールド
電圧Ｖｃは、Ｖ２Ｏ３に加えられる。なお、スイッチ１
３をオンとする信号Ｉ」はブ［１ツク５から加えられる
。

まず、本発明の動作概要を述べる。本発明では被測定信
号Ａ＋、Ｂ＋と、基準クロックＳＣとが同期するように
制御している。従って、被測定信号Ａ＋、８＋が繰返し
印加されても、被測定信号Ａ７．Ｂ１と、基準クロック
Ｓａの位相差は変化しない、即ち、時間差ＴＭが一定で
あれば各端数パルスのパルス幅は繰返し測定しても変動
しないので時間・電圧変換特性の直線性誤差に基づく時
間差のバラツキは発生しない。

第２図を参照しながら第１図装置の動作を詳しく説明す
る。

発振器１０と位相差検出器１１とＬＰＦ１２とスイッチ
１３とＶＣＯ８とで、所１１ＰＬＬ回路を構成しており
、被測定信号Ａ＋、Ｂ＋が発生する前はブロック５から
の信号Ｈによりスイッチ１３はオンとなっており（第２
図（５）参照）、ＰＬＬ回路はループを閉じてロック状
態にあるとする（第２図（６）参照）。即ち、ＶＣＯ８
の出力ＳＣは発振器１０から出力される一定な周期ｔｏ
の基準信号Ｓｒと同期している。従って、ホールド用コ
ンデンサ９には、Ｖ２Ｏ３の出力ＳＣが基準信号Ｓｒと
同期する値の電圧Ｖｃがホールドされている。

このような状態で、時間差Ｔｒｔを有する２つの被測定
信号Ａ＋、Ｂ＋（第２図（＋）、（２）参照）が発生し
、遅延線１．２にて、ともに時間で２だけ遅れた信号Ａ
２．８２となって時間差測定回路４に加えられる（第２
図（７）、（８）参照）。そしてこの信号Ａ２．８２の
時間差を計ることにより被測定信号Ａ＋　、Ｂ＋の時間
差ＴＭの測定に代えている。

被測定信号Ａ＋、Ｂ＋のどちらか早く立上がったタイミ
ングに同期して、第２図では被測定信号Ａ、に同期して
ゲート３からストップ信号Ｃが発生しく第２図（３）参
照）、ｖＣＯ８の発振を停止させる（第２図（６）参照
）とともにスイッチ１３をオフとしてＰＬＬ回路のルー
プを開放する（第２図（５）参照）。そして、時間τ１
だけ遅れてスタート信号りがｖｃｏｓに加えられ、スタ
ート信号りの立上がりエツジに同期してＶＣＯ８の発振
を再開させる〈第２図（４）　、　（Ｇ）参照）。

ＶＣＯ８の発振停止中も、ホールド用コンデンサ９には
基準信号Ｓｒの周波数と一致する電圧値Ｖｃがホールド
されているので、発振を再開したＶＣＯ８の出力信号Ｓ
Ｃの周期はｔｏである。そして被測定信号Ａ、が印加さ
れてから時間τ２後に信号Ａ２が時間差測定回路４に印
加される（第２図（７）参照）。

時間差測定回路４は、第４図と同様に信号Ａ２の立上が
りエツジから２つ目の基準クロック（Ｃ２）までのパル
ス幅（Ｔｘ）を持つスタート端数パルスＳＡを作り出す
。そしてこのパルス幅Ｔｘを電圧に変換し、更にデジタ
ル値に変換する。

また、被測定信号Ａ＋の立上がりから時間ＴＭだけ遅れ
て被測定信号Ｂ、が印加される（第２図（２）参照）。

そしてこの被測定信号Ｂ＋の立上がりエツジから時間で
２後に時間差測定回路に信号Ｂ２が加えられる。

時間差測定回路４は、第４図と同様に信号Ｂ２の立上が
りエツジから２つ目の基準クロック（Ｃ４）までのパル
ス幅（ＴＹ）を持つストップ端数パルスＳａを作り出す
。そしてこのパルス幅Ｔｙを電圧に変換し、更にデジタ
ル値に変換する。

そして、基準クロックＣ２からＣ４までの間ゲートを開
き、その間にゲートを通過するゲーティングクロックの
数Ｎを計数する。

以下、上述した動作により時間差ＴＭの値をコンピュー
タで算出して信号Ｓｏとして出力する。

このように、本発明では被測定信号Ａ＋、Ｂ＋と、基準
クロックＳＣとが同期するようにｉｌＪｍシている。従
って、被測定倍ＱＡ＋、１３＋が繰返し印加されても、
被測定信号Ａ＋　、Ｂ＋と、基準クロックＳＣの位相差
は変化しないので、時間・電圧変換特性の直線性誤差に
基づく時間差のバラツキは発生しない。

なお、信号Ａ２が立上がった時点において、ＶＣＯ８の
発振が再開していないと、上記した動作が行われないの
で、その１１なことがないようにて１くＡ２が成立する
ように予め遅延線１．２゜７の値は定められている。

直線性誤差の影響を受けない理由を第２図と第５図を用
いて更に説明する。第２図の場合では、同図から明らか
なようにスタート端数時間Ｔｘについて次式の関係が成
立している。

Ｔｘ−τ１−τ２＋２ｊ。

ここで、τ盲、τ２＋　ｔＯは一定な値のものであるか
ら、スタート端数時間丁×は被測定信号Ａ１が繰返し印
加されても、必ず同一な値を繰返すことになる。そして
時間差ＴＭが一定であれば、ストップ端数ｔｆ闇丁Ｙも
同様に必ず同一な値を繰返すことになる。

一方従来装置では被測定信号Ａ＋、Ｂ＋を測定する度に
（ｉｘ＋　　　ｉｙ＋　）、（ｉｘ２　ｊｙ２）の位置
が第５図の時間軸方向で左右にシフトしたため、ΔＶ、
〜Δｖ２となった。

しかし、本発明においては、時間差Ｔｈが一定である限
り２つの端数時間Ｔ　ｘ　＊　Ｔ　Ｙは、繰返し測定し
ても必ず一定であるため（第５図の時間軸上を左右にシ
フトしない）、第５図の実線の特性曲線における点Ｐｘ
とｐｙに固定される。従って第５図に示すΔＶｏの値は
繰返し測定しても変動しない。

第３図は上述したように第１図のブロック５の部分を具
体化した例である。

第３図において、構成素子１．２．３及び信号Ａ　＋　
＋　Ａ２　＊　８　＋　＋　８２　＋　”は第１図で説
明したものと同じである。

２５、２６は端数パルス発生回路であり、信号Ａ２゜Ｂ
２．Ｃ，と基準クロックＳＣを導入し、端数パルスＳＡ
とＳｓ及びゲーティングクロック信号ＮＡとＮａを出力
するものである。

２７、３０は時間・電圧礎換器であり、端数パルス発生
回路２５．２６から導入した端数パルスＳＡ、ＳＢのパ
ルス幅に応じた電圧信号をつくり、更にこれをデジタル
値ＶＡ、ＶＢに変換して出力するものである。

２８、３１はカウンタであり、導入したゲーティングク
ロック信号ＮＡ　、ＮＢのパルス数を計数した信号ｎ　
ａ　＋　ｎ　ｂを出力するものである。

３２はコンピュータ（ＣＰＬＪと記ず）であり、時間・
電圧変換器２７．３０から信号ＶＡ　、ＶＢを導入し、
カウンタ２８．３１から信号ｎａ＋’ｌ）を導入して、
被測定信号Ａ＋　、Ｂ＋の時間差Ｔ−に対応した信号を
出力するものである。

このような第３図の装置の詳細な動作は、本出願人が昭
和６２年５月１８日にした特許出願［時間計測装置」の
中に詳細に説明されている。

この第３図の装置によれば、被測定信号Ａ＋＋８１の時
間差Ｔｒ＋に対応した信号Ｓｏを取出すことができるが
、本発明はこの第３図に示した回路に関するものではな
いので、第３図の動作説明は省略する。

ハ、「本発明の効果」本発明によれば、繰返し２つの被測定信号Ａ＋＋８１の
時間差ＴＭを測定しても、端数時間の測定にバラツキが
ないので、安定した時間測定をすることができる。従っ
て高い分解能で時間測定値を読取ることができる。

【図面の簡単な説明】

第１図は本発明に係る時間計測装置の要部の構成例を示
した図、第２図は本発明に係る装置のタイムチャート、
第３図はブロック５部の具体的構成例を示した図、第４
図は先行技術を説明するための図、第５図は時間・電圧
変換特性を示す図である。１．２．７・・・遅延線、３・・・ゲート、４・・・時
間差測定回路、８・・・ＶＣｏ、９・・・コンデンサ、
１０・・・発振器、１１・・・位相差検出器、１２・・
・ＬＰＦ、１３・・・スイッチ。

Claims

【特許請求の範囲】被測定信号と基準クロックとの位相差である端数時間を
電圧値に変換し、これに演算を加えることで、被測定信
号間の時間差を計測する装置において、複数個の被測定信号を導入し、それぞれ時間τ＿２だけ
遅らせた信号を出力する遅延線（１、２）と、前記被測定信号のうち先に発生したタイミングに合せて
ストップ信号を出力する手段（３）と、このストップ信
号を前記時間τ＿２より小さい時間τ＿１だけ遅らせた
スタート信号を出力する遅延線（７）と、前記ストップ信号に同期して基準クロックの発振を停止
させるとともにスイッチによりループを開放し、スター
ト信号に同期して発振を開始するとともにロック状態に
あった時の電圧値をＶＣＯに加えることで一定な周期の
基準クロックを出力すＰＬＬ回路と、を備え、被測定信号と基準クロックとを同期するように
制御したことを特徴とする時間計測装置。