JP2011066782A - 高出力増幅器 - Google Patents

Abstract

【課題】基板やレイアウトの制限がある場合においても、実現可能なレイアウトで広帯域に出力整合することが可能な高出力増幅器を得る。
【解決手段】入力端子１に入力される高周波信号を整合する入力整合回路４と、入力整合回路４で整合された高周波信号を増幅させる増幅素子３と、増幅素子３で増幅された高調波信号の出力インピーダンスを、出力端子２の特性インピーダンスに整合する出力整合回路７，８と、増幅素子３と出力整合回路７，８とを接続する出力ワイヤ６とを備え、出力ワイヤ６のワイヤ長を、増幅素子３の出力容量を打ち消すインダクタ成分が得られる長さに略々設定した高出力増幅器である。
【選択図】図３

Description

この発明は高出力増幅器に関し、特に、無線通信やレーダなどに用いられる高出力増幅器に関する。

無線通信やレーダなどに用いられる高出力増幅器において、広帯域化は課題の一つである。特に１０Ｗを越える高出力増幅器においては、トランジスタのインピーダンスが低く広帯域化が難しい。例えば、非特許文献１に示すように、１０Ｗを越える出力電力の高出力増幅器においては、高い出力電力を得るため単位トランジスタセルを複数並列接続している。また、入出力の整合のため、セラミック基板上の線路を用いている。図１（ａ）に非特許文献１の高出力増幅器の出力整合回路のレイアウトを模式的に示した図を、図１（ｂ）に非特許文献１の高出力増幅器の等価回路を示す。図１（ａ）において、入力整合回路は途中で省略している。

図１（ａ）および図１（ｂ）において、１は入力端子、２は出力端子、３は増幅素子、４は入力整合回路、５は入力ワイヤ、６は出力ワイヤ、７は１段目のインピーダンス変成回路、８は２段目のインピーダンス変成回路、９は半導体基板、１０は入力基板、１１は出力基板である。入力端子１から入力された高周波信号は、入力整合回路４で整合された後、入力ワイヤ５を介して増幅素子３へ入力される。増幅素子３で増幅された信号は、出力ワイヤ６を介して、１段目のインピーダンス変成回路７、２段目のインピーダンス変成回路８により、出力端子２の特性インピーダンスへ整合される。これにより、高周波信号を増幅することができる。

K. Mori, J. Nishihara, H. Utsumi, A. Inoue, and M. Miyazaki, " X-Band 14W High Efficiency Internally-Matched HFET",2008 IEEE International Microwave Symposium Digest,pp.315-318.

図１に模式的に示した非特許文献１の高出力増幅器においては、高出力を得るため増幅素子３は単位セルを複数並列合成した大きなサイズの増幅素子である。そのため、出力インピーダンスは低いインピーダンスでＺＦＥＴｏｕｔとなる。図１（ｂ）の等価回路に示すように、できるだけ広帯域な特性を得るため、出力整合回路は１段目のインピーダンス変成回路７および２段目のインピーダンス変成回路８の２段インピーダンス変成回路として、出力端子２の特性インピーダンスＺｏｕｔ３へ整合している。広帯域にするためには、１段目のインピーダンス変成回路７と２段目のインピーダンス変成回路８の間の中間インピーダンスＺｏｕｔ２を、次式（１）で示すインピーダンスとした場合に最も広帯域な特性が得られる。

理想的な特性を得るためには、１段目のインピーダンス変成回路７のインピーダンスＺ１は極めて低いインピーダンスであることが求められる。しかし、現実には、出力整合回路に用いる基板の種類、基板厚や線路幅の制限によりある値以下の低いインピーダンスは実現できず、結果として中間インピーダンスが理想的な値よりも高くなり、広帯域な特性が得られないという問題がある。図１（ａ）のレイアウトはインピーダンス変成回路７の線路が２つの２合成の場合であるが、さらに合成数が大きく４合成、８合成となった場合には、増幅素子３の幅で１段目のインピーダンス変成回路７の線路幅は制限されてしまい、制限された線路幅のインピーダンス以下にすることはできない。

図１（ａ）の出力整合回路のレイアウトでは、半導体基板９上の増幅素子３から出力ワイヤ６によって、出力基板上のインピーダンス変成回路７へ接続されている。この際、出力ワイヤは最短の長さである。この場合の出力整合の様子を図２（ａ）に示す。増幅素子３の出力インピーダンスＺＦＥＴｏｕｔは一般的に容量性の低いインピーダンスになる。出力ワイヤ６は最短の長さであるため出力ワイヤ６によるインピーダンスの移動は小さくＺｏｕｔ１とＺＦＥＴｏｕｔはほぼ同じインピーダンスである。図１に示すインピーダンスＺ１、位相Φ１の１段目のインピーダンス変成回路７により実軸上の中間インピーダンスＺｏｕｔ２に変換される。その際、１段目のインピーダンス変成回路７のインピーダンスＺ１はできうる限り低インピーダンスとしているため、容量性のインピーダンスＺＦＥＴｏｕｔは１段目のインピーダンス変成回路７により一旦さらに低いインピーダンスとなった後、Ｚｏｕｔ２に変換される。そのため、出力整合回路のインピーダンス変成比は大きくなってしまい、狭帯域な特性となってしまうという問題点があった。したがって、高出力増幅器において、基板やレイアウトの制限がある中で、実現可能なレイアウトで広帯域に出力整合することが課題となる。

この発明は、かかる問題点を解決するためになされたものであり、基板やレイアウトの制限がある中で、実現可能なレイアウトで広帯域に出力整合することが可能な高出力増幅器を得ることを目的としている。

この発明は、入力端子に入力される高周波信号を整合する入力整合回路と、前記入力整合回路で整合された前記高周波信号を増幅させる増幅素子と、前記増幅素子で増幅された前記高調波信号の出力インピーダンスを、出力端子の特性インピーダンスに整合する出力整合回路と、前記増幅素子と前記出力整合回路とを接続する出力ワイヤとを備え、前記出力ワイヤのワイヤ長を、前記増幅素子の出力容量を打ち消すインダクタ成分が得られる長さに略々設定したことを特徴とする高出力増幅器である。

この発明は、入力端子に入力される高周波信号を整合する入力整合回路と、前記入力整合回路で整合された前記高周波信号を増幅させる増幅素子と、前記増幅素子で増幅された前記高調波信号の出力インピーダンスを、出力端子の特性インピーダンスに整合する出力整合回路と、前記増幅素子と前記出力整合回路とを接続する出力ワイヤとを備え、前記出力ワイヤのワイヤ長を、前記増幅素子の出力容量を打ち消すインダクタ成分が得られる長さに略々設定したことを特徴とする高出力増幅器であるので、基板やレイアウトの制限がある場合においても、実現可能なレイアウトで広帯域に出力整合することができる。

従来の高出力増幅器の出力整合回路の（ａ）レイアウトの模式図および（ｂ）等価回路を示した図である。 （ａ）従来の高出力増幅器における出力整合の様子、（ｂ）本願の実施の形態１に係る高出力増幅器における出力整合の様子、および、（ｃ）本願の実施の形態２に係る高出力増幅器における出力整合の様子を示した説明図である。 この発明の実施の形態１に係る高出力増幅器の構成を示した構成図である。 この発明の実施の形態２に係る高出力増幅器の構成を示した構成図である。 この発明の実施の形態３に係る高出力増幅器の構成を示した構成図である。 この発明の実施の形態４に係る高出力増幅器の構成を示した断面図である。

実施の形態１．
図３は、この発明の実施の形態１に係る高出力増幅器を示す回路図である。図３において、１は入力端子、２は出力端子、３は増幅素子、４は入力整合回路、５は入力ワイヤ、６は出力ワイヤ、７は１段目のインピーダンス変成回路、８は２段目のインピーダンス変成回路、９は半導体基板、１０は入力基板、１１はセラミック基板等で構成される出力基板である。

図３（ａ）および（ｂ）を見比べると分かるように、入力基板１０上には、入力端子１と入力整合回路４とが設けられている。また、半導体基板９上には、増幅素子３が設けられている。入力基板１０上の入力整合回路４と半導体基板９上の増幅素子３とは、入力ワイヤ５を介して電気的に接続されている。また、出力基板１１上には、１段目および２段目のインピーダンス変成回路７，８と出力端子２とが設けられている。半導体基板９上の増幅素子３と出力基板１１上の１段目のインピーダンス変成回路７とは、出力ワイヤ６を介して電気的に接続されている。

動作について説明する。入力端子１から入力された高周波信号は、入力整合回路４で整合された後、入力ワイヤ５を介して、増幅素子３へ入力される。増幅素子３で増幅された信号は、ワイヤ長が長い出力ワイヤ６を介して、１段目のインピーダンス変成回路７、および、２段目のインピーダンス変成回路８により、出力端子２の特性インピーダンスへ整合される。これにより高周波信号を増幅することができる。なお、本実施の形態においては、１段目のインピーダンス変成回路７および２段目のインピーダンス変成回路８は、出力整合回路を構成している。

図３の本実施の形態１に係る高出力増幅器においては、半導体基板９上の増幅素子３と出力基板１１上の１段目インピーダンス変成回路７のパターンとの間に接続される出力ワイヤ６は最短ではなく、最短よりも長い所定の長さを有している。すなわち、図示されるように、出力ワイヤ６は多少の撓みをもたして設けられている。以下、この撓みをループと呼ぶこととする。増幅素子３の出力インピーダンスＺＦＥＴｏｕｔは一般的に容量性の値である。出力ワイヤ６は、この容量性を打ち消すインダクタンス値程度もしくはそれよりも少し大きな値となる長さを有している。なお、出力ワイヤ６の長さは多少の誤差を含んでいてもよいこととする（他の実施の形態も同様。）。

このように構成された本実施の形態１の場合の出力整合の様子を図２（ｂ）に示す。この場合は、出力ワイヤ６の長さは中心周波数において、ちょうど、ＺＦＥＴｏｕｔの容量性を打ち消すインダクタンス値の場合である。

図２（ｂ）のように、容量性のインピーダンスＺＦＥＴｏｕｔは出力ワイヤ６のインダクタンスにより、ちょうど実軸上のインピーダンスＺｏｕｔ１に変換されている。インダクタンスで容量性を打ち消しているため、従来の図２（ａ）のように、より低インピーダンスになることもなく、実軸上に変換される。そのため、出力端子２への整合において従来の図２（ａ）の場合と比較してインピーダンス変成比が小さくなり、広帯域な特性が実現できる。また、インピーダンス変成回路７のインピーダンスＺ１が従来と同じであっても、中間インピーダンスＺｏｕｔ２は、より低いインピーダンスにできることから、広帯域な特性が実現できる。

さらに、図２（ａ）と比較して、図２（ｂ）の場合には、出力ワイヤ６を長くすることで長い電気長が得られるため、１段目のインピーダンス変成回路７の位相Φ１は小さくてよい。すなわち、１段目のインピーダンス変成回路７の線路長を短くすることができ、小型化が可能となる。

図３（ａ）に示すレイアウトにおいて、増幅素子３と１段目のインピーダンス変成回路７との間は出力ワイヤ６で接続されているため、出力ワイヤ６の下の部分には出力基板１１は存在しなくても、電気的には同じ特性が得られる。すなわち、これまで述べてきた効果が得られる。

しかし、ここでは、あえて出力基板１１を設けている。図３の本実施の形態に係る高出力増幅器においては、出力ワイヤ６を整合に用いているため、出力ワイヤ６のワイヤ長のばらつきの影響を受けやすい。ワイヤ長のばらつきの原因には、出力ワイヤ６のループの高さなどによるばらつきと、半導体基板９や出力基板１１の位置ずれによるばらつきがある。そのため、本実施の形態では、出力ワイヤ６の下の部分にも出力基板１１を設け、かつ、出力基板１１と半導体基板９との間の隙間が最小限となるように近接して配置することで、それらの基板の相対位置をずらせずに、容易に位置決めできるようにして、位置ずれによる出力ワイヤ６のばらつきを抑えるようにした。その結果、ばらつきに強く、特性の安定した高出力増幅器を得ることができる。

また、補足ながら、入力基板１０と半導体基板９との間の位置決めについても、同様に、入力基板１０と半導体基板９との間の隙間が最小限となるように近接して配置するようにしているため、これらの基板の相対位置をずらせずに、容易に位置決めできる。

なお、図３においては、出力整合回路として、１段目のインピーダンス変成回路７および２段目のインピーダンス変成回路８で構成される２段のインピーダンス変成回路の場合について示したが、その場合に限らず、インピーダンス変成回路の段数は１段でも、あるいは、３段以上であってもよく、それらの場合においても同様の効果が得られる。また、１段目のインピーダンス変成回路７および２段目のインピーダンス変成回路８が、セラミック基板上の線路で構成される場合について示したが、インダクタ、キャパシタといった集中定数回路素子を用いて構成しても同様の効果が得られる。

以上のように、実施の形態１に係る高出力増幅器によれば、増幅素子３と出力整合回路を構成する１段目のインピーダンス変成回路７とを接続する出力ワイヤ６のワイヤ長を、増幅素子３の出力容量を打ち消すインダクタ成分が得られる程度の長さとしたので、基板やレイアウトの制限がある場合においても、実現可能なレイアウトで広帯域に出力整合することができる。

実施の形態２．
図４は、この発明の実施の形態２に係る高出力増幅器を示す回路図である。図４において、１は入力端子、２は出力端子、３は増幅素子、４は入力整合回路、５は入力ワイヤ、６は出力ワイヤ、７は１段目のインピーダンス変成回路、８は２段目のインピーダンス変成回路、９は半導体基板、１０は入力基板、１１は出力基板、１２はスタブである。

図４に示す本実施の形態の高出力増幅器は、上述した図３の実施の形態１の高出力増幅器と比較して、１段目のインピーダンス変成回路７の半導体基板９側の端部が、半導体基板９側に向かって延長されて設けられている。本実施の形態においては、この延長部分が、スタブ１２として用いられている。

図４に示す本実施の形態の高出力増幅器は、図３の実施の形態１の高出力増幅器と比較して、出力ワイヤ６を単に長くするだけでなく、出力基板１１上の１段目インピーダンス変成回路７の端部ではなく中央部分または内側部分（すなわち、スタブ１２を通り越した１段目インピーダンス変成回路７部分）まで打ち込んでいる点が異なる。それにより、本実施の形態においては、出力ワイヤ６の下方の１段目のインピーダンス変成回路７の部分がスタブ１２として用いられている点が異なる。また、出力ワイヤ６の長さは、出力インピーダンスＺＦＥＴｏｕｔの容量性を打ち消す長さ程度もしくはそれよりも少し長い長さである。他の構成については、図３に示した実施の形態１と同様であるため、ここでは説明を省略する。

次に動作について説明する。本実施の形態においても、実施の形態１と同様に、入力端子１から入力された高周波信号は、入力整合回路４で整合された後、入力ワイヤ５を介して、増幅素子３へ入力される。増幅素子３で増幅された信号は、出力ワイヤ６を介して、スタブ１２、１段目のインピーダンス変成回路７、および、２段目のインピーダンス変成回路８により、出力端子２の特性インピーダンスへ整合される。これにより高周波信号を増幅することができる。なお、本実施の形態においては、スタブ１２、１段目のインピーダンス変成回路７および２段目のインピーダンス変成回路８は、出力整合回路を構成している。

本実施の形態における出力整合の様子を図２（ｃ）に示す。この場合は、出力ワイヤ６の長さは出力インピーダンスＺＦＥＴｏｕｔの容量性を打ち消す長さよりも少し長い長さである。容量性のある増幅素子３の出力インピーダンスＺＦＥＴｏｕｔは、出力ワイヤ６によって、実軸より少し誘導性のインピーダンスＺｏｕｔ１へ変換される。そこで、スタブ１２により、実軸に近づくようにインピーダンスが移動した後、インピーダンスＺ１、位相φ１の１段目インピーダンス変成回路７によって、中間インピーダンスＺｏｕｔ２に変換される。

出力ワイヤ６の後にスタブ１２があるため、出力ワイヤ６によって変換されるインピーダンスが実軸より容量性がある場合には、スタブ１２により、より低インピーダンスに変換されてしまい、狭帯域になってしまう。一方、出力ワイヤ６によって変換されるインピーダンスが実軸より誘導性側にある場合には、スタブ１２により、インピーダンスは高い側へ移動し、広帯域な特性が得られる。したがって、出力ワイヤ６の長さは、出力インピーダンスＺＦＥＴｏｕｔの容量性を打ち消す長さ程度もしくはそれよりも少し長い長さである必要がある。

図２（ｃ）より、中間インピーダンスＺｏｕｔ２は、１段目のインピーダンス変成回路７のインピーダンスＺ１が同じでも、従来の図２（ａ）の場合や、図３の実施の形態１の高出力増幅器の図２（ｂ）の場合と比較して、低いインピーダンスとなるため、広帯域な特性が得られる理想的な中間インピーダンスにより近づくことができ、結果として広帯域な特性を得ることができる。

さらに、図２（ｂ）と比較して、図２（ｃ）の場合には、出力ワイヤ６を長くすることだけでなく、スタブ１２も整合に用いているため、より長い電気長が得られる。そのため、１段目インピーダンス変成回路の位相Φ１は、図２（ｂ）の場合よりもさらに小さくてよい。すなわち、１段目インピーダンス変成回路の線路長をさらに短くすることができ、図３のこの発明の高出力増幅器と比較してもさらに小型化が可能となる。

また、出力ワイヤ６の下にも出力基板１１が存在することから、増幅素子３の搭載された半導体基板９と出力基板１１との間の隙間が最小限となるように近接して配置することにより、それらの基板の相対位置がずれることもなく、位置決め精度がよく、結果として、出力ワイヤ６のばらつきを抑えることができ、ばらつきに強く、特性の安定した高出力増幅器を得ることができる。

なお、図４においては、出力整合回路は、１段目のインピーダンス変成回路７および２段目のインピーダンス変成回路８で構成される２段のインピーダンス変成回路の場合について示したが、その場合に限らず、インピーダンス変成回路の段数は１段でも、あるいは、３段以上であってもよく、それらの場合においても同様の効果が得られる。また、１段目のインピーダンス変成回路７および２段目のインピーダンス変成回路８が、セラミック基板上の線路で構成される場合について示したが、インダクタ、キャパシタといった集中定数回路素子を用いて構成しても同様の効果が得られる。

以上のように、本実施の形態においては、上述の実施の形態１と同様の効果が得られるとともに、さらに、増幅素子３と出力整合回路とを接続する出力ワイヤ６が出力整合回路のパターンの内側まで打ち込まれ、ワイヤ長が増幅素子３の出力容量を打ち消すインダクタ成分が得られる長さ程度もしくはそれ以上の長さとしたので、１段目インピーダンス変成回路７の線路長をさらに短くすることができ、図３の実施の形態１の高出力増幅器と比較してもさらに小型化が可能となるという効果が得られる。

実施の形態３．
図５は、この発明の実施の形態３に係る高出力増幅器を示す回路図である。図５において、１は入力端子、２は出力端子、３は増幅素子、４は入力整合回路、５は入力ワイヤ、６は出力ワイヤ、７は１段目のインピーダンス変成回路、８は２段目のインピーダンス変成回路、９は半導体基板、１０は入力基板、１１は出力基板、１４は島パターンスタブ、１５は島パターン接続ワイヤである。

図５の本実施の形態に係る高出力増幅器は、上述した図４の実施の形態２に係る高出力増幅器と比較して、スタブ１２の代わりに、スタブ１２をいくつかのブロックに分割して形成されたような島パターンスタブ１４と、それらの島パターンスタブ１４間および島パターンスタブ１４と１段目のインピーダンス変成回路７間を接続する島パターン接続ワイヤ１５とを用いている点のみが異なる。なお、他の構成については、実施の形態１および実施の形態２と同じであるため、ここでは説明を省略する。

次に、動作について説明する。入力端子１から入力された高周波信号は、入力整合回路４で整合された後、入力ワイヤ５を介して、増幅素子３へ入力される。増幅素子３で増幅された信号は、出力ワイヤ６を介して、島パターンスタブ１４、１段目のインピーダンス変成回路７、および、２段目のインピーダンス変成回路８により、出力端子２の特性インピーダンスへ整合される。これにより高周波信号を増幅することができる。なお、本実施の形態においては、島パターンスタブ１４、１段目のインピーダンス変成回路７および２段目のインピーダンス変成回路８は、出力整合回路を構成している。

図５の本実施の形態に係る高出力増幅器は、図４の実施の形態２に係る高出力増幅器と比較して、上述したように、スタブ１２の代わりに、出力ワイヤ６の下方の出力整合回路を形成するパターンの線路の部分を島パターンとした点が異なる。電気的には、スタブ１２と、島パターンスタブ１４と島パターン接続ワイヤ１５とで構成される回路とは、同等であるため、本実施の形態の構成においても、図４の実施の形態２に係る高出力増幅器と同様の効果が得られる。

さらに、本実施の形態においては、島パターン接続ワイヤ１５を接続したりしなかったりすることで、島パターンスタブ１４を調整することができるため、より細やかな調整が可能となり、結果として、より高い性能を得ることが可能となる。さらに、特性がばらついた際に、島パターン接続ワイヤ１５を接続したりしなかったりすることで、特性ばらつきを抑えることができる。

なお、図５においては、出力整合回路は１段目のインピーダンス変成回路７および２段目のインピーダンス変成回路８で構成される２段のインピーダンス変成回路の場合について示したが、この場合に限らず、インピーダンス変成回路の段数は１段でも、あるいは、３段以上であってもよく、それらの場合においても同様の効果が得られる。また、１段目のインピーダンス変成回路７および２段目のインピーダンス変成回路８が、セラミック基板上の線路で構成される場合について示したが、インダクタ、キャパシタといった集中定数回路素子を用いて構成しても同様の効果が得られる。

以上のように、本実施の形態においては、上述の実施の形態１および２と同様の効果が得られるとともに、さらに、出力ワイヤ６が設けられた下方の出力整合回路のパターンの線路の部分を島パターンスタブ１４とし、当該島パターンスタブ１４間を接続する島パターン接続ワイヤ１５を接続したりしなかったりすることで、島パターンスタブ１４を調整することができるため、より細やかな調整が可能となり、結果として、より高い性能を得ることが可能となる。また、特性がばらついた際にも、島パターン接続ワイヤ１５を接続したりしなかったりすることで、特性ばらつきを抑えることができるという効果が得られる。

実施の形態４．
図６に、この発明の実施の形態４に係る高出力増幅器の断面図を示す。図６は、図４（ａ）の高出力増幅器の入出力方向の断面図である。図６において、２は出力端子、５は入力ワイヤ、６は出力ワイヤ、７は１段目のインピーダンス変成回路、８は２段目のインピーダンス変成回路、９は半導体基板、１０は入力基板、１１は出力基板、１２はスタブ、１３はキャリアである。

図６において、図４と異なる点は、キャリア１３を設けている点と、半導体基板９の表面の高さを出力基板１１の表面の高さよりも高くしている点である。キャリア１３上には、図６に示されるように、半導体基板９と、入力基板１０と、出力基板１１とが設けられている。また、キャリア１３は、半導体基板９の表面の高さを出力基板１１の表面の高さよりも高くするために、半導体基板９が設けられる部分が凸部となっており、他の部分より表面の高さが高くなるように構成されている。他の構成については、実施の形態１ないし３と同じであるため、ここでは説明を省略する。

図４および図６に示されるように、出力ワイヤ６は、半導体基板９側から出力基板１１側へワイヤリングしているため、出力ワイヤ６は長い。そのため、ワイヤリングの際に、半導体基板９の出力側の角に、出力ワイヤ６が接触してショートする、もしくは、出力ワイヤ６がたわむことで出力基板１１上のパターンに接触してしまうなどの可能性があり、それらの問題を回避する必要がある。

通常、ワイヤの形状は、１回目にワイヤを接続した点付近で最も高くなり、その後２回目にワイヤを接続する点に向けて高さが徐々に低くなっていく形状となる。そのため、半導体基板９の表面の高さを出力基板１１の表面の高さよりも高くし、かつ、出力ワイヤ６は半導体基板９側で１回目の接続を行い、出力基板１１で２回目の接続を行うようにして、半導体基板９側から出力基板１１へワイヤリングすることで、矢印Ａで示すように、出力ワイヤ６と半導体基板９との間の距離を大きくするとともに、矢印Ｂで示すように、出力ワイヤ６と出力基板１１上のパターンとの間の距離を大きくすることができ、出力ワイヤ６が半導体基板９の出力側の角や出力基板１１上のパターンに接触する不具合を回避することができる。これにより、信頼性を高めることができる。

なお、本実施の形態の構成は、図４の実施の形態２の構成に適用させた例を示して説明したが、その場合に限らず、図３の実施の形態１や図５の実施の形態３の構成に適用させてもよく、それらの場合においても、同様の効果を得ることができる。

以上のように、本実施の形態においては、上述の実施の形態１ないし３と同様の効果が得られるとともに、さらに、半導体基板９の表面の高さを出力基板１１の表面の高さよりも高くするようにしたので、出力ワイヤ６が半導体基板９の出力側の角や出力基板１１上のパターンに接触する不具合を回避することができ、これにより、信頼性をより高めることができるという効果が得られる。

１ 入力端子、２ 出力端子、３ 増幅素子、４ 入力整合回路、５ 入力ワイヤ、６ 出力ワイヤ、７ １段目のインピーダンス変成回路、８ ２段目のインピーダンス変成回路、９ 半導体基板、１０ 入力基板、１１ 出力基板、１２ スタブ、１３ キャリア、１４ 島パターンスタブ、１５ 島パターン接続ワイヤ。

Claims (5)

1. 入力端子に入力される高周波信号を整合する入力整合回路と、
   前記入力整合回路で整合された前記高周波信号を増幅させる増幅素子と、
   前記増幅素子で増幅された前記高調波信号の出力インピーダンスを、出力端子の特性インピーダンスに整合する出力整合回路と、
   前記増幅素子と前記出力整合回路とを接続する出力ワイヤと
   を備え、
   前記出力ワイヤのワイヤ長を、前記増幅素子の出力容量を打ち消すインダクタ成分が得られる長さに略々設定したことを特徴とする高出力増幅器。
2. 入力端子に入力される高周波信号を整合する入力整合回路と、
   前記入力整合回路で整合された前記高周波信号を増幅させる増幅素子と、
   前記増幅素子で増幅された前記高調波信号の出力インピーダンスを、出力端子の特性インピーダンスに整合する出力整合回路と、
   前記増幅素子と前記出力整合回路とを接続する出力ワイヤと
   を備え、
   前記出力ワイヤは、前記出力整合回路のパターンの中央部分まで打ち込まれ、
   前記出力ワイヤのワイヤ長を、前記増幅素子の出力容量を打ち消すインダクタ成分が得られる長さもしくはそれ以上の長さに略々設定したことを特徴とする高出力増幅器。
3. 前記増幅素子は半導体基板に搭載され、
   前記出力整合回路は出力基板に形成されているものであって、
   前記半導体基板と前記出力基板とは、それらの基板の間の間隔が最小限となるように近接して配置されていることを特徴とする請求項１または２に記載の高出力増幅器。
4. 前記出力ワイヤが設けられた下方の前記出力整合回路のパターンの線路の部分を島パターンとしたことを特徴とする請求項３に記載の高出力増幅器。
5. 前記増幅素子を搭載した前記半導体基板の表面の高さを、前記出力基板表面よりも高くし、前記出力ワイヤを前記半導体基板側から前記出力基板の順序でワイヤリングしたことを特徴とする請求項１ないし４のいずれか１項に記載の高出力増幅器。

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