JP2011023492A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2011023492A
JP2011023492A JP2009166323A JP2009166323A JP2011023492A JP 2011023492 A JP2011023492 A JP 2011023492A JP 2009166323 A JP2009166323 A JP 2009166323A JP 2009166323 A JP2009166323 A JP 2009166323A JP 2011023492 A JP2011023492 A JP 2011023492A
Authority
JP
Japan
Prior art keywords
metal layer
forming
oxide film
film
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009166323A
Other languages
English (en)
Inventor
Shoichi Kotani
昭一 児谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2009166323A priority Critical patent/JP2011023492A/ja
Publication of JP2011023492A publication Critical patent/JP2011023492A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】柱状電極を有する半導体装置の柱状電極を形成するためのドライフィルムレジストからなるメッキレジスト膜を剥離する際、レジスト残渣が発生しにくいようにする半導体装置の製造方法を提供する。
【解決手段】電解メッキにより配線用の上部金属層９を形成した後に、上部金属層９および下地金属層８の上面に酸化銅膜２５を形成する。次に、ネガ型のドライフィルムレジストからなる柱状電極形成用メッキレジスト膜２６を形成する。次に、柱状電極形成用メッキレジスト膜２６に開口部２７を形成し、次いで酸化銅膜２５に開口部２８を形成する。次に、電解メッキにより、開口部２７、２８内に柱状電極１０を形成する。次に、柱状電極形成用メッキレジスト膜２６を剥離する。次に、酸化銅膜２５の全ておよび上部金属層９下以外の領域における下地金属層８を同時にエッチングして除去する。これにより、酸化銅膜２５の上面に残存するレジスト残渣が除去される。
【選択図】図７

Description

この発明は半導体装置の製造方法に関する。
従来の半導体装置には、ＣＳＰ(Chip Size Package)と呼ばれるものが知られている（例えば、特許文献１参照）。この半導体装置では、半導体基板上に設けられた絶縁膜の上面に、下地金属層と該下地金属層上に設けられた上部金属層とからなる２層構造の配線が設けられている。配線の接続パッド部上面には柱状電極が設けられている。配線を含む絶縁膜の上面において柱状電極の周囲には封止膜が設けられている。柱状電極の上面には半田ボールが設けられている。
特開２００８−８４９１９号公報
上記従来の半導体装置の製造方法では、柱状電極形成用メッキレジスト膜を剥離した際にレジスト残渣が発生しにくいようにしている。次に、上記従来の半導体装置の製造方法において、柱状電極および配線を形成するまでについて簡単に説明する。まず、ウエハ状態の半導体基板（半導体ウエハ）上に絶縁膜が形成されたものを準備する。
次に、絶縁膜の上面全体に下地金属層を形成する。次に、下地金属層の上面に、上部金属層形成領域に対応する部分に開口部を有する上部金属層形成用メッキレジスト膜を形成する。次に、下地金属層をメッキ電流路とした電解メッキを行うことにより、上部金属層形成用メッキレジスト膜の開口部内の下地金属層の上面に上部金属層を形成する。次に、上部金属層形成用メッキレジスト膜を剥離する。
次に、上部金属層および下地金属層の上面に、上部金属層の接続パッド部つまり柱状電極形成領域に対応する部分に開口部を有する被覆膜および柱状電極形成用メッキレジスト膜をこの順で形成する。次に、下地金属層をメッキ電流路とした電解メッキを行なうことにより、被覆膜および柱状電極形成用メッキレジスト膜の開口部内の上部金属層の接続パッド部上面に柱状電極を形成する。
次に、柱状電極形成用メッキレジスト膜および被覆膜をレジスト剥離液を用いて同時に剥離する。この場合、アクリル樹脂を含むドライフィルムレジストからなる柱状電極形成用メッキレジスト膜は、レジスト剥離液と接触している表面から膨潤して剥離されると同時に、アクリル樹脂等からなる被覆膜が溶解して剥離されることにより、柱状電極形成用メッキレジスト膜下に空洞が形成されるため、浮き上がり、いわゆるリフトオフ法により剥離される。これにより、上部金属層（配線）間の間隔が狭くなった場合であっても、上部金属層間にレジスト残渣が発生しにくく、レジスト残渣に起因する上部金属層（配線）間でのショートの発生が防止される。
次に、上部金属層をマスクとして上部金属層下以外の領域における下地金属層をエッチングして除去し、上部金属層下にのみ下地金属層を残存させる。この状態では、上部金属層とその下に残存された下地金属層とにより、２層構造の配線が形成されている。かくして、柱状電極および配線が形成される。
しかしながら、上記従来の半導体装置の製造方法では、被覆膜を形成する際、上部金属層および下地金属層の上面にアクリル樹脂等からなる液状樹脂をスピンコート法等により塗布しなければならないので、枚葉(１枚ずつ)処理となり、大量生産する場合には被覆膜の形成に時間がかかってしまうという問題がある。
そこで、この発明は、柱状電極形成用メッキレジスト膜のレジスト残渣の発生を抑制するための処理を大量生産する場合であっても短時間で行うことができる半導体装置の製造方法を提供することを目的とする。
請求項１に記載の発明は、半導体ウエハ上に形成された絶縁膜上の全面に下地金属層を形成する工程と、前記下地金属層上に配線用上部金属層形成領域に対応する部分に開口部を有する配線用上部金属層形成用メッキレジスト膜を形成する工程と、前記下地金属層をメッキ電流路とした電解メッキを行なうことにより、前記配線用上部金属層形成用メッキレジスト膜の開口部内の前記下地金属層上に配線用上部金属層を形成する工程と、前記配線用上部金属層形成用メッキレジスト膜を剥離する工程と、前記配線用上部金属層および前記下地金属層上に金属酸化膜を形成する工程と、前記金属酸化膜上に前記配線用上部金属層の接続パッド部に対応する部分に開口部を有する外部接続用電極形成用メッキレジスト膜を形成する工程と、前記外部接続用電極形成用メッキレジスト膜の開口部に対応する部分における前記金属酸化膜に開口部を形成する工程と、前記下地金属層をメッキ電流路とした電解メッキを行なうことにより、前記外部接続用電極形成用メッキレジスト膜および前記金属酸化膜の開口部内の前記配線用上部金属層の接続パッド部上に外部接続用電極を形成する工程と、前記外部接続用電極形成用メッキレジスト膜を剥離する工程と、前記金属酸化膜の全ておよび前記配線用上部金属層下以外の領域における前記下地金属層を除去する工程と、少なくとも前記半導体ウエハを切断して半導体装置を複数個得る工程と、を有することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記配線用上部金属層および前記下地金属層上に金属酸化膜を形成する工程は、処理液を用いた酸化処理により行うことを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において、前記配線用上部金属層および前記下地金属層上に金属酸化膜を形成する工程は、複数枚の前記半導体ウエハに対してバッチ処理により行うことを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記外部接続用電極形成用メッキレジスト膜はネガ型のドライフィルムレジストで形成することを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記金属酸化膜の全ておよび前記配線用上部金属層下以外の領域における前記下地金属層を除去する工程は、下地金属層用エッチング液を用いて前記金属酸化膜および前記下地金属層を同時にエッチングして除去する工程であることを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、前記金属酸化膜の全ておよび前記配線用上部金属層下以外の領域における前記下地金属層を除去する工程は、金属酸化膜用エッチング液を用いて前記金属酸化膜をエッチングして除去し、次いで下地金属層用エッチング液を用いて前記下地金属層をエッチングして除去する工程であることを特徴とするものである。
請求項７に記載の発明は、請求項１に記載の発明において、前記外部接続用電極形成用メッキレジスト膜の開口部に対応する部分における前記金属酸化膜に開口部を形成する工程は、前記外部接続用電極形成用メッキレジスト膜の開口部を介して露出された前記金属酸化膜を金属酸化膜用エッチング液を用いてエッチングして除去する工程であることを特徴とするものである。
請求項８に記載の発明は、請求項１に記載の発明において、前記外部接続用電極形成用メッキレジスト膜の開口部に対応する部分における前記金属酸化膜に開口部を形成する工程は、前記外部接続用電極形成用メッキレジスト膜の開口部を介して露出される前記配線用上部金属層の接続パッド部上面に対するメッキの前処理により、前記外部接続用電極形成用メッキレジスト膜の開口部を介して露出された前記金属酸化膜をエッチングして除去する工程であることを特徴とするものである。
請求項９に記載の発明は、請求項１に記載の発明において、前記外部接続用電極は柱状電極であることを特徴とするものである。
請求項１０に記載の発明は、請求項９に記載の発明において、前記柱状電極の周囲に封止膜を形成する工程を有することを特徴とするものである。
請求項１１に記載の発明は、請求項１０に記載の発明において、前記柱状電極上に半田ボールを形成する工程を有することを特徴とするものである。
請求項１２に記載の発明は、請求項１１に記載の発明において、前記半導体ウエハの下面側を研削して該半導体ウエハの厚さを薄くする工程を有することを特徴とするものである。
この発明によれば、配線用上部金属層および下地金属層上に金属酸化膜を形成しているので、金属酸化膜の形成をバッチ処理により行うことが可能となり、ひいては柱状電極形成用メッキレジスト膜のレジスト残渣の発生を抑制するための処理を大量生産する場合であっても短時間で行うことができる。
この発明の製造方法により製造された半導体装置の一例の断面図。 図１に示す半導体装置の製造方法の一例において、当初準備したものの断面図。 図２に続く工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１０に続く工程の断面図。 図１１に続く工程の断面図。 図１２に続く工程の断面図。 図１３に続く工程の断面図。
図１はこの発明の製造方法により製造された半導体装置の一例の断面図を示す。この半導体装置は、一般的にはＣＳＰと呼ばれるものであり、シリコン基板（半導体基板）１を備えている。シリコン基板１の上面には所定の機能の集積回路を構成する素子、例えば、トランジスタ、ダイオード、抵抗、コンデンサ等の素子（図示せず）が形成され、その上面周辺部には、上記集積回路の各素子に接続されたアルミニウム系金属等からなる接続パッド２が設けられている。接続パッド２は２個のみを図示するが、実際にはシリコン基板１の上面周辺部に多数配列されている。
シリコン基板１の周辺部および接続パッド２の中央部を除くシリコン基板１の上面には酸化シリコン等からなるパッシベーション膜（絶縁膜）３が設けられ、接続パッド２の中央部はパッシベーション膜３に設けられた開口部４を介して露出されている。パッシベーション膜３の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）５が設けられている。パッシベーション膜３の開口部４に対応する部分における保護膜５には開口部６が設けられている。
保護膜５の上面には配線７が設けられている。配線７は、保護膜５の上面に設けられた銅等からなる下地金属層８と、下地金属層８の上面に設けられた銅からなる上部金属層９との２層構造となっている。配線７の一端部は、パッシベーション膜３および保護膜５の開口部４、６を介して接続パッド２に接続されている。
配線７の接続パッド部上面には銅からなる柱状電極（外部接続用電極）１０が設けられている。シリコン基板１の周辺部上面および配線７を含む保護膜５の上面において柱状電極１０の周囲にはエポキシ系樹脂等からなる封止膜１１が設けられている。柱状電極１０は、その上面が封止膜１１の上面と面一乃至数μｍ低くなるように設けられている。柱状電極１０の上面には半田ボール１２が設けられている。
次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、ウエハ状態のシリコン基板（以下、半導体ウエハ２１という）の上面にアルミニウム系金属等からなる複数の接続パッド２、酸化シリコン等からなるパッシベーション膜３およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜５が形成され、接続パッド２の中央部がパッシベーション膜３および保護膜５の開口部４、６を介して露出されたものを準備する。
この場合、半導体ウエハ２１の厚さは、図１に示すシリコン基板１の厚さよりも厚くなっている。なお、図２において、符号２２で示す領域はダイシングストリートである。そして、ダイシングストリート２２およびその両側に対応する部分におけるパッシベーション膜３および保護膜５は除去されている。
次に、図３に示すように、パッシベーション膜３および保護膜５の開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面並びにダイシングストリート２２およびその両側に対応する部分における半導体ウエハ２１の上面に下地金属層８を形成する。この場合、下地金属層８は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
次に、下地金属層８の上面にポジ型の液状レジストからなる上部金属層形成用メッキレジスト膜２３をパターン形成する。この場合、上部金属層９形成領域に対応する部分における上部金属層形成用メッキレジスト膜２３には開口部２４が形成されている。次に、下地金属層８をメッキ電流路とした銅の電解メッキを行なうと、上部金属層形成用メッキレジスト膜２３の開口部２４内の下地金属層８の上面に上部金属層９が形成される。次に、上部金属層形成用メッキレジスト膜２３をレジスト剥離液を用いて剥離する。
次に、図４に示すように、全体を処理液に浸漬して酸化処理することにより、下地金属層８および上部金属層９の上面に酸化銅膜（金属酸化膜）２５を形成する。全体を処理液に浸漬して酸化処理することにより酸化銅膜２５を形成する方法としては、例えば、以下の化学式（１）、（２）による反応により形成する方法が知られている。
２Ｃｕ＋ＮａＣｌＯ２＋２Ｈ２Ｏ→２Ｃｕ（ＯＨ）２＋ＮａＣｌ・・・（１）
２Ｃｕ（ＯＨ）２→２ＣｕＯ＋Ｈ２Ｏ・・・（２）
この場合、式（１）の２Ｃｕは下地金属層８および上部金属層９であり、式（１）のＮａＣｌＯ２＋２Ｈ２Ｏは処理液であり、式（２）の２ＣｕＯは酸化銅膜２５である。
下地金属層８および上部金属層９を上記処理液に浸漬する時間は数分程度であるが、浸漬時間を調整することにより、酸化銅膜２５の厚さを調整することができる。酸化銅膜２５は、後述するように、その役目を終えたら除去するので、その厚さは、あまり厚くする必要はなく、役目を果たすことができる最低限の厚さであってもよく、例えば１００〜２０００Åである。なお、酸化銅膜２５は均一な針状結晶状態（微細な凸凹形状）となっている。
ここで、全体を処理液に浸漬して酸化処理することにより、下地金属層８および上部金属層９の上面に酸化銅膜２５を形成しているので、上部金属層９等を有する複数枚の半導体ウエハ２１を処理槽内の処理液に浸漬してバッチ処理を行うと、後述する柱状電極形成用メッキレジスト膜のレジスト残渣の発生を抑制するための処理を大量生産する場合であっても短時間で行うことができる。
次に、図５に示すように、酸化銅膜２５の上面にネガ型のドライフィルムレジストからなる柱状電極形成用メッキレジスト膜２６をパターン形成する。この場合、上部金属層９の接続パッド部（柱状電極１０形成領域）に対応する部分における柱状電極形成用メッキレジスト膜２６には開口部２７が形成されている。
次に、柱状電極形成用メッキレジスト膜２６の開口部２７を介して露出された酸化銅膜２５を硫酸水溶液（金属酸化膜用エッチング液）を用いてエッチングして除去し、図６に示すように、柱状電極形成用メッキレジスト膜２６の開口部２７に対応する部分における酸化銅膜２５に開口部２８を形成する。この状態では、柱状電極形成用メッキレジスト膜２６および酸化銅膜２５の開口部２７、２８を介して上部金属層９の接続パッド部上面が露出されている。
次に、図７に示すように、下地金属層８をメッキ電流路とした銅の電解メッキを行なうと、柱状電極形成用メッキレジスト膜２６および酸化銅膜２５の開口部２７、２８内の上部金属層９の接続パッド部上面に柱状電極１０が形成される。次に、柱状電極形成用メッキレジスト膜２６をレジスト剥離液を用いて剥離すると、図８に示すように、酸化銅膜２５および柱状電極１０が露出される。
この場合、レジスト剥離液として有機アミン＋水系タイプのものを用いると、柱状電極形成用メッキレジスト膜２６がレジスト剥離液と接触する表面から膨潤して剥離されることにより、酸化銅膜２５の上面にレジスト残渣（図示せず）が発生し、また膨潤して剥離されたレジスト剥離片（図示せず）が酸化銅膜２５の上面に再付着する。
ここで、レジスト剥離液の中に酸素が混入していても、柱状電極形成用メッキレジスト膜２６を剥離すると、酸化銅膜２５および柱状電極１０が露出されるだけで、上部金属層９および下地金属層８が酸化銅膜２５および柱状電極１０によって完全に覆われているので、特に、上部金属層９の表面の酸素に起因する腐食が確実に防止される。
次に、下地金属層用エッチング液（銅エッチング液）を用いてエッチングを行うと、酸化銅膜２５の全てが除去され、且つ、上部金属層９下以外の領域における下地金属層８が除去され、図９に示すように、上部金属層９下にのみ下地金属層８が残存される。この状態では、上部金属層９とその下に残存された下地金属層８とにより、２層構造の配線７が形成されている。
この場合、酸化銅膜２５の上面にレジスト残渣およびレジスト剥離片が付着していても、これらは酸化銅膜２５と共にいわゆるリフトオフ法により除去される。したがって、配線７間の間隔が狭くなった場合であっても、配線７間にレジスト残渣およびレジスト剥離片が発生しにくく、レジスト残渣およびレジスト剥離片に起因する配線７間でのショートの発生が防止される。
次に、図１０に示すように、配線７および柱状電極１０を含む保護膜５の上面並びにダイシングストリート２２およびその両側に対応する部分における半導体ウエハ２１の上面にスピンコート法等によりエポキシ系樹脂等からなる封止膜１１をその厚さが柱状電極１０の高さよりもやや厚くなるように形成する。したがって、この状態では、柱状電極１０の上面は封止膜１１によって覆われている。
次に、封止膜１１の上面側を適宜に研削し、図１１に示すように、柱状電極１０の上面を露出させ、且つ、この露出された柱状電極１０の上面を含む封止膜１１の上面を平坦化する。次に、図１２に示すように、柱状電極１０の上面に半田ボール１２を形成する。次に、図１３に示すように、半導体ウエハ２１の下面側を適宜に研削し、半導体ウエハ２１の厚さを薄くする。次に、図１４に示すように、封止膜１１および半導体ウエハ２１をダイシングストリート２２に沿って切断すると、図１に示す半導体装置が複数個得られる。
なお、上記製造方法では、図８に示す状態において、下地金属層用エッチング液を用いてエッチングを行って、酸化銅膜２５の全てを除去し、且つ、上部金属層９下以外の領域における下地金属層８を除去しているが、このようにすると、下地金属層用エッチング液にレジスト残渣片が混入し、下地金属層用エッチング液を再使用することができなくなってしまう。
そこで、まず、硫酸水溶液を用いて酸化銅膜２５をエッチングしてレジスト残渣片と共に除去し、次いで、下地金属層用エッチング液を用いて上部金属層９下以外の領域における下地金属層８をエッチングして除去するようにすると、下地金属層用エッチング液にレジスト残渣片が混入することがなく、下地金属層用エッチング液を再使用することができる。
また、上記製造方法では、図６に示すように、柱状電極形成用メッキレジスト膜２６の開口部２７を介して露出された酸化銅膜２５を硫酸水溶液を用いてエッチングして除去しているが、これに限定されるものではない。例えば、メッキの前処理として、メッキの密着性を良くするために、柱状電極形成用メッキレジスト膜２６の開口部２７内の上部金属層９の接続パッド部上面を硫酸水溶液を用いて洗浄して活性化する処理を行う場合には、この前処理により、柱状電極形成用メッキレジスト膜２６の開口部２７を介して露出された酸化銅膜２５をエッチングして除去するようにしてもよい。
１ シリコン基板
２ 接続パッド
３ パッシベーション膜
５ 保護膜
７ 配線
１０ 柱状電極
１１ 封止膜
１２ 半田ボール
２１ 半導体ウエハ
２２ ダイシングストリート
２３ 上部金属層形成用メッキレジスト膜
２４ 開口部
２５ 酸化銅膜
２６ 柱状電極形成用メッキレジスト膜
２７ 開口部
２８ 開口部

Claims (12)

  1. 半導体ウエハ上に形成された絶縁膜上の全面に下地金属層を形成する工程と、
    前記下地金属層上に配線用上部金属層形成領域に対応する部分に開口部を有する配線用上部金属層形成用メッキレジスト膜を形成する工程と、
    前記下地金属層をメッキ電流路とした電解メッキを行なうことにより、前記配線用上部金属層形成用メッキレジスト膜の開口部内の前記下地金属層上に配線用上部金属層を形成する工程と、
    前記配線用上部金属層形成用メッキレジスト膜を剥離する工程と、
    前記配線用上部金属層および前記下地金属層上に金属酸化膜を形成する工程と、
    前記金属酸化膜上に前記配線用上部金属層の接続パッド部に対応する部分に開口部を有する外部接続用電極形成用メッキレジスト膜を形成する工程と、
    前記外部接続用電極形成用メッキレジスト膜の開口部に対応する部分における前記金属酸化膜に開口部を形成する工程と、
    前記下地金属層をメッキ電流路とした電解メッキを行なうことにより、前記外部接続用電極形成用メッキレジスト膜および前記金属酸化膜の開口部内の前記配線用上部金属層の接続パッド部上に外部接続用電極を形成する工程と、
    前記外部接続用電極形成用メッキレジスト膜を剥離する工程と、
    前記金属酸化膜の全ておよび前記配線用上部金属層下以外の領域における前記下地金属層を除去する工程と、
    少なくとも前記半導体ウエハを切断して半導体装置を複数個得る工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の発明において、前記配線用上部金属層および前記下地金属層上に金属酸化膜を形成する工程は、処理液を用いた酸化処理により行うことを特徴とする半導体装置の製造方法。
  3. 請求項２に記載の発明において、前記配線用上部金属層および前記下地金属層上に金属酸化膜を形成する工程は、複数枚の前記半導体ウエハに対してバッチ処理により行うことを特徴とする半導体装置の製造方法。
  4. 請求項１に記載の発明において、前記外部接続用電極形成用メッキレジスト膜はネガ型のドライフィルムレジストで形成することを特徴とする半導体装置の製造方法。
  5. 請求項１に記載の発明において、前記金属酸化膜の全ておよび前記配線用上部金属層下以外の領域における前記下地金属層を除去する工程は、下地金属層用エッチング液を用いて前記金属酸化膜および前記下地金属層を同時にエッチングして除去する工程であることを特徴とする半導体装置の製造方法。
  6. 請求項１に記載の発明において、前記金属酸化膜の全ておよび前記配線用上部金属層下以外の領域における前記下地金属層を除去する工程は、金属酸化膜用エッチング液を用いて前記金属酸化膜をエッチングして除去し、次いで下地金属層用エッチング液を用いて前記下地金属層をエッチングして除去する工程であることを特徴とする半導体装置の製造方法。
  7. 請求項１に記載の発明において、前記外部接続用電極形成用メッキレジスト膜の開口部に対応する部分における前記金属酸化膜に開口部を形成する工程は、前記外部接続用電極形成用メッキレジスト膜の開口部を介して露出された前記金属酸化膜を金属酸化膜用エッチング液を用いてエッチングして除去する工程であることを特徴とする半導体装置の製造方法。
  8. 請求項１に記載の発明において、前記外部接続用電極形成用メッキレジスト膜の開口部に対応する部分における前記金属酸化膜に開口部を形成する工程は、前記外部接続用電極形成用メッキレジスト膜の開口部を介して露出される前記配線用上部金属層の接続パッド部上面に対するメッキの前処理により、前記外部接続用電極形成用メッキレジスト膜の開口部を介して露出された前記金属酸化膜をエッチングして除去する工程であることを特徴とする半導体装置の製造方法。
  9. 請求項１に記載の発明において、前記外部接続用電極は柱状電極であることを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の発明において、前記柱状電極の周囲に封止膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  11. 請求項１０に記載の発明において、前記柱状電極上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
  12. 請求項１１に記載の発明において、前記半導体ウエハの下面側を研削して該半導体ウエハの厚さを薄くする工程を有することを特徴とする半導体装置の製造方法。
JP2009166323A 2009-07-15 2009-07-15 半導体装置の製造方法 Pending JP2011023492A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009166323A JP2011023492A (ja) 2009-07-15 2009-07-15 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009166323A JP2011023492A (ja) 2009-07-15 2009-07-15 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2011023492A true JP2011023492A (ja) 2011-02-03

Family

ID=43633314

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009166323A Pending JP2011023492A (ja) 2009-07-15 2009-07-15 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2011023492A (ja)

Similar Documents

Publication Publication Date Title
TWI322468B (en) Semiconductor device and manufacturing method thereof
JP2008021849A (ja) 半導体装置
JP2008141170A (ja) 半導体装置およびその製造方法
JP2003203940A (ja) 半導体チップ及び配線基板並びにこれらの製造方法、半導体ウエハ、半導体装置、回路基板並びに電子機器
JP6398264B2 (ja) インターポーザ構造体及び半導体装置の製造方法
TW201110267A (en) An electronic device package and method of manufacture
US7879714B2 (en) Semiconductor device manufacturing method
JP2006210406A (ja) 配線とそれを備えた半導体装置
JP4797368B2 (ja) 半導体装置の製造方法
JP4506767B2 (ja) 半導体装置の製造方法
JP5247998B2 (ja) 半導体装置の製造方法
JP2011023492A (ja) 半導体装置の製造方法
JP2003301293A (ja) 半導体装置の製造方法
JP4686962B2 (ja) 半導体装置の製造方法
JP5095991B2 (ja) 半導体装置の製造方法
KR20160016479A (ko) 포토레지스트 박리 방법
JP2010062175A (ja) 半導体装置の製造方法
JP4134770B2 (ja) 半導体装置およびその製造方法
JP2013207067A (ja) 半導体装置、及びその製造方法
JP2012253189A (ja) 半導体装置の製造方法、及び半導体装置
JP2006120803A (ja) 半導体装置及び半導体装置の製造方法
JP4971960B2 (ja) 半導体装置の製造方法
JP2005129665A (ja) 半導体装置およびその製造方法
JP5379041B2 (ja) 半導体装置の製造方法
JP2014003336A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20111129