JP2011014891A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】電極による光吸収を抑制した信頼性の高い半導体素子を提供すること及び簡便な半導体素子の製造工程を提供することを目的とする。
【解決手段】基板上に積層された半導体層と、前記半導体層の表面に形成されたストライプ状のリッジと、前記リッジ上に形成された電極と、を備えてなる半導体素子であって、電極は、リッジの上面に対して平坦部と、該平坦部の両側に傾斜部とを有しており、リッジの側面から前記電極の傾斜部に至る領域に保護膜を被覆している。
【選択図】図１

Description

本発明は、半導体素子及びその製造方法に関し、特にリッジを備えた半導体素子及びその製造方法に関する。
従来から、化合物半導体素子におけるｐ側半導体層の表面に、ストライプ状のリッジを形成し、そのリッジ下方の活性層を導波路領域とする化合物半導体素子が提案されている。
このような化合物半導体素子は、通常、基板の上に積層された化合物半導体層の表面に、ストライプ状のリッジが形成され、このストライプ状のリッジ上に電極を電気的接続させている。
代表的な化合物半導体にはＩＩＩ−Ｖ族化合物半導体があり、１又は複数のＩＩＩ族元素やＶ族元素を用いることにより所望の組成比を有する化合物半導体が得られる。その中でも紫外線領域から緑色領域を含む可視光領域までの発光が可能な半導体レーザとして、ＩｎＡｌＧａＮなどの窒化物半導体を用いた半導体レーザの研究開発が盛んに行われている。
例えば、ＧａＡｓ等の材料では、コンタクト抵抗が低いのでストライプ状のリッジ上面と電極との接触面積を変化させたとしてもレーザの動特性には影響が出ることは考えにくく、レーザの動作電圧が上昇するようなことはない。
しかし、ＧａＮ等の窒化物半導体からなる材料では、コンタクト抵抗がＧａＡｓに比べて高いので、リッジ上面と電極との接触面積の変化により、電極とリッジ上面とのコンタクト抵抗を高め、その結果、レーザの動作電圧を上昇させる恐れがある。
また、電極とリッジ上面とのコンタクト抵抗が上昇する問題を解消するためにリッジ幅を広げた場合には、出射されるレーザ光がマルチモードになる。このようなマルチモードのレーザ光を放出する半導体素子を使用することができる用途であったとしても、リッジ幅を広げることにより電極の面積が大きくなり、この電極でのレーザ光の光吸収が問題となる。
その結果、電極でのレーザ光の光吸収による損失の増加に伴いスロープ効率が低下する恐れがある。
特許文献１には、窒化ガリウム系化合物半導体積層構造（１００）の上に上部電極層（１０）を形成し、その上にストライプ用フォトレジスト（４０）を形成し、このフォトレジストをマスクとして上部電極層とリッジストライプとを形成することが開示されている。
また、特許文献２には、ＧａＮ系半導体層３上にＳｉＯ2層４とＺｒＯ2層５の積層パターンを形成し、ＺｒＯ2層５をマスクとしてドライエッチングによりＧａＮ系半導体層３にリッジ１０９ａを形成する。次に、ＺｒＯ2膜を全面に堆積した後、リッジ１０９ａの両側にＺｒＯ2膜７ａを選択的に残すために上記積層パターンをリフトオフ用のマスクとして用いることが開示されている。
さらに、特許文献３には、ストライプ状のパターンを有した三層よりなる積層マスク部を設け、この積層マスク部をマスクとしてリッジ部位を形成する。次に、積層マスク部の二層目のマスクのみを側面からエッチングすることにより積層マスク部にネック部位を形成し、その状態で、上面全域に絶縁層を形成する。続いて、積層マスク部を溶解することによって、積層マスク部表面に形成された絶縁層をリフトオフし、リッジ部位の上面に絶縁層の開口部が形成されることが開示されている。
特開２００４−２２９８９号公報 特開２００４−１１９７７２号公報 特開２００８−９８３４９号公報
上述した特許文献１は、電流注入領域の幅のばらつきを低減させるものであり、特許文献２は凸部の幅を精密に制御するものである。また、特許文献３はリッジ部位の上面に、絶縁物を堆積させないことでレーザ素子の駆動電流や駆動電圧のばらつきを抑制するものである。
しかし、これらの製造方法は、リッジ幅やリッジ上の電極幅を制御する手段ではあるが、リッジ上に形成される電極によるレーザ光の光吸収を抑制するものではなく、このような問題が依然として残る。
動作時に発振されるレーザ光をリッジ上の電極が吸収すると、スロープ効率の低下という課題が生じるため、リッジ上面での窒化物半導体と電極とのコンタクト抵抗を制御できるものであって、さらにリッジ上の電極での光吸収を抑制する半導体素子が要求されている。
本発明は上記課題に鑑みなされたものであり、電極の光吸収を抑制することができ、より簡便な製造工程を実現しながら、信頼性を向上させた半導体素子及びその製造方法を提供することを目的とする。
本発明の半導体素子は、基板上に積層された半導体層と、該半導体層の表面に形成されたストライプ状のリッジと、該リッジ上に形成された電極とを備えてなる半導体素子であって、前記電極は、前記リッジの上面に対して、平坦部と該平坦部の両側に配置された傾斜部とを有しており、前記リッジの側面から前記電極の傾斜部に至る領域に保護膜が被覆されていることを特徴とする。
また、上述した半導体素子は、以下のいずれか１以上をさらに備えることが好ましい。
（１）前記保護膜の先端部は、前記電極の上面よりも高い位置に形成されている。
（２）前記保護膜の先端部は、電極の上面より１００ｎｍ以上高い。
（３）前記電極は、前記半導体層とリッジ上面のみで接合している。
（４）前記保護膜と前記電極との接合領域には凹部を有する。
（５）前記保護膜の先端部と前記電極の上面とで凹部を形成している。
（６）前記電極と前記保護膜の上にはパッド電極を有する。
本発明の半導体素子の製造方法は、
（ａ）基板上に、半導体層を積層し、該半導体層上に所定形状の第１のマスク層を形成した後、前記第１のマスク層の開口部から前記半導体層の一部を除去してリッジを形成する工程と、
（ｂ）少なくともリッジ底面領域からリッジ上面の前記第１のマスク層上に至る領域に第２のマスク層を形成する工程と、
（ｃ）前記リッジ上面の第２のマスク層の一部を除去して、該第２のマスク層にリッジ幅よりも狭い幅の開口部を形成する工程と、
（ｄ）前記リッジ上面の第１のマスク層を除去することによりリッジ上面を露出する工程と、
（ｅ）前記リッジ上に、該リッジ上面に対して、平坦部と傾斜部とを有する電極を形成する工程と、
（ｆ）前記第２のマスク層を除去する工程と、
（ｇ）前記電極の平坦部上に第３のマスク層を形成する工程と、
（ｈ）少なくともリッジ底面領域からリッジ上面の前記第３のマスク層上に至る領域に保護膜を形成する工程と、
（ｉ）前記リッジ上面の第３のマスク層と保護膜を除去して、前記電極を露出する工程と、
（ｊ）少なくとも前記電極上面および前記保護膜上にパッド電極を形成する工程と、を具備することを特徴とする。
また、上述した半導体素子の製造方法は、以下のいずれか１以上をさらに備えることが好ましい。
（１）工程（ｉ）において、前記保護膜は、リッジ側面から連続して電極の傾斜部を被覆しており、前記電極の平坦部よりも高い位置に先端部を形成する。
（２）工程（ｊ）において、前記電極上に、導電層を介してパッド電極を形成する。
本発明の半導体素子によれば、電極による光吸収を抑制することで信頼性を向上させた半導体素子を得ることができる。
また、本発明の半導体素子の製造方法によれば、エッチバック工程を省略することが可能となり、歩留まりも向上する。
また、保護膜や電極の材料の制約を受けることがなく、多種の材料を選定することができるため、高価な材料を選定する必要もなくなる。
本発明の一実施の形態に係る半導体素子の構造を説明する概略横断面図である。 本発明の一実施の形態に係る半導体素子の構造を説明するための要部の概略横断面図である。 本発明の一実施の形態に係る半導体素子の構造を説明するための要部の概略横断面図である。 本発明の一実施の形態に係る半導体素子の構造を説明するための要部の概略横断面図である。 本発明の一実施の形態に係る半導体素子の構造を説明するための要部の概略横断面図である。 本発明の半導体素子の製造方法を説明するための要部の概略断面工程図である。 図３に続く概略断面工程図である。 図４に続く概略断面工程図である。
本発明の半導体素子は、主として、基板と、半導体層と、電極と、保護膜とを備えて構成される。
このような半導体素子は、典型的には、図１に示すように、基板１０上に、ｎ側半導体層１１、活性層１２及びｐ側半導体層１３が順に積層された半導体層２０を有しており、その表面には、ストライプ状のリッジ１４が形成されている。リッジ１４上面には、電極１５が形成されている。この電極１５は、リッジ上面に対して平坦部１５ａと傾斜部１５ｂとを有している。
また、リッジ底面領域１４ａ（図３（ａ）参照）とリッジ側面１４ｂ（図３（ａ）参照）には保護膜１６が形成されており、この保護膜１６は、電極１５の傾斜部１５ｂを被覆している。
ここで、リッジ上面１４ｃに形成される電極１５の断面形状は、リッジの中央部上に平坦部１５ａを有しており、その平坦部の両端からリッジ側面１４ｂ方向に向かって膜厚が低減する傾斜部１５ｂを有している。電極１５の平坦部の幅は１．８μｍ〜２５．０μｍが例示される。傾斜部１５ｂの長さは、平坦部１５ａの端部からリッジ上面の端部までの表面の長さであり、リッジ幅やリッジ上面の平坦部１５ａの幅によって適宜調整されるものであるが、傾斜部の長さは０．１μｍ〜３．０μｍの範囲で形成されることが好ましい。リッジ幅とはリッジ上面１４ｃの幅である。電極の傾斜部１５は、２段以上の段差が形成されたものやパラボラ状の領域を含んだものであってもよい。
また、電極１５の膜厚は１００ｎｍ〜５００ｎｍが例示される。ここでの電極の膜厚とは、リッジ上面１４ｃから電極の平坦部１５ａの表面までの高さである。
電極の傾斜部１５ｂの膜厚は、リッジ上面１４ｃからその電極の傾斜部１５ｂの表面までの高さであるが、その高さは測定位置によって変動するものである。
リッジ上面１４ｃにおける電極の幅は、リッジ幅と略等しいものであるが、リッジ幅が７μｍ以上である場合には、リッジ幅よりも電極の幅が狭くなってもよい。
これによって、電極によるレーザ光の光吸収を効率よく抑制することができる。
電極の傾斜部１５ｂの傾斜角度θｂは、リッジ上面１４ｃと傾斜部１５ｂとのなす角度であり、リッジ幅、電極の平坦部の幅、電極の膜厚等によって適宜調整される。例えば、その傾斜角度θｂは１０°〜３０°程度が挙げられる。
この半導体素子のリッジの側面１４ｂに形成された保護膜１６の先端部１６ａはリッジ上面１４ｃよりも高い位置に配置されており、電極１５の傾斜部１５ｂを被覆している。ここで、保護膜１６はリッジの上面の電極１５の平坦部１５ａを被覆しておらず、電極１５とパッド電極１８との接触面積は確保される。
また、電極の傾斜部１５ｂの長さによっては、保護膜の先端部１６ａが電極の傾斜部１５ｂの表面を完全に被覆している必要はなく、少なくとも一方の保護膜の先端部がこの電極の傾斜部１５ｂの表面の一部を（例えば、８０％程度以上を）被覆していればよい。
この保護膜１６の先端部１６ａは、電極１５の平坦部１５ａより高い位置に形成されていることが好ましい。これにより、電極によるレーザ光の光吸収の抑制により有効となる。
特にシングルモードの半導体レーザ素子を作製する場合には、リッジ上に形成される電極の幅を調整したとしてもリッジ幅が広ければレーザ素子からのビーム光がマルチモードになることがある。
半導体レーザ素子の用途がマルチモードのビーム光を使用することが可能な場合であれば、このマルチモードであること自体は特に問題にならないが、リッジ幅が広い場合には電極幅もそれに比例して広くなるため、電極でのレーザ光の光吸収がより顕著になる。上述した本発明の構成によれば、このようなワイドリッジの半導体レーザ素子においてもリッジ上の電極でのレーザ光の光吸収を効果的に抑制することができる。
そのために、具体的には電極の傾斜部１５ｂの長さをリッジ幅に伴って長くすることが好ましい。
一方、単にリッジ上の電極の幅を狭く調整するだけでは動作電圧の上昇を招くことがあり、これでは信頼性の高い半導体レーザ素子を提供することはできない。
そこで、本発明の半導体素子では、上述した構成によってリッジ幅を最大限に利用可能なものとして、動作電圧の上昇を抑制し、さらに安定した横方向の光閉じ込めも実現することができる。
本発明の半導体素子は、通常、リッジ１４上の電極１５及び保護膜１６を被覆するパッド電極１８を備えている。
また、このような半導体素子は、半導体層２０の側面に第２の保護膜が形成されていてもよい。
さらに、図示していないが、この半導体素子の共振器端面であるフロント側端面及び／又はリア側端面には、例えば、絶縁性の酸化膜、窒化膜からなる保護膜が形成されている。
保護膜１６と第２の保護膜とは、絶縁体の材料からなるものであればよいが、さらに低屈折率の材料からなるものが好ましい。
本発明の半導体素子は、図１に示したように、基板の裏面にｎ電極１９が形成されている。あるいは、基板の半導体層２０側においてｎ側半導体層１１に接触するｎ電極１９が形成されている構造であってもよい。
本発明の半導体素子では、電極１５が接続する半導体層の領域は、リッジ上面１４ｃのみであるため、電極がリッジ側面に接触した場合の電流のリークを回避することができる。また、保護膜１６の先端部１６ａはリッジ１４上の電極の傾斜部１５ｂを被覆することで電極の剥がれを抑止できる。
パッド電極１８は、電極１５と保護膜１６との接合界面に接している。
電極１５と保護膜１６との接合界面の断面形状は、凹部形状をしているため、パッド電極がこの凹部に形成されることで、パッド電極１８と電極１５との密着性が良好になる。
パッド電極１８は、この凹部の他にも保護膜１６の外側の表面も被覆している。
以下に、本発明の半導体素子の製造方法を図３、図４、図５の工程（ａ）〜工程（ｊ）を用いて説明する。
本発明の半導体素子の製造方法では、工程（ａ）において、まず、基板上に、活性層を含む半導体層を形成する。ここでの半導体層は、基板上に、ｎ側半導体層、活性層及びｐ側半導体層がこの順に積層される。
基板としては、サファイア、スピネル（ＭｇＡ１2Ｏ4）、炭化珪素、シリコン、ＺｎＯ、ＧａＡｓ、窒化物基板（ＧａＮ、ＡｌＮ等）であることが好ましい。基板の厚みは、例えば、５０μｍから１０ｍｍ程度が挙げられる。
窒化物基板は、ＭＯＶＰＥ、ＭＯＣＶＤ法（有機金属化学気相成長法）、ＨＶＰＥ法（ハライド気相成長法）等の気相成長法、超臨界流体中で結晶育成させる水熱合成法、高圧法、フラックス法、溶融法等により形成することができる。また、市販のものを用いてもよい。
この基板は、例えば、第１主面及び／又は第２主面に０．０３〜１０°程度のオフ角を有する窒化物基板であることがより好ましい。また、単位面積当たりの転位数が１×１０7／ｃｍ2以下であればよい。
ｎ側半導体層、活性層及びｐ側半導体層のうち、ｎ側及びｐ側半導体層は、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＩｎＮ等のＩＩＩ−Ｖ族窒化物半導体層が挙げられる。なかでも、Ａｌを含む窒化物半導体層が適当である。具体的にはＩｎyＡｌzＧａ1-y-zＮ（０≦ｙ、０≦ｚ、ｙ＋ｚ≦１）、特に、ＡｌxＧａ1-xＮ（０＜ｘ＜１）等の窒化ガリウム系化合物半導体層が好ましい。これらの半導体層は、単層または積層構造のいずれでもよく、超格子構造を有する構造でもよい。
ｎ側半導体層は、クラッド層を有しており、更にこのクラッド層と後述する活性層との間に、光ガイド層やクラック防止層を有する構成であってよい。
基板とクラッド層との間に、下地層やクラック防止層を有する構成であってもよい。
ｐ側半導体層は、クラッド層とコンタクト層を有しており、後述する活性層とクラッド層との間に、キャップ層や光ガイド層を有する構成であってもよい。
ｎ側半導体層及びｐ側半導体層は、窒化物基板と同様の方法を利用して形成することができる。
ｎ側半導体層は、Ｓｉ、Ｇｅ等のｎ型不純物がドープされており、ｐ側半導体層は、Ｍｇ、Ｚｎ等のｐ型不純物がドーピングされることにより、それぞれの導電性を有する。ドーピング濃度は、例えば、１×１０16〜５×１０20ｃｍ-3程度が挙げられる。
活性層は、多重量子井戸構造、単一量子井戸構造のいずれでもよい。活性層の膜厚は、例えば、１０ｎｍ〜５００ｎｍ程度が適当である。特に、量子井戸構造とする場合には、井戸層の膜厚及び井戸層の数は特に限定されないが、例えば、膜厚としては、１〜３０ｎｍ程度の範囲とすることで、Ｖｆ、閾値電流密度を低減させることができる。井戸層の膜厚を１０ｎｍ以下の範囲として、活性層の膜厚を低く抑えることが好ましい。障壁層の膜厚としては、例えば、１００ｎｍ以下であり、好ましくは、１ｎｍ〜７５ｎｍ程度の範囲が挙げられる。
活性層の発振波長の範囲は特に限定されるものではないが、窒化物半導体層を用いた場合、例えば３５０ｎｍ以上６５０ｎｍ以下である。
次に、基板上に半導体層を積層したウェハの半導体層上に所定形状のマスク層を形成する。
マスク層の形成方法の１つを以下に開示するが、マスク層の形成方法としてはこれに限定されるものではない。
まず、半導体層上に第１のマスク層２１とレジスト層を順に形成する。このレジスト層を所定形状にパターニングし、さらにレジスト層をマスクとして用いてマスク層を同一形状にパターニングする。マスク層をパターニングした後、レジスト層を除去することにより所定形状のマスク層を形成することができる。ここで、マスク層の材料としては、ＳｉＯ2、ＳｉＯＮ、ＳｉＮ等が挙げられる。マスク層は他の公知のマスク材料を代用することが可能である。マスク層の膜厚は特に限定されるものではなく、例えば、１００ｎｍ〜１０００ｎｍ程度とすることが適しており、２００ｎｍ〜６００ｎｍ程度が好ましい。マスク層は、ＣＶＤ法、スパッタ法、蒸着法等の公知の方法により形成することができる。
次に、半導体層上にリッジを形成する。マスク層の開口部から前記半導体層の表面にあるｐ側半導体層の一部を除去してリッジを形成する。ｐ側半導体層の一部を除去する方法は、特に限定されることなく、ウェットエッチング又はドライエッチングのいずれの方法を用いてもよい。具体的には、半導体層の材料を考慮して、マスク層との選択比が大きくなるエッチャントを選択して、除去することが好ましい。
リッジの大きさは、マスク層の大きさにほぼ対応するが、その底面側の幅が広く上面に近づくにつれてストライプ幅が小さくなる順メサ形状、積層面に垂直な側面を有する形状であってもよいし、これらが組み合わされた形状でもよい。リッジの幅は、特に限定されるものではないが、１００μｍ以下とすることにより、歩留まりの低下を抑制することができる。具体的には、２．０μｍ〜３０．０μｍ程度が適しており、５．０μｍ〜２０．０μｍ程度が好ましい。リッジの高さは、ｐ側半導体層の膜厚によって適宜調整することができ、例えば、０．１μｍ〜２μｍ程度、さらに０．２μｍ〜１μｍ程度が挙げられる。
次に、工程（ｂ）において、少なくともリッジ底面領域１４ａからリッジ上面の第１のマスク層２１上に至る領域に第２のマスク層２２を形成する。
リッジ底面領域１４ａとリッジ側面１４ｂのみならず、リッジ上面１４ｃの第１のマスク層２１が形成された領域にも第２のマスク層２２を形成する。ここで、第２のマスクの材質としては特に限定されるものではないが、レジスト層をパターン形成することが好ましい。第２のマスク層の膜厚は特に限定されるものではなく、例えば、０．１μｍ〜３．０μｍ程度とする。
次に、工程（ｃ）において、第２のマスク層２２に開口部を形成する。ここで、開口部の形成方法としては、フォトリソグラフィーやドライエッチング又はウェットエッチング等により第２のマスク層２２上に開口部を形成する。この開口部は、第１のマスク層２１上の第２のマスク層２２に所望のストライプ形状で形成される。
開口部の幅は、リッジの幅により適宜調整することができ、例えば、リッジ幅が１００μｍ以下であれば、この開口部の幅は９９μｍ以下が適している。また、リッジ幅が３０μｍ以下である場合には、この開口部の幅は、１．０μｍ〜２９．０μｍが適している。
第２のマスクに開口部を形成する方法は、レジストパターンの材料等を考慮して、フォトリソグラフィーを用いるか、適当なエッチャントを選択して、ウェットエッチング又はドライエッチングのいずれでもよい。例えば、硝酸、フッ化水素酸、希塩酸、希硝酸、硫酸、塩酸、酢酸、過酸化水素等の酸の単独又は２種以上の混合液、アンモニア等のアルカリ溶液の単独又はアンモニアと過酸化水素等の混合液、各種界面活性剤等の適当なエッチャントを用いることができる。また、不要な箇所に残存する第２のマスクを除去する方法は、浸漬、超音波処理又はこれらの組み合わせ等、公知の方法が挙げられる。これは他のマスク層や第３のマスク層の除去にも利用することができる。
続いて、工程（ｄ）において、第２のマスク層２２に開口部から第１のマスク層２１を除去する。第１のマスク層２１の除去方法としては、ウェットエッチング等のエッチングを用いることが好ましい。第１のマスク層２１の除去方法としては、上述した第２のマスク層２２の開口部の形成方法を利用することもできる。
これによりリッジ上面１４ｃが露出する。
次に、工程（ｅ）において、リッジ上面１４ｃおよび第２のマスク層２２上に電極材料膜を成膜する。ここでは、前記工程（ｄ）の除去工程後に露出したリッジ上面および第２のマスク層上に電極材料膜を形成する。電極材料膜の形成方法としては、公知の方法を用いることができるが、スパッタ法又は蒸着法を用いることが好ましい。ここで、第２のマスク層２２の開口部から電極１５を形成することにより電極の平坦部１５ａと傾斜部１５ｂを形成することができる。
また、リッジ上面に接する電極の幅は、リッジの幅と略同一幅となる。但し、リッジ幅が７．０μｍ以上の場合には、リッジ幅よりも狭く電極を形成してもよい。
電極材料としては、通常電極として使用されるものを用いることができる。例えば、金属又は合金、導電性酸化物膜等の単層膜又は積層膜が挙げられる。これら電極材料の膜厚は、５０〜１０００ｎｍ程度が適しており、１００〜５００ｎｍ程度が好ましい。
具体的には、半導体層側からＮｉ（膜厚：５〜２０ｎｍ程度）とＡｕ（膜厚：５０〜３００ｎｍ程度）の２層構造、この２層構造を含んだＮｉ−Ａｕ−Ｐｔ、Ｎｉ−Ａｕ−Ｒｈ、Ｎｉ−Ａｕ−ＲｈＯ2、Ｎｉ−Ａｕ−Ｐｄ、Ｎｉ−Ａｕ−Ｉｒ、Ｎｉ−Ａｕ−Ｒｕ等が例示される。その他にはＰｄ−Ａｕ、Ｐｄ−Ｐｔ、Ｎｉ−Ｐｔ等の２層構造や、Ｎｉ−ＩＴＯ−Ｐｔ、Ｎｉ−ＩＴＯ−Ｒｈ、Ｐｄ−Ｐｔ−Ａｕ、Ｐｄ−Ｐｔ−Ｒｈ、Ｐｄ−Ｐｔ−Ｉｒ、Ｒｈ−Ｉｒ−Ｐｔ等の３層構造等が例示される。
これら電極材料膜はＣＶＤ法、スパッタ法、蒸着法等の公知の方法により形成することができる。電極材料膜の膜厚は特に限定されるものではなく、例えば、５０ｎｍ程度以上が適している。これにより、シート抵抗を低くすることができる。
工程（ｆ）において、第２のマスク層２２とその上の電極材料１５を除去することによりリッジ底面領域１４ａとリッジ側面１４ｂを露出される。ここでは第２のマスク層２２を除去することにより、この上の電極材料１５も同時に除去される。ここでの第２のマスク層２２の除去方法としては、上述した除去方法のいずれかを用いればよいが、リフトオフ法やウェットエッチングを用いることが好ましい。
工程（ｇ）において、電極の平坦部１５ａ上に第３のマスク層２３を形成する。ここで、第３のマスク２３にはレジスト層をパターン形成することが好ましい。
第３のマスク層をパターン形成する方法としては、フォトリソグラフィーを用いることが好ましい。第３のマスク層２３の膜厚は、特に限定されるものではなく、例えば、０．１μｍ〜４．０μｍ程度とする。この第３のマスク層２３は、電極の平坦部１５ａ上の全面のみを被覆しているもの又は電極の平坦部１５ａ上の全面と電極の傾斜部１５ｂの一部を被覆するもの、更には電極の平坦部１５ａよりも少し狭い範囲のみ被覆している場合でもよい。
次に、工程（ｈ）において、リッジ底面領域１４ａとリッジ側面１４ｂ及び電極の傾斜部１５ｂ、第３のマスク層２３を被覆する保護膜１６を形成する。この保護膜１６は、例えば、スパッタ法、真空蒸着法、気相成長法等の当該分野で公知の方法により形成することができる。保護膜の膜厚は、例えば、３０００ｎｍ以下、２０ｎｍ〜１０００ｎｍ程度が挙げられ、５０ｎｍ〜５００ｎｍ程度が適当である。
保護膜１６は、リッジ底面領域１４ａであるｐ側半導体層上面とリッジ側面の絶縁性を確保するとともに、ｐ側半導体層と保護膜との屈折率差を確保して、活性層からの光の漏れを制御し得る機能を有する。
また、本発明の半導体素子は、後工程で形成される保護膜の先端部１６ａを有することにより、リッジ両側の上部での光吸収を抑制することができる。
保護膜は、このような絶縁性等の機能を備えた材料であれば、特に材料は限定されない。例えば、Ｓｉ、Ｍｇ、Ａｌ、Ｈｆ、Ｎｂ、Ｚｒ、Ｓｃ、Ｔａ、Ｇａ、Ｚｎ、Ｙ、Ｂ、Ｔｉ及びこれらの酸化物、窒化物（例えば、ＡｌＮ、ＡｌＧａＮ、ＢＮ等）、フッ化物等の化合物が挙げられる。また、この保護膜は単一膜であってもよいし、複数を組み合わせた多層膜であってもよい。なかでも、ＳｉＯ2やＡｌ2Ｏ3等からなる低屈折率であって、吸収の少ない材質からなる膜であることが好ましい。
工程（ｉ）において、リッジ上面の第３のマスク層２３及び保護膜１６を除去する。このリッジ上面にある保護膜を除去することで、保護膜の先端部１６ａをリッジより高い位置に形成する。また、これによりリッジ上面１４ｃが露出される。リッジ上の電極の傾斜部には保護膜が被覆している。
この工程（ｉ）では、保護膜の先端部１６ａが電極の傾斜部１５ｂを完全に被覆した形状の他に、この保護膜の先端部１６ａが電極の傾斜部１５ｂを被覆しているが、この傾斜部１５ｂの一部が露出している形状であってもよい。また、保護膜の先端部１６ａが電極の上面、つまり電極の平坦部１５ａの表面よりも高い位置にあることにより、パッド電極での光吸収も効果的に抑制されるため好ましい。特に、保護膜の先端部１６ａが電極の上面である電極の平坦部１５ａの表面よりも１００ｎｍ以上高い位置にあることが好ましい。これにより、パッド電極での光吸収をより効果的に抑制することができる。
保護膜の先端部１６ａは、リッジ上面に存在するマスク層及び保護膜を除去することによって、リッジ側面１４ｂに形成された保護膜がリッジの上面方向に延伸するように、形成される。この保護膜の先端部１６ａの高さは、第３のマスク層の膜厚で調整可能である。この保護膜の先端部１６ａの高さは、リッジ上面１４ｃから５０ｎｍ〜１０００ｎｍ程度の範囲にあることが好ましい。また、保護膜の先端部１６ａの高さは、電極の上面から１００ｎｍ以上高いことがさらに好ましい。保護膜の先端部１６ａの高さがこの範囲にあると、リッジ上面での光吸収が抑制される。
保護膜と電極との接合領域には凹部が形成されるため、電極１５とパッド電極１８との密着性が向上する。この電極との接合領域が保護膜の先端部１６ａであれば、凹部の溝が形成されやすい。
ここでの第３のマスク層２３とその上に形成されている保護膜の除去方法は、特に限定されるものではないが、リフトオフ法を用いることができる。リフトオフの条件は、マスク層や保護膜の材質等によって適宜選択することができ、例えば、硝酸、フッ化水素酸、硫酸、塩酸、酢酸、過酸化水素等の酸の単独又は２種以上の混合液、アンモニア等のアルカリ溶液の単独又はアンモニアと過酸化水素等の混合液、各種界面活性剤等の適当なエッチャントを用いることが適している。
また、浸漬、リンシング、超音波処理又はこれらの組み合わせ等、公知の方法を利用することができる。
さらに、工程（ｉ）の後の任意の段階において、工程（ｊ）として、半導体素子上であって、保護膜１６及び電極１５上にパッド電極１８を形成する。
パッド電極は、Ｎｉ、Ｔｉ、Ａｕ、Ｐｔ、Ｐｄ、Ｗ等の金属からなる積層膜とすることが好ましい。具体的には、ｐ電極側からＷ−Ｐｄ−Ａｕ又はＮｉ−Ｔｉ−Ａｕ、Ｎｉ−Ｐｄ−Ａｕの順に形成した膜が挙げられる。パッド電極の膜厚は特に限定されないが、最終層のＡｕの膜厚を１００ｎｍ程度以上とすることが好ましい。パッド電極の形状は、特に限定されない。
本発明の半導体素子の製造方法では、任意の段階で、例えば、ｎ側電極を形成する前に、基板の第２主面を研磨することが好ましい。基板の研磨方法は、当該分野で公知であるいずれの方法も利用することができる。
さらに、上述したｐ側電極の形成前後に、基板の第２主面に、部分的又は全面に、ｎ側電極を形成することが好ましい。ｎ側電極は、例えば、スパッタ法、ＣＶＤ、蒸着等で形成することができる。ｎ側電極のパターン形成には、リフトオフ法を利用することが好ましく、ｎ側電極を形成した後、３００℃程度以上でアニールを行うことが好ましい。ｎ側電極としては、例えば、総膜厚が１μｍ程度以下であればよい、またｎ側電極の材料は特に限定されるものではなく、例えば基板側からＶ（膜厚１０ｎｍ）−Ｐｔ（膜厚２００ｎｍ）−Ａｕ（膜厚３００ｎｍ）の順に積層されて形成される。他には、Ｔｉ（１５ｎｍ）−Ｐｔ（２００ｎｍ）−Ａｕ（３００ｎｍ）、Ｔｉ（１０ｎｍ）−Ａｌ（５００ｎｍ）、Ｔｉ（６ｎｍ）−Ｐｔ（１００ｎｍ）−Ａｕ（３００ｎｍ）、Ｔｉ（６ｎｍ）−Ｍｏ（５０ｎｍ）−Ｐｔ（１００ｎｍ）−Ａｕ（２１０ｎｍ）等が例示される。
また、ｎ側電極上にメタライズ電極を形成してもよい。メタライズ電極は、例えば、Ｔｉ−Ｐｔ−Ａｕ−（Ａｕ／Ｓｎ）、Ｔｉ−Ｐｔ−Ａｕ−（Ａｕ／Ｓｉ）、Ｔｉ−Ｐｔ−Ａｕ−（Ａｕ／Ｇｅ）、Ｔｉ−Ｐｔ−Ａｕ−Ｉｎ、Ａｕ−Ｓｎ、Ｉｎ、Ａｕ−Ｓｉ、Ａｕ−Ｇｅ等により形成することができる。メタライズ電極の膜厚は、特に限定されない。メタライズ電極のみでオーミック特性が維持される場合には、ｎ側電極が省略可能である。
任意に、例えば、工程（ｉ）の後、保護膜１６の上に、第２の保護膜を形成してもよい。第２の保護膜は、当該分野で公知の方法により形成することができ、上述した保護膜と同様の材料の中から選択することができる。
任意に、半導体層に共振器面を形成する。共振器面は、エッチング又は劈開等により、当該分野で公知の方法により形成することができる。
また、任意の段階に、得られた共振器面、つまり、共振器面の光反射側及び／又は光出射面に、誘電体膜を形成することが好ましい。誘電体膜はＳｉＯ2、ＺｒＯ2、ＴｉＯ2、Ａｌ2Ｏ3、Ｎｂ2Ｏ5、ＡｌＮ、ＡｌＧａＮ等からなる単層膜又は多層膜とすることが好ましい。
さらに、共振器方向に分割することにより、半導体素子のチップを得ることができる。この分割は、任意の段階で分割補助溝を形成し、それを用いてスクライブすることなどによって形成することができる。
本発明の半導体素子の製造方法では、簡便な工程によって、保護膜や電極の材料の制約を受けずに、信頼性の高い半導体素子を製造することができる。つまり、通常の半導体プロセスにおいて、制御が困難であるエッチバック工程を無くすことにより、各工程を高精度に制御することが可能となり、半導体素子の製造歩留まりを簡便な工程によって向上させることができる。
また、本発明の製造方法により半導体素子の量産性を向上させることができる。
以下に、本発明の半導体素子の実施例を説明するが、本発明は以下の実施例に限定されるものではない。ここでの半導体素子は半導体レーザ素子を用いて説明する。
実施例１
この実施例の半導体レーザ素子は、図１に示したように、Ｃ面を成長面とするＧａＮ基板１０上に、ｎ側半導体層１１、活性層１２及びｐ側半導体層１３をこの順に積層した半導体層が形成されており、ｐ側半導体層１３の表面にはリッジ１４が形成されている。リッジ１４上には、ｐ側の電極１５がオーミック接触されている。この電極１５には、平坦部１５ａと傾斜部１５ｂがある。この電極の傾斜部１５ｂには保護膜の先端部１６ａが被覆しており、電極１５の平坦部１５ａにはパッド電極１８が電気的に接続している。
さらに、図示しないが、半導体層の共振器面には、Ａｌ2Ｏ3からなる誘電体膜が形成されている。また、電極１５や保護膜１６を被覆するようにｐ側パッド電極１８が形成されている。
このような半導体レーザ素子は、以下の製造方法によって形成することができる。
（リッジの形成）
まず、ＧａＮ基板１０を準備する。
次に、この基板１０上に、ｎ側半導体層１１、活性層１２及びｐ側半導体層１３をこの順に積層した半導体層２０を形成する。
ｐ側半導体層１３のほぼ全面に、ＣＶＤ装置により、第１のマスク層２１としてＳｉＯ2膜を５００ｎｍの膜厚で形成する。その後、ＲＩＥ（反応性イオンエッチング）装置を用いたエッチングによりマスク層の幅を１５．０μｍにパターン形成する。ここでマスク層の幅を後述するリッジ幅とする。
次に、図３（ａ）に示すように、積層された半導体層２０の表面にリッジを形成する。具体的には、半導体層２０の上層であるｐ側半導体層１３の表面にリッジ１４を形成する。ここで、ＲＩＥ装置を用いて、第１のマスク層２１の開口部に露出しているｐ側半導体層１３をエッチングすることにより、幅１５．０μｍ程度、高さ０．８μｍ程度のストライプ状のリッジ１４を形成する。
その後、図３（ｂ）に示したように、リッジ底面領域１４ａから第１のマスク層２１の上面を被覆する第２のマスク層２２を形成する。この第２のマスク層は、レジスト層を膜厚１．２μｍで形成する。
次に、図３（ｃ）に示したように、第２のマスク層２２に開口部を形成する。この開口部はＲＩＥ装置を用いて、第２のマスク層２２をエッチングすることにより開口部は形成される。第２のマスク層２２のエッチング箇所は、第１のマスク層２１上であり、その幅は１３．０μｍでリッジのストライプ方向に形成される。このエッチングによりマスク層の表面が露出される。
図３（ｄ）に示したように、先の工程で露出した第１のマスク層２１をウェットエッチングにより除去する。このエッチングによりリッジ上面１４ｃが露出される。
（電極の形成）
次に、図４（ｅ）に示したように、リッジ１４上及び第２のマスク層２２上に電極１５を形成する。この電極１５は、第２のマスク層の開口部からリッジ上に形成されるため、開口部の直下であるリッジの中央部上には平坦部１５ａが形成され、その両外側には傾斜部１５ｂが形成される。この電極の材料としては、リッジ上面１４ｃからＮｉ−Ａｕ−Ｐｔの順に形成する。ここで、電極１５の平坦部１５ａの幅は１３．０μｍであり、この平坦部の両側に形成される傾斜部１５ｂの幅は１．０μｍである。電極の膜厚は平坦部１５ａの膜厚であり、Ｎｉ（１０ｎｍ）−Ａｕ（１００ｎｍ）−Ｐｔ（１００ｎｍ）の順に形成して総膜厚は２１０ｎｍである。
図４（ｆ）に示したように、第２のマスク層２２を除去することで、この上に形成されていた電極も同時に除去される。
第２のマスク層の除去方法は、剥離液を用いたリフトオフ法であり、第２のマスク層と同時に、この第２のマスク層上の電極も除去される。
電極１５は、リッジ上面１４ｃでのみ半導体層と接触しているため、電流のリークは発生しない。
次に、図４（ｇ）に示したように、リッジ１４上に形成された電極の平坦部１５ａ上に、第３のマスク層２３を形成する。第３のマスク層２３としてレジスト層を用いる。第３のマスク層２３の幅は１３．０μｍ程度であり、また第３のマスク層の膜厚は２．５μｍ程度である。
（保護膜の形成）
その後、図５（ｈ）に示したように、リッジ底面領域１４ａからリッジ側面１４ｂ、電極の傾斜部１５ｂ、第３のマスク層２３の上面を被覆する保護膜１６を形成する。この保護膜１６は、スパッタ装置を用いてＳｉＯ2膜を膜厚２００ｎｍで形成する。
次に、電極上に形成されている第３のマスク層２３及びその上に形成されている保護膜１６を除去する。この第３のマスク層の除去にはリフトオフ法を用いる。これによって、電極の平坦部１５ａが露出する。また、リッジ側面を被覆している保護膜１６は、さらにリッジ上面よりも高い位置に延伸する保護膜の先端部１６ａが形成される。ここで保護膜の先端部１６ａの高さは、リッジ上面１４ｃから５００ｎｍである。保護膜の先端部１６ａがリッジ上面よりもこの高さにあることで、リッジ上面及び後述するリッジ側面上における電極のレーザ光の光吸収が抑制される。
図５（ｉ）では電極の平坦部１５ａのみ露出しているが、傾斜部１５ｂの一部を露出していてもよい。また、保護膜の先端部１６ａが電極の平坦部１５ａの一部を被覆していてもよい。
次に、リッジ底面領域１４ａ上にリッジ側面１４ｂから３５μｍ程度離間した領域に第２の保護膜を形成する。この第２の保護膜は、更に半導体層の側面まで被覆している。なお、この第２の保護膜は図示していない。
その後、図５（ｊ）に示すように、電極１５及び保護膜１６上にｐ側パッド電極１８を形成する。
また、基板１０の裏面にｎ側電極１９を形成する。
半導体層のフロント側共振器面には、Ａｌ2Ｏ3からなる誘電体膜を形成する。
半導体層のリア側共振器面には、ＺｒＯ2とＳｉＯ2からなる誘電体多層膜を形成する。
このような工程を経て、半導体素子を形成することができる。
このように、実施例１では、電極がリッジ上面のみで接続されているため電極がリッジ側面に接触した場合の電流のリークを回避することができる。
また、電極に傾斜部を設けており、その傾斜部上には低屈折率の材料ＳｉＯ2からなる保護膜が被覆されており、電極による光の吸収を回避することができ、レーザ光の取り出し効率を向上させることができる。
さらに、このような製造工程であれば、エッチバック工程が不要となるため、容易に、特性が安定した半導体素子を製造することができる。
実施例２
この実施例の半導体レーザ素子は、上述した実施例１の製造方法において、第３のマスク層２３を電極の平坦部と傾斜部の一部を被覆するように形成する。
具体的には、第３のマスク層２３の幅を１４．０μｍ程度とし、また第３のマスク層の膜厚は２．５μｍ程度とする。
それ以外は、実施例１の半導体レーザ素子と実質的に同様に半導体レーザ素子を製造する。
以上により、図２ｂに示すように、電極の傾斜部は保護膜の先端部１６ａに被覆されている領域とｐ側パッド電極と接続されている領域が形成される。
この実施例においても、実施例１と略同様の効果を得ることができる。
実施例３
この実施例の半導体レーザ素子は、上述した実施例１の製造方法において、第３のマスク層２３を電極の平坦部のみを被覆するように形成する。
第３のマスク層２３の幅は１２．０μｍ程度とし、また第３のマスク層の膜厚は２．５μｍ程度とする。
それ以外は、実施例１の半導体レーザ素子と実質的に同様に半導体レーザ素子を製造する。
以上により、図２ｃに示すように、保護膜の先端部１６ａは電極の傾斜部１５ｂと電極の平坦部１５ａの一部を被覆している。
この実施例においても、実施例１と略同様の効果を得ることができる。
実施例４
この実施例の半導体レーザ素子は、上述した実施例１の製造方法において、リッジ上面１４ｃに形成される電極がリッジ上面の全面を被覆するのではなく、リッジ上面の一部を露出するように形成している。
具体的には、第２のマスク層２２の開口部の幅を１０．０μｍとする。
また、第３のマスク層２３の幅は１２．０μｍ程度として、第３のマスク層２３は電極の平坦部のみを被覆するように形成する。
それ以外は、実施例１の半導体レーザ素子と実質的に同様に半導体レーザ素子を製造する。
以上より、図２ｄに示すように、リッジ上面１４ｃの端部を保護膜が被覆しており、さらに保護膜の先端部１６ａは電極の傾斜部１５ｂを被覆している。
この実施例においても、実施例１と略同様の効果を得ることができる。
本発明の半導体素子は、例えば、半導体レーザ、発光ダイオードなどの発光素子に利用可能である。その用途は、例えば照明用光源、ディスプレイ用光源、光ディスク用光源、光通信システム用光源、又は印刷機用光源、露光用光源、測定器用光源、バイオ関連の励起用光源等である。
１０ 基板
１１ ｎ側半導体層
１２ 活性層
１３ ｐ側半導体層
１４ リッジ
１４ａ リッジ底面領域
１４ｂ リッジ側面
１４ｃ リッジ上面
１５ 電極
１５ａ 電極の平坦部
１５ｂ 電極の傾斜部
１６ 保護膜
１６ａ 保護膜の先端部
１８ ｐ側パッド電極
１９ ｎ側電極
２０ 半導体層
２１ 第１のマスク層
２２ 第２のマスク層
２３ 第３のマスク層

Claims (9)

  1. 基板上に積層された半導体層と、
    該半導体層の表面に形成されたストライプ状のリッジと、
    該リッジ上に形成された電極とを備えてなる半導体素子であって、
    前記電極は、前記リッジの上面に対して、平坦部と該平坦部の両側に配置された傾斜部とを有しており、
    前記リッジの側面から前記電極の傾斜部に至る領域に保護膜が被覆されていることを特徴とする半導体素子。
  2. 前記保護膜の先端部は、前記電極の上面よりも高い位置に形成されている請求項１に記載の半導体素子。
  3. 前記電極は、前記半導体層とリッジ上面のみで接合している請求項１または２のいずれか１つに記載の半導体素子。
  4. 前記保護膜と前記電極との接合領域に凹部を有する請求項１乃至３のいずれか１つに記載の半導体素子。
  5. 前記保護膜の先端部と前記電極の上面とで凹部を形成している請求項１乃至３のいずれか１つに記載の半導体素子。
  6. （ａ）基板上に、半導体層を積層し、該半導体層上に所定形状の第１のマスク層を形成した後、前記第１のマスク層の開口部から前記半導体層の一部を除去してリッジを形成する工程と、
    （ｂ）少なくともリッジ底面領域からリッジ上面の前記第１のマスク層上に至る領域に第２のマスク層を形成する工程と、
    （ｃ）前記リッジ上面の第２のマスク層の一部を除去して、該第２のマスク層にリッジ幅よりも狭い幅の開口部を形成する工程と、
    （ｄ）前記リッジ上面の第１のマスク層を除去することによりリッジ上面を露出する工程と、
    （ｅ）前記リッジ上に、該リッジ上面に対して、平坦部と傾斜部とを有する電極を形成する工程と、
    （ｆ）前記第２のマスク層を除去する工程と、
    （ｇ）前記電極の平坦部上に第３のマスク層を形成する工程と、
    （ｈ）少なくともリッジ底面領域からリッジ上面の前記第３のマスク層上に至る領域に保護膜を形成する工程と、
    （ｉ）前記リッジ上面の第３のマスク層と保護膜を除去して、前記電極を露出する工程と、
    （ｊ）少なくとも前記電極上面および前記保護膜上にパッド電極を形成する工程と、を具備することを特徴とする半導体素子の製造方法。
  7. 工程（ｉ）において、前記保護膜は、リッジ側面から連続して電極の傾斜部を被覆しており、前記電極の平坦部よりも高い位置に先端部を形成する請求項６に記載の半導体素子の製造方法。
  8. （ａ）基板上に、半導体層を積層し、該半導体層の一部を除去してリッジを形成する工程と、
    （ｂ）前記リッジ上に、該リッジ上面に対して平坦部と傾斜部とを有する電極を形成する工程と、
    （ｃ）少なくともリッジ側面から連続して電極の傾斜部に至る領域に保護膜を形成する工程と、
    （ｄ）少なくとも前記電極上面および前記保護膜上にパッド電極を形成する工程と、を具備することを特徴とする半導体素子の製造方法。
  9. 工程（ｉ）において、前記保護膜は、リッジ側面から連続して電極の傾斜部を被覆しており、前記電極の平坦部よりも高い位置に先端部を形成する請求項８に記載の半導体素子の製造方法。
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