JP2011004328A - パルス幅変調回路および電圧帰還型ｄ級増幅回路 - Google Patents

Abstract

【課題】出力負荷を駆動する電圧帰還型Ｄ級増幅回路の周波数特性を改善する。
【解決手段】入力信号のＰＷＭ変調を行なう比較回路（２６Ａ，２６Ｂ）に、ＰＷＭキャリアとなる三角波（ＴＯＳＣ）を与える三角波信号発生器（３０）に対し、三角波の勾配を補正する三角波補正回路（３２）を設ける。三角波（ＴＯＳＣ）のスルーレート（勾配）を出力回路駆動用指令値（ＣＯＭＰＯＵＴＰ，ＣＯＭＰＯＵＴＭ）のデューティが５０％近傍となる領域において小さくする。
【選択図】図４

Description

この発明は、パルス幅変調回路およびそれを用いた電圧帰還型Ｄ級増幅回路に関し、特に、三角波と入力信号とを比較してパルス幅変調を行なう回路部分の周波数特性を改善するための構成に関する。

ＡＶ（audio/visual）機器等の負荷を駆動する部分においては、内部の信号処理が、デジタル的に行なわれ、入力信号に応じた出力信号を生成してモータ・アクチュエータなどの負荷を駆動する場合、増幅器が用いられる。このような増幅器として、一般に、デジタルアンプが用いられる。

デジタルアンプは、その増幅方式が、Ｄ級増幅方式である。入力信号のレベルを内部で発生される三角波と比較し、その比較結果に応じた信号を生成し、入力信号をパルス幅変調（ＰＷＭ）した信号に変換する。ＰＷＭ変調後の信号に従って出力段のスイッチングトランジスタを駆動することにより、パルス幅に応じた期間、出力スイッチングトランジスタがオン／オフ（導通／非導通）状態となり、出力に入力信号に応じた信号が生成される。このデジタルアンプ（Ｄ級アンプ）は、出力段トランジスタをオン／オフ状態の間でスイッチング動作をさせているだけであり、電力効率に優れている。

Ｄ級アンプ（デジタルアンプ）においては、入力信号に従って、正、負および０（ゼロ）の３値の出力信号が生成される。ここで、出力信号は、負荷の両端に印加される電圧ＰＯ（＋）およびＰＯ（−）の差分信号を示す。入力信号の振幅が小さいとき、これらの正および負の出力信号ＰＯ（＋）およびＰＯ（−）の振幅が、ほぼ等しくなり、出力信号（ＰＯ（＋）−ＰＯ（−））が、０Ｖ近傍となり、負荷には、電流はほとんど流れない。

負荷駆動時においては、負荷のインダクタンス成分に起因する誘導電流の影響を回避し、またハイ側電源ノードとロー側電源ノードが短絡するのを防止するために、出力スイッチングトランジスタをオフ状態とするデッドタイムが設けられる。このデッドタイムにおいて、オン状態の出力トランジスタがターンオフし、続いて、デッドタイム経過後に次の出力スイッチングトランジスタがオン状態に駆動される。

微小振幅信号の入力時においては、このデッドタイムの影響も相俟って、出力トランジスタを駆動する信号においてＰＷＭ信号を生成することができなくなるという、いわゆるデッドタイムに起因するＰＷＭ不感帯が生じる。

このようなデッドタイムによる不感帯をなくし、指令信号に対するリニアリティおよび周波数応答性を改善することを目的とする構成が、特許文献１（特開２００１−２６８９７７号公報）および特許文献２（特開２００４−３１２６０６号公報）に示されている。

特許文献１は、正および負の方向にオフセット（レベルシフト）された三角波信号を複数種類生成する。入力信号の極性判別結果に応じて、オフセットされた複数の三角波信号のいずれかを選択して比較回路へ与える。比較回路は、フルブリッジ構成で配置されるスイッチングトランジスタそれぞれに対応して設けられる。比較回路は、それぞれ与えられたオフセットされた三角波信号と入力信号とを比較し、その比較結果に従って対応のトランジスタへ、指令信号に応じたスイッチング制御信号を与える。

特許文献１は、三角波信号をオフセット（レベルシフト）することにより、指令信号が０Ｖ近傍で変化する場合においても、十分に、デッドタイムを確保しつつスイッチング制御信号のオン期間を確保し、ＰＷＭ信号の不感帯を排除することを図る。

特許文献２に示される構成においては、入力音声信号に歪補正信号を混合して、混合入力音声信号を生成する。入力音声信号の微小振幅時においても、歪補正信号により、三角波信号に対するレベル比較を行なってＰＷＭ信号を発生可能とする。また、音声信号無入力時においては、この歪補正信号の周期でスイッチング制御用ＰＷＭ信号を生成して、間歇的に出力スイッチングトランジスタをオン状態として、電力消費の増加を抑制することを図る。

特開２００１−２６８９７７号公報 特開２００４−３１２６０６号公報

アクチュエータまたはモータを駆動する回路として、電圧帰還型Ｄ級アンプ回路が一般に用いられる。この電圧帰還型Ｄ級アンプ回路を利用するのは、アナログ駆動のＢＴＬアンプ（ブリッジド・トランスフォーマ・レス（Bridged Transformer Less））アンプに比べて、電源消費電力を小さくする目的がある。しかしながら、一般的に、線形性、周波数特性およびノイズ性能が劣る特徴がある。

アクチュエータまたはモータなどの負荷駆動時においても、上述のように、デッドタイムが設けられる。このデッドタイムは、有効な負荷駆動電流を発生することができない期間である。したがって、出力段のたとえばパワーＭＯＳトランジスタ（絶縁ゲート型電界効果型トランジスタ）を駆動する回路に対する指令値にあたる駆動パルスに対して、デッドタイム分、出力トランジスタの導通期間が短くなり、指令値と差が生じる。特に、指令値のオン期間が短いほど、デッドタイムの占める割合が大きくなり、この誤差の影響が大きくなる（デッドタイムは固定値であるため）。出力駆動パルスにおいてオン期間が短い状態は、入力信号の振幅が小さい場合に対応する。したがって、入力信号振幅の小さい場合には、指令値との誤差が大きくなり、出力負荷を正確に駆動することができなくなる。

指令値の変化する速度が、Ｄ級増幅回路の応答速度よりも十分に遅い場合には、生じた指令値との差は、帰還制御により修正することが可能である。しかしながら、指令値の変化速度が速い場合には、修正が追随することができず、正確に入力信号に応じて負荷を駆動することができなくなる。これが、入力信号振幅が小さいときに、周波数特性が劣化する原因となる。

特に、この負荷が、たとえばＢＤ（ブルーレイ・ディスク）を駆動するアクチュエータまたはモータの場合、高速で追随する必要があり、増幅回路の周波数特性を向上させる必要がある。これは、ＢＤの場合、従来のＤＶＤ（デジタル・バーサタイル・ディスク）光ディスクに比べて、その記録面情報量が、約５倍以上となっており、ＢＤの記録ビットに対し高精度で焦点を合わせて追随するために、周波数特性を向上させる必要があるためである。

この周波数特性の劣化を低減する方法としては、デッドタイムを短くする方法が考えられる。しかしながら、半導体製造工程におけるパラメータばらつきに起因するトランジスタ特性のばらつきと使用条件保障範囲とにより、デッドタイムの消滅を防止するためマージンを確保する必要があり、デッドタイムの短縮にも限界がある。

また、出力電圧帰還による制御を行なう場合、出力電圧を入力側に帰還する際に、平滑回路が用いられる。この帰還制御を利用することにより、出力誤差を修正することができる。しかしながら、指令値の変化速度が、Ｄ級増幅回路の応答速度よりも十分遅い場合には、この出力誤差（指令値とトランジスタのオン期間との差）は、帰還制御により修正が可能である。しかしながら、指令値の変化する速度が速い場合には、誤差修正が追随することができず、正しくアクチュエータ等の負荷を駆動することができなくなる。この場合、帰還制御用の平滑回路の時定数を小さくすることが考えられる。しかしながら、ＰＷＭキャリア（三角波信号）の減衰量を確保する必要があり、小さくするにも限界があり、大きな効果は期待できない。

前述の特許文献１（特開２００１−２６８９７７号公報）においては、入力信号のレベルに応じて、レベルシフトされた三角波信号を選択して出力する。しかしながら、このような三角波信号を選択して切換える構成の場合、三角波切換時における不連続動作により、負荷駆動用電流の安定性および精度が劣化する可能性がある。

また、特許文献２（特開２００４−３１２６０６号公報）に示される構成においては、入力音声信号に歪補正信号を重畳している。したがって、微小入力信号の場合、歪補正信号により、負荷駆動電流の安定性および精度が劣化する可能性が生じ、また、歪補正信号の波形により、負荷駆動電流に不必要なノイズ成分が混入する可能性がある。

それゆえ、この発明の目的は、微小信号入力時においても、正確にＰＷＭ信号を生成することのできるパルス幅変調回路を提供することである。

この発明の他の目的は、高精度でノイズ成分を生じさせることなく指令値に応じた出力負荷駆動信号を生成することのできる周波数特性の優れた電圧帰還型Ｄ級増幅回路を提供することである。

この発明を要約すれば、ＰＷＭ信号を生成する際の被変調信号として機能する三角波信号波形を、増幅回路の周波数特性が劣化する領域においてスルーレートを変更するように三角波信号のレベルに応じて調整する。一実施例においては、この三角波信号の振幅の中央値近傍における勾配（スルーレート）を、他の領域に比べて小さくする。

ＰＷＭキャリアの三角波の勾配（スルーレート）を、出力段トランジスタの周波数特性が劣化する領域において調整する。この三角波の勾配（スルーレート）の調整により、閉ループ周波数特性の劣化を低減するように調整することができ、等価的に、周波数領域を低周波数領域へ移行させることができ、周波数特性が改善される。

この発明に従う出力負荷駆動装置の構成を概念的に示す図である。 図１に示す出力負荷駆動装置の動作を示すタイミング図である。 （Ａ）−（Ｈ）は、図１に示す出力回路のトランジスタの動作を電流経路とともに示す図である。 この発明に従う出力負荷駆動装置の具体的構成を概略的に示す図である。 図４に示す出力負荷駆動装置の動作を示すタイミング図である。 図４に示す出力負荷駆動装置のＤ級増幅回路の伝達関数を示すブロック線図である。 図４に示す出力回路の入出力特性を示す図である。 （Ａ）および（Ｂ）は、図４に示す出力負荷駆動装置の周波数特性を示す図である。 この発明の実施の形態１に従う電圧帰還型Ｄ級増幅回路に含まれる三角波信号発生器および三角波補正回路の構成を示す図である。 図９に示す回路の動作を示すタイミング図である。 図９に示す回路の入力信号と基準電圧との差が小さい場合の動作を示すタイミング図である。 図９に回路の具体的構成の一例を示す図である。 この発明の実施の形態２に従う電圧帰還型Ｄ級増幅回路の三角波補正回路および三角波信号発生器の構成を示す図である。 図１３に示す回路の動作を示す信号波形図である。 この発明の実施の形態３に従う出力負荷駆動装置の三角波信号発生器および三角波補正回路の一例を概略的に示す図である。 図１５に示す回路の動作を示す信号波形図である。 図１５に示す回路の具体的構成の一例を示す図である。 この発明の実施の形態４に従う三角波信号発生器および三角波補正回路の構成を概略的に示す図である。 図１８に示す電圧レベル検出回路の構成の一例を概略的に示す図である。 この発明に従う出力負荷駆動装置を含む光ディスク記憶装置の全体の構成を概略的に示す図である。 （Ａ）は、図２０に示す光ピックアップユニットの上面図であり、（Ｂ）は、図２０に示す光ピックアップユニットの側面図である。

（原理的構成）
図１は、この発明に従う出力負荷駆動装置の全体の構成を概略的に示す図である。図１において、出力負荷駆動装置１は、誘導性負荷ＬＭを入力信号ＶＩＮに従って駆動する。誘導性負荷ＬＭは、正側出力ノードＰＯ（＋）と負側出力ノードＰＯ（−）の間に接続される。

出力駆動装置１は、正側出力ノードＰＯ（＋）を駆動する正側出力駆動回路２Ａと、負側出力ノードＰＯ（−）を駆動する負側出力駆動回路２Ｂを含む。これらの出力駆動回路２Ａおよび２Ｂは、相補的に動作し、誘導性負荷ＬＭに、双方向に電流を流す。

正側出力駆動回路２Ａは、入力信号ＶＩＮと基準電圧ＶＲＦとに従って指令値ＰＷＭＩＮ１を生成する正側指令値生成回路３Ａと、正側指令値ＰＷＭＩＮ１に従ってゲート駆動信号ＰＧ１およびＮＧ１を生成する正側ゲート駆動回路４Ａと、正側ゲート駆動信号ＰＧ１およびＮＧ１に従って正側出力ノードＰＯ（＋）を駆動する出力回路５Ａを含む。

正側指令値生成回路３Ａは、また、正側出力ノードＰＯ（＋）の信号を受け、正側出力ノードＰＯ（＋）の信号（以下、正側出力ノードＰＯ（＋）とその上の電圧信号を同一符号ＰＯ（＋）で示す）。正側指令値生成回路３Ａは、入力信号ＶＩＮと基準電圧ＶＲＥＦとを差動増幅し、さらにフィードバックされた正側出力信号ＰＯ（＋）と生成した差分信号をさらに差動増幅して、正側指令値ＰＷＭＩＮ１を生成する。

正側ゲート駆動回路４Ａは、指令値ＰＷＭＩＮ１に従ってデッドタイムを考慮して、出力回路５Ａを駆動するゲート駆動信号ＰＧ１およびＮＧ１を生成する。出力回路５Ａは、電源ノードに結合されゲート駆動信号ＰＧ１をゲートに受けＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＴ１と、ゲート駆動信号ＮＧ１をゲートに受けるＮチャネルＭＯＳトランジスタＮＴ１とを含む。ＭＯＳトランジスタＰＴ１は、導通時、正側出力ノードＰＯ（＋）をハイ側電源電圧ＶＭレベルに駆動し、ＭＯＳトランジスタＮＴ１は、導通時、正側出力ノードＰＯ（＋）をロー側電源電圧（接地電圧）ＶＳＳレベルに駆動する。

負側出力駆動回路２Ｂは、正側出力駆動回路２Ａと同様、負側指令値生成回路３Ｂ、負側ゲート駆動回路４Ｂ、および出力回路５Ｂを含む。負側指令値生成回路３Ｂは、正側指令値生成回路３Ａと相補な態様で、入力信号ＶＩＮおよび基準電圧ＶＲＥＦを差動増幅し、この差動増幅信号と負側出力ノードＰＯ（−）からフィードバックされた信号とをさらに差動増幅して、負側指令値ＰＷＭＩＮ２を生成する。

負側ゲート駆動回路４Ｂは、指令値ＰＷＭＩＮ２に従って、デッドタイムを考慮して出力回路５Ｂを駆動するゲート駆動信号ＰＧ２およびＮＧ２を生成する。出力回路５Ｂは、ゲート駆動信号ＰＧ２をゲートに受けるＰチャネルＭＯＳトランジスタＰＴ２およびゲート駆動信号ＮＧ２をゲートに受けるＮチャネルＭＯＳトランジスタＮＴ２を含む。ＭＯＳトランジスタＰＴ２は、導通時、負側出力ノードＰＯ（−）をハイ側電源電圧ＶＭレベルに駆動する。ＭＯＳトランジスタＮＴ２は、導通時、負側出力ノードＰＯ（−）をロー側電源電圧（接地電圧）ＶＳＳレベルに駆動する。

ＭＯＳトランジスタＰＴ１およびＮＴ１により、正側出力ノードＰＯ（＋）に対する充電および放電が行なわれ、ＭＯＳトランジスタＰＴ２およびＮＴ２により、負側出力ノードＰＯ（−）の充電および放電が行なわれる。これらのＭＯＳトランジスタＰＴ１、ＮＴ１、ＰＴ２およびＮＴ２は、一例として、パワーＭＯＳトランジスタで構成され、誘導性負荷ＬＭに大電流を供給して高速で駆動する。

図２は、図１に示す出力負荷駆動装置１の動作を示すタイミング図である。また、図３（Ａ）−図３（Ｈ）は、図１に示す出力負荷駆動装置の出力回路のトランジスタの値を示す図である。以下、図２および図３を参照して、図１に示す出力負荷駆動装置の動作について簡単に説明する。

正側指令値生成回路３Ａおよび負側指令値生成回路３Ｂは、入力信号ＶＩＮの基準電圧ＶＲＥＦに対する電圧レベルに応じて、指令値ＰＷＭＩＮ１およびＰＷＭＩＮ２をそれぞれ生成する。正側ゲート駆動回路４Ａは、ハイ側指令値ＰＷＭＩＮ１の立下がりに対してデッドタイムＤＴを設けて、ゲート制御信号ＮＧ１をＨレベルに駆動し、出力回路５ＡのＮチャネルＭＯＳトランジスタＮＴ１をオン状態へ駆動する。また、このとき、ＰチャネルＭＯＳトランジスタＰＴ１に対するゲート駆動信号ＰＧ１を、早いタイミングでＨレベルに駆動し、ＰチャネルＭＯＳトランジスタＰＴ１をオフ状態に駆動する。

一方、負側ゲート駆動回路４Ｂは、負側指令値ＰＷＭＩＮ２の立ち上がりに対しデッドタイムＤＴの遅延をもってゲート駆動信号ＮＧ２をＬレベルに駆動し、対応の出力回路５ＢのＮチャネルＭＯＳトランジスタＮＴ２をオフ状態に駆動し、その後、ゲート駆動信号ＰＧ２をＬレベルに駆動して、ＰチャネルＭＯＳトランジスタＰＴ２をオフ状態へ駆動する。

ＭＯＳトランジスタＰＴ１、ＮＴ１、ＰＴ２およびＮＴ２はパワーＭＯＳトランジスタであり、内部にボディダイオードＢＤＤ１−４をそれぞれ有しており、トランジスタのターンオフ時、このボディダイオードを介して誘導性負荷ＬＭを流れる電流ＩＬを継続的に生じさせる。すなわち、図２における指令値ＰＷＭＩＮ１の立下がりエッジの状態Ｓ１において、指令値ＰＷＭＩＮ２はＬレベルである。このときには、図３（Ａ）に示すように、ゲート駆動信号ＮＧ１およびＰＧ１はＬレベル、ゲート駆動信号ＰＧ２およびＮＧ２はＨレベルである。したがって、この状態Ｓ１においては、ＭＯＳトランジスタＰＴ２およびＮＴ１がオフ状態（非導通状態）であり、一方、ＭＯＳトランジスタＰＴ１およびＮＴ２がオン状態（導通状態）である。したがって、電流は、電源ノードＶＭからＭＯＳトランジスタＰＴ１出力ノードＰＯ（＋）、誘導性負荷ＬＭ、出力ノードＰＯ（−）、およびＭＯＳトランジスタＮＴ２を介して接地ノードＶＳＳに流れる。この電流により、誘導性負荷ＬＭが駆動される。

次に、デッドタイムＤＴの期間となる。図２および図３（Ｂ）に示すように、デッドタイム経過前の状態Ｓ２においては、ゲート制御信号ＰＧ１およびＰＧ２がＨレベル、ゲート駆動信号ＮＧ１がＬレベル、ゲート駆動信号ＮＧ２がＨレベルである。ＭＯＳトランジスタＰＧ１およびＰＧ２およびＮＧ１がすべてオフ状態となり、ＭＯＳトランジスタＮＴ２がオン状態となる。この場合、誘導性負荷ＬＭにおいては、そのインダクタンス成分により、同一方向に誘導電流が流れる。この誘導電流の供給時においては、ＭＯＳトランジスタＮＴ１のボディダイオードＢＤＤ２を介して接地ノードＶＳＳから誘導性負荷ＬＭに電流が供給される。ボディダイオードＢＤＤ２の電圧降下により、正側出力ノードＰＯ（＋）は、アンダーシュートが生じ、接地電圧ＶＳＳのＬレベルよりもさらに低いＬレベル（ＬＵ）となり、接地ノードＶＳＳから誘導性負荷ＬＭおよびＭＯＳトランジスタＮＴ２を介して、電流が接地ノードＶＳＳへ流れる。ここで、ノードとその上の電圧を、同一符号で示す。

次に、デッドタイムＤＴが経過した後の、図２および図３（Ｃ）に示す平衡状態Ｓ３においては、ゲート駆動信号ＰＧ１、ＰＧ２およびＮＧ１およびＮＧ２がすべてＨレベルである。したがって、ＭＯＳトランジスタＰＴ１およびＰＴ２がオフ状態、ＭＯＳトランジスタＮＴ１およびＮＴ２がオン状態である。この状態においては、図３（Ｃ）に示すように、電流が、ＭＯＳトランジスタＮＴ１を介して誘導性負荷ＬＭへ供給される。この状態は、いわゆる「接地回生」の状態であり、回生電流が、接地ノードＶＳＳからＭＯＳトランジスタＮＴ１を介して誘導性負荷ＬＭへ流れる。出力ノードＰＯ（＋）およびＰＯ（−）の電圧レベルが等しく、Ｌレベルとなると、電流は流れない。

続いて、入力信号ＶＩＮに従って、ハイ側指令値生成回路３Ａからの指令値ＰＷＭＩＮ１がＨレベルに立ち上がる。この場合、図２および図３（Ｄ）に示す状態Ｓ４となる。この状態Ｓ４においては、図３（Ｄ）に示すように、ゲート制御信号ＰＧ１、ＰＧ２およびＮＧ２がＨレベルであり、ゲート制御信号ＮＧ１が、Ｌレベルに移行し、したがって、ＭＯＳトランジスタＰＴ１、ＰＴ２およびＮＴ１がオフ状態、ＭＯＳトランジスタＮＴ２がオン状態である。ＭＯＳトランジスタＮＴ１のボディダイオードＢＤＤ２から誘導性負荷ＬＭを介してＭＯＳトランジスタＮＴ２に誘導電流が流れ、この電流が接地ノードＶＳＳに流れる。正側出力ノードＰＯ（＋）の電圧レベルは、ボディダイオードＢＤＤ２の電圧降下により、Ｌレベルよりも低いＬＵレベルにまで低下する。

正側指令値ＰＷＭＩＮ１が立ち上がってからデッドタイムの経過後で、ゲート制御信号ＮＧ１がＬレベルとなった後、ゲート制御信号ＰＧ１がＬレベルとなる（状態Ｓ５）。この状態Ｓ５においては、図３（Ｅ）に示すように、ゲート制御信号ＰＧ１およびＮＧ１がＬレベル、ゲート制御信号ＰＧ２およびＮＧ２がＨレベルであり、ＭＯＳトランジスタＰＴ１およびＮＴ２がオン状態、ＭＯＳトランジスタＮＴ１およびＰＴ２がオフ状態である。電流は、ハイ側電源ノードからＭＯＳトランジスタＰＴ１を介して誘導性負荷ＬＭに供給され、誘導性負荷ＬＭを流れる電流が、さらに、ＭＯＳトランジスタＮＴ２を介して接地ノードに放電される。この状態Ｓ５において、正側出力ノードＰＯ（＋）の電圧は、Ｈレベルに上昇し、負側出力ノードＰＯ（−）は、接地電圧レベルに維持される。

負側指令値生成回路３Ｂからの負側指令値ＰＷＭＩＮ２がＨレベルに立ち上がるエッジ（状態Ｓ６）においては、図３（Ｆ）に示すように、ゲート制御信号ＰＧ１およびＮＧ１はＬレベルであり、ゲート制御信号ＮＧ２がＬレベルへ移行し、ゲート制御信号ＰＧ２がＨレベルである。ＭＯＳトランジスタＰＴ２、ＮＴ１およびＮＴ２がオフ状態となり、ＭＯＳトランジスタＰＴ１がオン状態を維持する。この状態Ｓ６においては、電流は、ハイ側電源ノードからＭＯＳトランジスタＰＴ１を介して誘導性負荷ＬＭへ流れる。誘導性負荷ＬＭを介して供給される電流は、ＭＯＳトランジスタＰＴ２のボディダイオードＢＤＤ３を介してハイ側電源ノードへ流れる。この場合、負側出力ノードＰＯ（−）は、ハイ側電源ノードの電圧よりもボディダイオードＢＤＤ３の電圧降下分高い電圧レベルとなり、負側出力ノードＰＯ（−）の電圧レベルにオーバーシュートが生じ、その電圧レベルが、ＨＯレベルとなる。この場合は、いわゆるデッド・オフ期間である。

デッドタイムが経過した状態Ｓ７においては、ゲート制御信号ＰＧ２がＬレベルに低下し、ＭＯＳトランジスタＰＴ２がオン状態となり、ボディダイオードＢＤＤ３によるオーバーシュート成分がなくなり、ＭＯＳトランジスタＰＴ２により、負側出力ノードＰＯ（−）は電源電圧レベルに維持される。

図３（Ｇ）に示すように、デッドタイム経過後の状態Ｓ７において、ゲート制御信号ＰＧ１、ＰＧ２、ＮＧ１およびＮＧ２はすべてＬレベルであり、ＭＯＳトランジスタＰＴ１およびＰＴ２がオン状態、ＭＯＳトランジスタＮＴ１およびＮＴ２がオフ状態である。電流は、ハイ側電源ノードからＭＯＳトランジスタＰＴ１を介して誘導性負荷ＬＭに流れ、さらに誘導性負荷ＬＭからの電流が、ＭＯＳトランジスタＰＴ２を介してハイ側電源ノードに流れる。すなわち、「電源回生」の状態が実現される。

次いで、電源回生後の状態Ｓ８において、負側指令値ＰＷＭＩＮ２がＬレベルに立下がり、ゲート制御信号ＰＧ２がＨレベルに立ち上がる。このとき、まだ、デッドタイムは経過していないため、ゲート制御信号ＮＧ２はＬレベルである。したがって、図３（Ｈ）に示すように、ゲート制御信号ＰＧ１、ＮＧ１およびＮＧ２がＬレベルであり、ゲート制御信号ＰＧ２がＨレベルであるため、ＭＯＳトランジスタＰＧ１がオン状態、ＭＯＳトランジスタＮＴ１、ＮＴ２およびＰＴ２はオフ状態である。したがって、ハイ側電源ノードからＭＯＳトランジスタＰＴ１を介して誘導性負荷ＬＭに電流が流れ、さらに誘導電流がＭＯＳトランジスタＰＴ２のボディダイオードＢＤＤ３を介してハイ側電源ノードへ流れる。この状態は、デッド・オフ期間である。このデッド・オフ期間の経過後、再び、図３（Ａ）に示す状態へ移行する。

図２に示すように、指令値ＰＷＭＩＮ１の立下がりエッジおよび負側指令値ＰＷＭＩＮ２の立ち上がりエッジに対し、それぞれデッドタイム（デッド・オフ期間）が設けられている。これにより、ボディダイオードを介して誘導性負荷ＬＭを介してで電流が流れるデッドタイムにより、出力ノードＰＯ（＋）またはＰＯ（−）に接続されるＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが並行してオン状態となり、ハイ側電源ノードからロー側電源ノードへ電流が流れるというアーム短絡電流が流れるのを防止する。また、回生電流を流す期間を設けているのは、ボディダイオードＢＤＤ１−ＢＤＤ４を流れる逆回復電流を吸収するためである。

この場合、出力ノードＰＯ（＋）およびＰＯ（−）の電圧差を規定する指令値の差ＰＷＭＩＮ１−ＰＷＭＩＮ２に対して、デッドタイムを考慮した時間、電流が流れるように、ゲート駆動回路４Ａおよび４Ｂが、出力ノードＰＯ（＋）およびＰＯ（−）に電圧差を生成する。このとき、出力ノードＰＯ（＋）およびＰＯ（−）の電圧を指令値生成回路３Ａおよび３Ｂにそれぞれフィードバックし、出力ノードの平均電圧値が入力電圧ＶＩＮのレベルに等しくなるように、フィードバック制御が行なわれる。したがって、図２に示すように、フィードバック制御を行なう前の出力ノードＰＯ（＋）およびＰＯ（−）の間の電圧（差電圧）のＨレベル期間は、デッドタイムにより指令値よりも短くなる。一方、この電圧フィードバックにより、出力ノードＰＯ（＋）およびＰＯ（−）の間の電圧値（帰還制御後）のＨレベル期間は、長くされて、指令値のＨレベル期間Ｔと等しくなり、デッドタイムの影響による効率低下が抑制される。しかしながら、この場合、差分指令値ＰＷＭＩＮ１−ＰＷＭＩＮ２のパルス幅よりも、帰還制御用の出力電圧ＰＯ（＋）−ＰＯ（−）のＨレベル期間はほぼ等しくされるものの、出力電圧の立ち上がりおよび立下がり期間を考慮すると、Ｈレベル期間は、少し短くなる。

デッドタイムは固定値であり、指令値の差分値（ＰＷＭＩＮ１−ＰＷＭＩＮ２）のオン期間（Ｈレベル期間）が短いほど、デッドタイムの占める割合が大きくなる。このデッドタイムの占める期間の影響が大きくなるのは、微小振幅信号の場合であり、出力差分値ＰＯ（＋）−ＰＯ（−）が、０Ｖ近傍の値となるときである。デッドタイムが、出力パルスのＨレベル期間と同程度以上のときには、出力電圧の帰還制御では、出力電圧を指令値に対応する期間に設定するのに時間を要し、高速動作時においては、指令値と出力電圧との誤差の修正をできなくなる。本発明においては、この誤差修正を微小振幅信号入力時においても正確に実行するために、三角波の勾配（スルーレート）を、閉ループ周波数特性を高くさせるように調整する。以下、具体的構成について、説明する。

図４は、図１に示す出力負荷駆動装置１の構成をより具体的に示す図である。図４において、出力負荷駆動装置１は、信号源１０からの入力信号ＶＩＮと基準電圧源１２からの基準電圧ＲＥＦとを受け、それらの差分値に応じた電圧信号を、誘導性出力負荷ＬＭを駆動する出力ノードＰＯ（＋）およびＰＯ（−）に生成する。正側および負側出力駆動回路は、電圧帰還型Ｄ級増幅回路で構成されており、以下、これらの出力駆動回路２Ａおよび２Ｂを電圧帰還型Ｄ級増幅回路と称す。

電圧帰還型Ｄ級増幅回路２Ａは、入力ノードＩＮ（＋）およびＩＮ（−）に、入力信号ＶＩＮおよび基準電圧ＲＥＦをそれぞれ受ける。正側指令値生成回路３Ａは、入力信号ＶＩＮと基準電圧ＲＥＦを差動的に増幅する差動増幅回路２０Ａと、出力回路５Ａの出力信号ＰＷＭＯＵＴＰをフィルタ処理する平滑回路２２Ａと、平滑回路２２Ａの出力信号と差動増幅回路２０Ａの出力信号ＡＭＰＯＵＴＰを差動的に増幅する増幅段差動増幅回路２４Ａと、増幅段差動増幅回路２４Ａの出力信号ＦＬＴＯＵＴＰのパルス幅変調を行なうＰＷＭ比較回路２６Ａとを含む。

差動増幅回路２０Ａは、入力ノードＩＮ（＋）を介して与えられる入力信号ＶＩＮを正入力に受け、入力ノードＩＮ（−）を介して与えられる基準電圧ＲＥＦを負入力に受ける。平滑回路２２Ａは、容量素子と抵抗素子で構成されるＲＣローパスフィルタの構成を備え、出力回路５Ａの出力信号ＰＷＭＯＵＴＰを平均化した信号を生成する。増幅段差動増幅回路２４Ａは、差動増幅回路２０Ａの出力信号ＡＭＰＯＵＴＰを正入力に受け、平滑回路２２Ａの出力信号を負入力に受ける。平滑回路２２Ａおよび増幅段差動増幅回路２４Ａにより、出力信号ＰＷＭＯＵＴＰと差動増幅回路２０Ａの出力信号ＩＮＰＯＵＴＰを等しくするように帰還制御が行なわれる。

ＰＷＭ比較回路２６Ａは、三角波信号発生器３０および三角波補正回路３２により生成される三角波信号ＴＯＳＣを負入力に受け、増幅段差動増幅回路２４Ａの出力信号ＦＬＴＯＵＴＰを正入力に受けて、これらを比較し、その比較結果に従って２値出力信号ＣＯＭＰＯＵＴＰを生成する。ＰＷＭ比較回路２６Ａにより、増幅段差動増幅回路２６Ａの出力信号ＣＯＭＯＵＴＰをパルス幅変調した信号が生成される。

正側ゲート駆動回路４Ａは、ＰＷＭ比較回路２６Ａの出力信号ＣＯＭＰＯＵＴＰを指令値として指令値入力ノードＰＷＭＩＮ１に受け、出力ノードＰＧＡＴＥおよびＮＧＡＴＥから、それぞれゲート駆動信号ＰＧ１およびＮＧ１を生成する。正側ゲート駆動回路４Ａは、内部に遅延回路を含み、この指令値入力ノードＰＷＭＩＮ１に与えられる信号（指令値）の立下がりまたは立ち上がりに対し一定の遅延時間（デッドタイム）をもってゲート駆動信号ＰＧ１およびＮＧ１を生成する。なお、ノードとその上の信号とを同一の符号で示す。

出力回路５Ａは、図１に示す構成と同様、ゲート駆動回路４Ａからのゲート駆動信号ＰＧ１およびＮＧ１をゲートに受けるパワーＭＯＳトランジスタＰＴ１およびＮＴ１を含む。

電圧帰還型Ｄ級増幅回路２Ｂも、電圧帰還型Ｄ級増幅回路２Ａと同様の構成を備える。すなわち、負側指令値生成回路３Ｂは、差動増幅回路２０Ｂ、平滑回路２２Ｂ、増幅段差動増幅回路２４Ｂ、およびＰＷＭ比較回路２６Ｂを含む。差動増幅回路２０Ｂは、負入力に入力ノードＩＮ（−）を介して与えられる入力信号ＶＩＮを受け、正入力に入力ノードＩＮ（＋）を介して与えられる基準電圧ＲＥＦを受ける。

平滑回路２２Ｂは、出力回路５Ｂの出力信号ＰＷＭＯＵＴＭの低域成分を通過させ、出力信号ＰＷＭＯＵＴＭを平均化した信号を生成する。増幅段差動増幅回路２４Ｂは、差動増幅回路２０Ｂの出力信号ＡＭＰＯＵＴＭを正入力に受け、平滑回路２２Ｂの出力信号を負入力に受けて、これらの与えられた信号の差動増幅を行なって信号ＦＬＴＯＵＴＭを生成する。

ＰＷＭ比較回路２６Ｂは、三角波信号発生器３０および三角波補正回路３２の生成する三角波ＴＯＳＣを負入力に受け、増幅段差動増幅回路２４Ｂの出力信号ＦＬＴＯＵＴＭを正入力に受け、それらのレベル比較を行なって２値レベルの信号ＣＯＭＯＵＴＭを生成する。

指令値生成回路３Ａおよび３Ｂにおいて、入力段の差動増幅回路２０Ａおよび２０Ｂでは、入力信号ＶＩＮおよび基準電圧ＲＥＦが互いに相補な態様で与えられる。したがって、差動増幅回路２０Ａおよび２０Ｂの出力信号ＩＡＭＰＯＵＴＰおよびＡＭＰＯＵＴＭは、互いに相補な信号となる。負側ゲート駆動回路４Ｂは、ＰＷＭ比較回路２６Ｂの出力信号ＣＯＭＰＯＵＴＭを指令値として指令値入力ノードＰＷＭＩＮ２に受け、その指令値に従って出力ノードＰＧＡＴＥおよびＮＧＡＴＥからゲート駆動信号ＰＧ２およびＮＧ２を生成する。

出力回路５Ｂは、図１に示す構成と同様、ゲート駆動回路４Ｂからのゲート駆動信号ＰＧ２およびＮＧ２をゲートに受けるＭＯＳトランジスタＰＴ２およびＮＴ２を含む。

三角波信号発生器３０は、一定の勾配を有する三角波波形を有する信号を生成する。三角波補正回路３２は、後にその構成および動作については詳細に説明するが、三角波信号発生器３０の出力する三角波信号の勾配（スルーレート）を、その電圧レベルに応じて調整する。

なお、この電圧帰還型Ｄ級増幅回路２Ａおよび２Ｂは、それぞれモジュールとして構成され、出力負荷駆動装置１を構成するチップ上に配置される。

まず、三角波補正回路３２の補正動作が行なわれない場合の図４に示す出力負荷駆動装置１の動作について説明する。

図５は、図４に示す出力負荷駆動装置１の三角波補正回路３２の動作を停止させた場合の動作を示すタイミング図である。以下、図５を参照して、図４に示す出力負荷駆動装置１の三角波補正停止時の動作について説明する。

図５において、三角波信号発生器３０からは、一定の振幅および勾配を有する三角波信号ＴＯＳＣが発生される。期間ＴＳ１においては、入力信号ＶＩＮは、基準電圧ＲＥＦよりも十分に低く、入力信号ＶＩＮは、基準電圧ＲＥＦを基準として負電圧状態の期間である。この期間ＴＳ１においては、差動増幅回路２０Ａの出力信号ＡＭＰＯＵＴＰはローレベル、差動増幅回路２０Ｂの出力信号ＡＮＰＯＵＴＭはハイレベルとなる。平滑回路２２Ａおよび２２Ｂは、それぞれ出力ノードＰＯ（＋）およびＰＯ（−）に与えられる信号ＰＷＭＯＵＴＰおよびＰＷＭＯＵＴＭをローパスフィルタ処理しており、増幅段増幅差動増幅器２４Ａおよび２４Ｂのそれぞれの出力信号ＦＬＴＯＵＴＰおよびＦＬＴＯＵＴＭは、それぞれ、接地電圧（ＶＳ）および電源電圧（ＶＭ）レベルとなる。

この場合、三角波信号ＴＯＳＣの波高値よりも、増幅段差動増幅回路２４Ａおよび２４Ｂの出力信号ＦＬＴＯＵＴＰおよびＦＬＴＯＵＴＭは、その絶対値が大きな状態である。したがって、ＰＭＷ比較回路２６Ａおよび２６Ｂからの指令値ＣＯＭＰＯＵＴＰ（ＰＷＭＩＮ１）およびＣＯＭＰＯＵＴＭ（ＰＷＭＩＮ２）は、それぞれ、ＬレベルおよびＨレベルとなり、応じて、正側出力ノードＰＯ（＋）が接地電圧レベル、負側出力ノードＰＯ（−）が電源電圧（ＶＭ）レベルとなる。したがって、出力負荷Ｌレベルに印加される電圧ＰＯ（＋）−ＰＯ（−）は、負電圧−ＶＭとなり、出力負荷ＬＭに流れる電流ＩＬは負の最大電流となる。

この期間においては、入力信号ＶＩＮと基準電圧ＲＥＦの差（ＶＩＮ−ＲＥＦ）に、この出力負荷駆動装置１の利得Ｇを掛けた電圧の絶対値｜（ＶＩＮ−ＲＥＦ）・Ｇ｜が電源電圧ＶＭを超える場合であり、出力ノードＰＯ（＋）およびＰＯ（−）は、それぞれ接地電圧および電源電圧ＶＭレベルとなり、最大電流が発生する。

期間ＴＳ２においては、入力信号ＶＩＮが、基準電圧ＲＥＦを基準として少し負の電圧レベルの状態の期間である。この場合、増幅段差動増幅回路２４Ａの出力信号ＦＬＴＯＵＴＰはその電圧レベルが少し上昇し、一方、増幅段差動増幅回路２４Ｂの出力信号ＦＬＴＯＵＴＭはその電圧レベルが低下する。

ＰＷＭ比較回路２６Ａおよび２６Ｂは、それぞれ、三角波信号ＴＯＳＣと信号ＦＬＴＯＵＴＰおよびＦＬＴＯＵＴＭの電圧レベルを比較する。この比較結果に従って、ＰＷＭ比較回路２６Ａの出力信号ＣＯＭＰＯＵＴＰは、増幅段差動増幅回路の出力信号ＦＬＴＯＵＴＰが三角波信号ＴＯＳＣよりも電圧レベルが高い期間Ｈレベルとなるパルス信号を生成する。一方、ＰＷＭ比較回路２６Ｂは、増幅段差動増幅回路２４Ｂの出力信号ＦＬＴＯＵＴＭが三角波ＴＯＳＣよりも高いときにＨレベルとなるパルス信号を出力信号ＣＯＭＰＯＵＴＭとして生成する。

出力駆動回路４Ａおよび４Ｂから、それぞれの指令値入力ノードＰＷＭＩＮ１およびＰＷＭＩＮ２に与えられる信号ＣＯＭＰＯＵＴＰおよびＣＯＭＰＯＵＴＭがＨレベルのときに、対応の出力ノードをＨレベルに駆動するようにゲート駆動信号ＰＧ１、ＮＧ１、ＰＧ２およびＮＧ２を生成する。したがって、出力ノードＰＯ（＋）は、信号ＦＬＴＯＵＴＰが三角波信号ＴＯＳＣよりも高い期間に相当する期間（デッドタイムを考慮する）Ｈレベルとなり、一方、出力ノードＰＯ（−）は、出力信号ＦＬＴＯＵＴＭが三角波信号ＴＯＳＣよりも高い期間に対応する期間Ｈレベルとなる。

出力負荷ＬＭに印加される電圧ＰＯ（＋）−ＰＯ（−）は、出力ノードＰＯ（＋）およびＰＯ（−）の電圧レベルが異なる期間のみ、負電圧の−ＶＭレベルとなり、出力負荷ＬＭに流れる電流ＩＬとして、出力負荷により立ち上りおよび立下りがある時定数を有する負のパルス状の電流が流れる。この場合、出力ノードＰＯ（＋）およびＰＯ（−）の電圧は、ＰＷＭキャリア周波数（三角波信号ＴＯＳＣの周波数）でスイッチングする。

この負のパルス生成時においては、入力信号ＶＩＮから基準電圧を引いた電圧（ＶＩＮ−ＲＥＦ）に電圧帰還型Ｄ級増幅回路２Ａの利得Ｇをかけた電圧（ＶＩＮ−ＲＥＦ）・Ｇ、すなわち増幅段差動増幅回路２４Ａの出力信号ＦＬＴＯＵＴＰと平滑回路２２Ａを介して与えられる出力ノードＰＯ（＋）の電圧の平均電圧とが等しくなるように、増幅段差動増幅回路２４Ａの出力電圧が、帰還制御される。増幅段差動増幅回路２４Ｂにおいても同様、平滑回路２２Ｂを介して与えられる出力ノードＰＯ（−）の電圧を平滑化した平均電圧とその出力信号ＦＬＴＯＵＴＭの電圧レベルが等しくなるように帰還制御される。この電圧帰還制御により、指令値と出力回路５Ａおよび５Ｂの出力駆動期間の誤差を低減する。ＰＷＭコンパレータ２６Ａおよび２６Ｂにおいて三角波信号ＴＯＳＣとの比較により、ＰＷＭ変調された信号が生成される。

期間ＴＳ３においては、入力信号ＶＩＮと基準電圧ＲＥＦの電圧レベルが同一レベルである。この場合、増幅段差動増幅回路２４Ａおよび２４Ｂの出力信号ＦＬＴＯＵＴＰおよびＦＬＴＯＵＴＭは、三角波信号ＴＯＳＣの波高値の中心値に等しい電圧レベルとなり、出力ノードＰＯ（＋）およびＰＯ（−）には、デューティ５０％の同一波形の電圧が印加される。したがって、この場合、出力負荷ＬＭに印加される電圧ＰＯ（＋）−ＰＯ（−）は０Ｖとなり、電流ＩＬは０Ａとなる。

期間ＴＳ４においては、入力信号ＶＩＮが、基準電圧ＲＥＦに対して少し正の電圧レベルである。期間ＴＳ４においては、期間ＴＳ２の各信号の極性が反転され、出力負荷ＬＭに印加される電圧ＰＯ（＋）−ＰＯ（−）は、期間ＴＳ２における電圧と極性が反転し、接地電圧０Ｖと電源電圧ＶＭの間で変化するパルス信号となり、電流ＩＬとして、正の電流が流れる。

期間ＴＳ５は、入力信号ＶＩＮが、基準電圧ＲＥＦよりも十分大きな電圧レベルにある期間である。この期間ＴＳ５においては、期間ＴＳ１と信号の極性が反転し、出力負荷ＬＭに、期間ＴＳ１と逆の正の電流ＩＬが流れる。

期間ＴＳ３は、出力負荷に電流ＩＬが流れない期間である。誘導性出力負荷ＬＭが、アクチュエータまたはモータの場合、ノイズなどが重畳すると、誤動作することになる。

図６は、図４に示す出力負荷駆動装置１の伝達特性を示すブロック線図である。図６において、差動増幅回路２０（２０Ａ，２０Ｂ）は伝達関数（すなわち、利得）Ｋ１を有し、増幅段差動増幅回路２４（２４Ａ，２４Ｂ）は、利得（１＋（１／ｓＣＲ））を有する。ここで、ｓはラプラス変換子である。ＰＷＭ変換回路２６（２６Ａ，２６Ｂ）は利得Ｋ２を有し、ゲート駆動回路４（４Ａ，４Ｂ）および出力回路５（５Ａ，５Ｂ）は、利得Ｋ３を有する。平滑回路２２（２２Ａ、２２Ｂ）は、伝達関数（利得）１／ｓＣＲを有する。平滑回路２２の出力信号は、増幅段差動増幅回路における負入力に与えられるため、その利得の符号は“−”となる。

この図に示すＤ級増幅回路２（２Ａ，２Ｂ）の全体の伝達関数Ｔ（ｓ）は、次式で表される：
Ｔ（ｓ）
＝Ｋ１・Ｋ２・Ｋ３・（ｓ＋（１／ＣＲ））／（ｓ＋（Ｋ２・Ｋ３／ＣＲ））
利得Ｋ２は、三角波信号の波高値で決定される係数であり、出力パルス幅／入力電圧で与えられる。

出力段（ゲート駆動回路４および出力回路５）の利得Ｋ３（以下、出力段利得Ｋ３と称す）は、指令値ＰＷＭＩＮ１、ＰＷＭＩＮ２と出力電圧ＰＯ（＋）、ＰＯ（−）とにより決定され、出力スイッチング時におけるデッドタイムと出力電圧の立ち上がり時間および立下がり時間とにより、入力電圧パルス幅（指令値のパルス幅）が小さい場合、出力パルス幅（出力電圧幅）が減少する。この出力段利得Ｋ３の特性を、図７に示す。

図７において、横軸に指令値ＰＷＭＩＮ１およびＰＷＭＩＮ２の差（ＰＷＭＩＮ１−ＰＷＭＩＮ２）のデューティ（ＤＵＴＹ）を示し、縦軸に出力電圧ＰＯ（＋）−ＰＯ（−）のデューティと指令値の差分値のデューティとの比を示す。図７において、横軸のデューティ＋１００％は、差分指令値ＰＷＭＩＮ１−ＰＷＭＩＮ２が、Ｈレベルの状態、すなわち制御指令値ＰＷＭＩＮ１がＨレベルでかつ指令値ＰＷＭＩＮ２がＬレベルの状態を示す。デューティ−１００％は、差分指令値ＰＷＭＩＮ１−ＰＷＭＩＮ２がＬレベル、すなわち指令値ＰＷＭＩＮ１およびＰＷＭＩＮ２が、それぞれＬレベルおよびＨレベルの状態を示す。デューティ０％は、指令値ＰＷＭＩＮ１およびＰＷＭＩＮ２がともに等しい状態である。

すなわち、図７の縦軸は、入力信号ＶＩＮの交流成分（ＡＣ成分）の振幅が０でないときのゲート駆動回路の指令値ＰＷＭＩＮ１およびＰＷＭＩＮ２に対する出力ノードＰＯ（＋）およびＰＯ（−）間の駆動パルス幅の比を示す。デッドタイムの影響により、指令値ＰＷＭＩＮ１−ＰＷＭＩＮ２のデューティが０％のときに最小となり、正および負極性ともに、デューティが大きくなるにつれ、１に近くなる。

デューティが０％近傍の領域は、入力信号ＶＩＮの振幅が小さい領域に対応する。この領域においては、デッドタイムの影響により、差分指令値ＰＷＭＩＮ１−ＰＷＭＩＮ２のデューティよりも差分出力電圧ＰＯ（＋）−ＰＯ（−）のデューティが小さくなり、指令値との差が大きくなる。すなわち、出力段利得Ｋ３は、入力信号ＶＩＮが、基準電圧ＲＥＦ近傍の領域において小さくなる。これが出力負荷駆動装置の周波数特性が劣化する原因となる。本発明においては、デューティ（ＰＷＭＩＮ１−ＰＷＭＩＮ２）が０％近傍の領域において、ＰＷＭ比較回路２６の利得Ｋ２を調整して、利得Ｋ２およびＫ３の積、Ｋ２・Ｋ３、が一定の範囲となるように利得Ｋ３の低下を補償する。

図７に示す出力段利得Ｋ３による出力負荷駆動回路伝達関数の周波数特性を、図８に示す。図８（Ａ）は、出力負荷駆動装置の周波数特性を示し、横軸に周波数ｆを示し、縦軸に利得（Ｇａｉｎ）を示す。利得（Ｇａｉｎ）の最大値は、Ｋ１・Ｋ２・Ｋ３である。周波数ｆにおいて１／２πＣＲは、平滑回路２２Ａおよび２２Ｂのカットオフ周波数を示す。図８（Ａ）においては、出力段利得Ｋ３が１．０、０．８および０．６の場合の周波数特性を一例として示す。

図８（Ｂ）は、この出力電圧の位相θの周波数依存性を示す図である。横軸に周波数ｆを示し、縦軸に出力電圧の位相θを示す。この図８（Ｂ）においても、出力段利得Ｋ３が１．０、０．８および０．６の場合の周波数特性を示す。

図８（Ａ）および（Ｂ）に示すように、平滑回路のカットオフ周波数１／２πＣＲまでの領域は、フィードバック制御により、指令値に応じた出力電圧が生成され、利得（Ｇａｉｎ）は、Ｋ１となる。また、出力電圧の位相θの誤差は小さい。

このカットオフ周波数を越えると、出力段利得Ｋ３が小さくなるにつれて、利得が低下し、また位相誤差が大きくなり、高周波領域における周波数特性が劣化する。この出力段利得Ｋ３は、指令値のパルス幅および出力信号のパルス幅に応じて変動する。したがって、出力段利得Ｋ３の高周波領域の特性劣化を補償するために、ＰＷＭ比較回路２６Ａおよび２６Ｂにおける利得Ｋ２を、出力段利得Ｋ３の変動に合わせて調整する。これにより、電圧帰還型Ｄ級増幅回路の周波数特性の変化を低減して、高性能の出力負荷駆動装置を実現する。

この利得調整は、三角波補正回路３２（図４参照）により行なう。この三角波信号の補正方法としては、三角波周波数（ＰＷＭキャリア周波数）と最大電圧と最小電圧は、三角波信号発生器３０（図４参照）が生成する三角波と同じとする必要がある。周波数特性が劣化する領域においては、この三角波信号のスルーレートを小さくし、他の領域では三角波周波数を一定に保つために大きくし、最大電圧から最小電圧までの三角波の平均スルーレートは、三角波信号発生器３０が生成する三角波波形と同じとする。三角波信号のスルーレートを小さくすることにより、閉ループ周波数応答を速くすることができ、デッドタイムにより劣化する領域の応答を改善することができる。

このとき、利得Ｋ２による出力段利得Ｋ３に対する補償量は、出力負荷駆動装置が必要とする周波数特性性能の許容範囲内で連続的にまたは不連続的に分割して変化させることができる。以下、三角波信号発生器３０および三角波補正回路３２の具体的構成について説明する。

［実施の形態１］
図９は、この発明の実施の形態１に従う出力負荷駆動装置に含まれる三角波信号発生器３０および三角波補正回路３２の具体的構成の一例を示す図である。図９において、三角波信号発生器３０は、基準電圧ＶＨを生成する基準電圧源４１と、基準電圧ＶＬを生成する基準電圧源４２と、出力ノード３８の三角波信号ＴＯＳＣと基準電圧源４１からの基準電圧ＶＨとを比較する比較器ＣＰ２と、三角波信号ＴＯＳＣと基準電圧源４２の基準電圧ＶＬとを比較する比較器ＣＰ１と、比較器ＣＰ１の出力信号を反転するインバータ４３と、比較器ＣＰ２の出力信号ＣＯＵＴＨおよびインバータ４３の出力信号ＣＯＵＴＬに従ってセット／リセットされるフリップフロップ回路４４を含む。

基準電圧ＶＨおよびＶＬは、それぞれ、三角波信号ＴＯＳＣのハイ側ピーク値およびロー側ピーク値を設定する。比較器ＣＰ１は、この三角波信号ＴＯＳＣが基準電圧ＶＬよりも高いときにＨレベルの信号を出力し、比較器ＣＰ２は、三角波信号ＴＯＳＣが基準電圧ＶＨよりも高くなったときに、その出力信号ＣＯＵＴＨをＨレベルに設定する。

フリップフロップ回路４４は、それぞれの第１入力が交差結合されるＮＯＲゲート４４ａおよび４４ｂを含む。ＮＯＲゲート４４ａは、その第２入力に、比較器ＣＰ２の出力信号ＣＯＵＴＨを受け、ＮＯＲゲート４４ｂは、その第２入力に、インバータ４３の出力信号ＣＯＵＴＬを受ける。ＮＯＲゲート４４ｂからスイッチ制御信号ＳＷＩＮが生成される。

三角波信号発生器３０は、さらに、出力ノードに定電流Ｉ１を供給する定電流源４０と、定電流２・Ｉ１を接地ノードに流す定電流源４５と、スイッチ制御信号ＳＷＩＮに応答して選択的に導通し、導通時、定電流源４５を出力ノード３８に結合するスイッチ回路ＳＷ１を含む。

この出力ノード３８には、また、容量素子Ｃ１が設けられる。容量素子Ｃ１に対する充放電により、三角波信号ＴＯＳＣのレベルが変化し、三角波信号ＴＯＳＣのスルーレートが決定される。以下、簡単に、三角波信号発生器３０の動作について説明する。

三角波信号ＴＯＳＣが、電圧レベルが低下して基準電圧ＶＬレベルに到達すると、比較器ＣＰ１の出力信号がＬレベルとなり、応じて、インバータ４３の出力信号ＣＯＵＴＬがＨレベルとなり、フリップフロップ回路４４のＮＯＲゲート４４ｂからのスイッチ制御信号ＳＷＩＮがＬレベルとなる。応じて、スイッチ回路ＳＷ１が非導通状態となり、定電流源４５は出力ノード３８と分離される。この状態においては、定電流源４５が、容量素子Ｃ１に充電電流Ｉ１を供給し、三角波信号ＴＯＳＣの電圧レベルが容量素子Ｃ１の容量値と定電流Ｉ１とに決定されるスルーレート（勾配）で上昇する。

三角波信号ＴＯＳＣの電圧レベルが、基準電圧ＶＬよりも高くなると、比較器ＣＰ１の出力信号がＨレベルとなり、インバータ４３の出力信号ＣＯＵＴＬがＬレベルとなる。このとき、三角波信号ＴＯＳＣは基準電圧ＶＨよりも低いため、比較器ＣＰ２は、出力信号ＣＯＵＴＨをＬレベルに維持する。この状態においては、ＮＯＲゲート４４ａの出力信号はＨレベルであり、ＮＯＲゲート４４ｂからのスイッチ制御信号ＳＷＩＮはＬレベルに維持される。

三角波信号ＴＯＳＣが基準電圧ＶＨに到達すると、比較器ＣＰ２の出力信号ＣＯＵＴＨがＨレベルとなり、ＮＯＲゲート４４ａの出力信号がＬレベルとなる。このとき、三角波信号ＴＯＳＣは、基準電圧ＶＬよりも高いため、比較器ＣＰ１の出力信号がＨレベルであり、インバータ４３の出力信号ＣＯＵＴＬはＬレベルである。したがって、フリップフロップ回路４４のＮＯＲゲート４４ｂの出力するスイッチ制御信号ＳＷＩＮがＨレベルとなり、スイッチ回路ＳＷ１が導通状態となる。応じて、定電流源４５が出力ノード３８に結合され、定電流源４０からの供給電流Ｉ１と定電流源４５が放電する定電流２・Ｉ１の差分値、すなわち、出力ノード３８から定電流Ｉ１が放電され、三角波信号ＴＯＳＣの電圧レベルが低下する。

三角波信号ＴＯＳＣのレベルが基準電圧ＶＨよりも低くなると、比較器ＣＰ２の出力信号ＣＯＵＴＨがＬレベルとなる。このとき、比較器ＣＰ１の出力信号はＨレベルであり、インバータ４３の出力信号ＣＯＵＴＬはＬレベルであり、スイッチ制御信号ＳＷＩＮはＨレベルに維持される。

したがって、三角波信号発生器３０は、三角波信号ＴＯＳＣが基準電圧ＶＨレベルに低下すると、出力ノード３８から電流Ｉ１を放電し、三角波信号ＴＯＳＣが基準電圧ＶＬに到達すると、定電流Ｉ１で出力ノード３８を充電する。容量素子Ｃ１に対する充放電電流は、定電流Ｉ１で等しく、三角波信号発生器３０は、三角波信号ＴＯＳＣを、容量素子Ｃ１と定電流Ｉ１とにより決定される勾配（スルーレート）で立ち上りおよび立下り時の波形を変化させる機能を有する。

三角波補正回路３２は、基準電圧ＶＣＨおよびＶＣＬをそれぞれ生成する基準電圧源５０および５１と、出力ノード３８の三角波信号ＴＯＳＣと基準電圧ＶＣＬとを比較する比較器ＣＰ３と、三角波信号ＴＯＳＣと基準電圧ＶＣＨとを比較する比較器ＣＰ４と、比較器ＣＰ３の出力信号を受けるインバータ５３と、インバータ５３の出力信号と比較器ＣＰ４の出力信号とを受けるＯＲゲート５４を含む。

基準電圧源５０および５１は、ＶＨ＞ＶＣＨ＞ＶＣＬ＞ＶＬの関係を満たす基準電圧ＶＣＨおよびＶＣＬを生成する。基準電圧ＶＣＨおよびＶＣＬは、三角波信号ＴＯＳＣの波高の中央値ＶＣの両側の電圧レベルである。

比較器ＣＰ３は、三角波信号ＴＯＳＣが基準電圧ＶＣＬよりも高いときにＨレベルの信号を生成し、比較器ＣＰ４は、三角波信号ＴＯＳＣが、基準電圧ＶＣＨよりも高くなるとＨレベルの信号を出力する。

三角波補正回路３２は、さらに、定電流Ｉ２を供給する定電流源５５と、ＯＲゲート５４の出力信号ＴＣＬに従って選択的に導通するスイッチング回路ＳＷ２と、定電流２・Ｉ２を放電する定電流源５６と、ＯＲゲート５４の出力信号ＴＣＬに従って選択的に導通しするスイッチ回路ＳＷ３を含む。

スイッチ回路ＳＷ２は、ＯＲゲート５４の出力するスルーレート調整信号ＴＣＬがＨレベルの時に導通し、定電流源５５を出力ノード３８に結合する。スイッチ回路ＳＷ３は、ＯＲゲート５４の出力するスルーレート調整信号ＴＣＬがＨレベルのときに導通し、定電流源５６をスイッチング回路ＳＷ１に対して定電流源４５と並列に結合する。

図１０は、図９に示す三角波信号発生器３０および三角波補正回路３２の動作を示すタイミング図である。以下、図１０を参照して、三角波補正回路３２の動作に焦点を合わせて三角波信号ＴＯＳＣの波形調整動作について説明する。

三角波信号発生器３０においては、上述のように、三角波信号ＴＯＳＣが基準電圧ＶＬに到達するごとにフリップフロップ回路４４がリセットされ、スイッチ制御信号ＳＷＩＮがＬレベルとされる。また、三角波信号ＴＯＳＣが基準電圧ＶＨに到達するごとに、フリップフロップ回路４４がセットされ、スイッチ制御信号ＳＷＩＮがＨレベルとなる。このスイッチ制御信号ＳＷＩＮがＨレベルの期間、スイッチ回路ＳＷ１が導通状態となる。したがって、三角波信号発生器３０は、図１０において直線で示す波形を有する三角波を生成する。

三角波信号ＴＯＳＣが基準電圧ＶＬおよびＶＣＬの間の期間、比較器ＣＰ３の出力信号はＬレベルであり、また、比較器ＣＰ４の出力信号のＬレベルである。インバータ５３の出力信号は、この期間、Ｈレベルとなり、ＯＲゲート５４の出力する三角波制御信号ＴＣＬがＨレベルとなり、スイッチ回路ＳＷ２およびＳＷ３が導通状態（ＯＮ状態）となる。このとき、スイッチ回路ＳＷ１は非導通状態（ＯＦＦ状態）であるため、出力ノード３８へは、定電流源４０および５５により電流が供給され、容量素子Ｃ１が電流Ｉ１＋Ｉ２で充電され、三角波信号発生器３０単独の場合に較べて、三角波信号ＴＯＳＣの電圧レベルが大きなスルーレートで上昇する。

三角波信号ＴＯＳＣが基準電圧ＶＣＬに到達すると、比較器ＣＰ３の出力信号がＨレベルとなり、応じてインバータ５３の出力信号がＬレベルとなる。このとき、比較器ＣＰ４の出力信号はＬレベルであり、ＯＲゲート５４の出力信号ＴＣＬがＨレベルからＬレベルに立下がる。これにより、スイッチ回路ＳＷ２およびＳＷ３が非導通状態とされる。このとき、スイッチ制御信号ＳＷＩＮはＬレベルであり、スイッチ回路ＳＷ１が非導通状態である。したがって、このときには、定電流源５５が出力ノード３８から分離され、出力ノード３８へは、定電流源４０からの電流Ｉ１のみが供給され、三角波信号ＴＯＳＣが、その電圧レベルの上昇速度（スルーレート）が、三角波信号発生器３０単独の場合に較べて小さくされる。

三角波信号ＴＯＳＣが基準電圧ＶＣＨに到達すると、比較器ＣＰ４の出力信号がＨレベルとなり、ＯＲゲート５４の出力する三角波制御信号ＴＣＬがＨレベルに立ち上がる。応じて、スイッチ回路ＳＷ２が導通状態となる。スイッチ回路ＳＷ１は、非導通状態にあるため、再び、容量素子Ｃ１が、定電流源４０および５５からの電流Ｉ１およびＩ２の合成電流、Ｉ１＋Ｉ２で充電され、その三角波信号ＴＯＳＣのスルーレートが大きくされる。

三角波信号ＴＯＳＣが基準電圧ＶＨに到達すると、三角波信号発生器３０においてフリップフロップ回路４４がセットされ、スイッチ制御信号ＳＷＩＮがＨレベルとなる。このとき、三角波補正回路３２においては、比較器ＣＰ３およびＣＰ４の出力信号がともにＨレベルであり、スルーレート調整信号ＴＣＬはＨレベルを維持する。スイッチ回路ＳＷ１がスイッチ制御信号ＳＷＩＮのＨレベルに応答して導通状態となると、定電流源４５および５６が出力ノード３８に結合される。したがって、出力ノード３８への供給電流は、電流（Ｉ１＋Ｉ２）−（２・Ｉ１＋２・Ｉ２）＝−（Ｉ１＋Ｉ２）となり、三角波信号ＴＯＳＣが、容量素子Ｃ１の放電に応じて電圧レベルが低下する。この電圧ＶＨおよびＶＣＨの間の領域において、三角波信号ＴＯＳＣの充電電流および放電電流は、同じ大きさであり、同じ勾配（スルーレート）で三角波信号ＴＯＳＣは、上昇および下降する。

三角波信号ＴＯＳＣが基準電圧ＶＣＨに到達してから、次の基準電圧ＶＣＬに到達するまでの期間においては、比較器ＣＰ４の出力信号がＬレベルとなり、比較器ＣＰ３の出力信号はＨレベルである。インバータ５３の出力信号がＬレベルとなり、ＯＲゲート５４からの三角波制御信号ＣＴＬが再びＬレベルとなり、スイッチ回路ＳＷ２およびＳＷ３が非導通状態へとされる。したがって、定電流源４０および４５により、容量素子Ｃ１から電流Ｉ１が引き抜かれ、三角波信号ＴＯＳＣの勾配が緩やかにされる（スルーレートが小さくされる）。この電圧ＶＣＨおよびＶＣＬの間の領域においても、出力ノード３８に対する充放電電流の大きさは同じであり、同一スルーレートで三角波信号ＴＯＳＣが変化する。

三角波信号ＴＯＳＣが基準電圧ＶＣＬよりも低くなると、比較器ＣＰ３の出力信号がＬレベルとなる。このとき、比較器ＣＰ４の出力信号はＬレベルであり、ＯＲゲート５４からの信号ＴＣＬが、インバータ５３からのＨレベルの信号に従って再びＨレベルとなり、スイッチ回路ＳＷ２およびＳＷ３が導通状態とされる。この状態においては、容量素子Ｃ１が再び、電流（Ｉ１＋Ｉ２）で放電され、三角波信号ＴＯＳＣのスルーレートが大きくされる。この電圧領域においても、出力ノード３８の充放電電流は同じ大きさであり、同一のスルーレート（勾配）で三角波信号ＴＯＳＣが変化する。

以上のように、三角波信号ＴＯＳＣが電圧ＶＣＬおよびＶＣＨの間の期間、容量素子Ｃ１の充放電は電流Ｉ１により実行され、三角波信号ＴＯＳＣのスルーレートが小さくされ、残りの電圧範囲においては、電流（Ｉ１＋Ｉ２）により容量素子Ｃ１が充電または放電され、三角波信号ＴＯＳＣのスルーレートが大きくされる。

図１０に示すように、調整後の三角波信号ＴＯＳＣの周波数は、三角波信号発生器３０の生成する三角波の周波数と同じであり、また最大電圧および最大電圧ＶＨおよびＶＬも、三角波信号発生器３０が生成する三角波信号と同じである。

図１１は、図９に示す三角波信号発生器３０と三角波補正回路３２を用いた場合の出力電圧ＰＯ（＋）およびＰＯ（−）の波形の一例を拡大して示す図である。以下、図１１を参照して、三角波補正の効果について説明する。

いま、図１１に示すように、増幅段増幅回路２４Ａおよび２４Ｂの出力信号ＦＬＴＯＵＴＰおよびＦＬＴＯＵＴＭが、それぞれ、基準電圧ＶＣＨおよびＶＣＬの間にあり、増幅信号ＦＬＴＯＵＴＰが増幅信号ＦＬＴＯＵＴＭよりも電圧レベルが高い状態を考える。これらの信号ＦＬＴＯＵＴＰおよびＦＬＴＯＵＴＭが、三角波信号ＴＯＳＣと比較された後に、図４に示すゲート駆動回路４Ａおよび４Ｂに対する指令値ＰＷＭＩＮ１およびＰＷＭＩＮ２が生成される。

三角波補正回路３２を用いた場合、指令値ＰＷＭＩＮ１は、信号ＦＬＴＯＵＴＰが三角波信号ＴＯＳＣよりも高い電圧レベルのときにＨレベルに設定され、また、指令値ＰＷＭＩＮ２は、信号ＦＬＴＯＵＴＭが三角波ＴＯＳＣよりも高いときにＨレベルに設定される。これらの指令値ＰＷＭＩＮ１およびＰＷＭＩＮ２に従って、デッドタイムを考慮して出力電圧ＰＯ（＋）およびＰＯ（−）が生成される。

三角波補正回路３２を利用する場合、指令値ＰＷＭＩＮ１のＬレベル期間は、補正なしの場合に較べて短くなり、また、指令値ＰＷＭＩＮ２のＬレベル期間は、三角波スルーレート補正なしの場合に較べて長くされる。したがって、差分指令値ＰＷＭＩＮ１−ＰＷＭＩＮ２のＨレベル期間が長くされ（パルス幅が広くされ）、ＰＷＭ比較回路の利得Ｋ２が大きくされる。

デッドタイムは、補正の有無に係わらず同じであり、補正後の差分出力電圧ＰＯ（＋）−ＰＯ（−）のパルス幅は、補正なしの場合の差分出力電圧ＰＯ（＋）−ＰＯ（−）のパルス幅に比べて広くなる。

図６に示すＰＷＭ比較回路２６の利得Ｋ２は、入力電圧に対する出力パルス幅の比で与えられるため、三角波補正回路３２を用いた場合利得Ｋ２が三角波スルーレート補正なしの場合に比べて改善される。すなわち、周波数特性が劣化する中心値ＶＣ近傍の領域において三角波信号ＴＯＳＣのスルーレートを小さくすることにより、出力差動電圧ＰＯ（＋）−ＰＯ（−）のパルス幅を大きくすることができ、ＰＷＭ比較回路２６の利得Ｋ２を大きくして、出力段利得Ｋ３の低下を補償することができる。これにより、固定時間のデッドタイムがある場合においても、十分に出力駆動電圧パルス幅を確保することができ、帰還制御により指令値に対応する出力電圧を生成することができ、周波数特性劣化を抑制することができる。

この発明の実施の形態１においては、デッドタイムに起因する周波数特性劣化が最も顕著に表われる入力電圧ＶＩＮと基準電圧ＲＥＦの差分電圧が三角波中央電圧ＶＣ近傍の範囲に、スルーレート調整領域を設定する。基準電圧ＶＣＨおよびＶＣＬの範囲において、三角波信号のハイ側ピーク値ＶＨからロー側ピーク値ＶＬへの三角波波形およびロー側ピーク値ＶＬからハイ側ピーク値ＶＨに向かう三角波波形の平均スルーレートと比較して、そのスルーレートが小さくされる。これにより、出力負荷駆動装置の周波数応答が補正され、他の領域と大差なく同じ性能を実現することができ、高精度で指令値に応じて出力負荷を駆動することができる。

［具体的構成］
図１２は、図９に示す三角波信号発生器３０および三角波補正回路３２の具体的構成の一例を示す図である。

基準電圧ＶＨ、ＶＣＨ、ＶＣＬ、およびＶＬは、抵抗素子Ｒ１−Ｒ５による抵抗分割回路により生成される。抵抗素子Ｒ４およびＲ５の間のノードが基準電圧源４１に相当し、基準電圧ＶＨが出力される。抵抗素子Ｒ３およびＲ４の間のノードが、基準電圧源５０に対応し、電圧ＶＣＨが生成される。抵抗素子Ｒ３およびＲ２の間の接続ノードが、基準電圧源５１に相当し、基準電圧ＶＣＬが生成される。抵抗素子Ｒ２およびＲ１の間の接続ノードが基準電圧源４２に相当し、基準電圧ＶＬが生成される。基準電圧源４１、４２、５１および５０を１つの抵抗分圧回路で構成することにより、基準電圧ＶＬ、ＶＣＬ、ＶＣ１およびＶＨのばらつき（電源電圧ＶＣＣおよび温度変動に基因するばらつき）の影響を相殺する。

比較器ＣＰ１は、定電流源ＣＧ１およびＣＧ２と、三角波信号ＴＯＳＣと基準電圧ＶＬとを比較する比較段を構成するＰチャネルＭＯＳトランジスタｍｐ１およびｍｐ２と、カレントミラー段を構成するＮチャネルＭＯＳトランジスタｍｎ１およびｍｎ２と、ＭＯＳトランジスタｍｐ２およびｍｎ２のドレイン電圧をゲートに受けるＮチャネルＭＯＳトランジスタｍｎ３とを含む。

定電流源ＣＧ１およびＣＧ２は、それぞれ、定電流ＩＢ１およびＩＢ２を電源ノード（ＶＣＣ）から供給する。ＭＯＳトランジスタｍｐ１およびｍｐ２は、定電流源ＣＧ１から電流を供給され、かつ、それぞれのゲートに、基準電圧ＶＬおよび三角波信号ＴＯＳＣを受ける。ＭＯＳトランジスタｍｎ１は、ＭＯＳトランジスタｍｐ１と直列に接続され、かつ、ドレインおよびゲートが相互接続され、カレントミラー段のマスタを構成する。ＭＯＳトランジスタｍｎ２は、ＭＯＳトランジスタｍｐ２と直列に接続され、そのゲートがＭＯＳトランジスタｍｎ１のゲートに接続される。ＭＯＳトランジスタｍｎ３は、導通時、定電流源ＣＧ２からの定電流ＩＢ２を接地ノード（ＧＮＤ）へ放電する。

この比較器ＣＰ１において、三角波信号ＴＯＳＣが基準電圧ＶＬよりも高いときには、ＭＯＳトランジスタｍｐ１を介して流れる電流が、ＭＯＳトランジスタｍｐ２を介して流れる電流よりも多くなる。ＭＯＳトランジスタｍｎ２は、ＭＯＳトランジスタｍｐ１を介して流れる電流のミラー電流を流す。このミラー電流は、ＭＯＳトランジスタｍｐ２が供給する電流よりも大きい。したがって、ＭＯＳトランジスタｍｎ３のゲート電圧は、Ｌレベルとなり、ＭＯＳトランジスタｍｎ３がオフ状態となり、比較器ＣＰ１の出力信号ＣＯＵＴＬは、Ｈレベルとなる。

一方、三角波信号ＴＯＳＣが基準電圧ＶＬよりも低い場合には、ＭＯＳトランジスタｍｐ２を介して流れる電流が、ＭＯＳトランジスタｍｐ１を介して流れる電流よりも大きくなり、ＭＯＳトランジスタｍｎ２が放電する電流は、ＭＯＳトランジスタｍｐ２から供給される電流よりも小さい。従って、ＭＯＳトランジスタｍｎ３のゲート電圧は、Ｈレベルとなり、定電流源ＣＧ２からの定電流ＩＢ２がＭＯＳトランジスタｍｎ３を介して放電され、比較器ＣＰ１の出力信号ＣＯＵＴＬは、Ｌレベルとなる。

比較器ＣＰ２は、電源ノードに結合されてカレントミラー段を構成するＰチャネルＭＯＳトランジスタｍｐ３およびｍｐ４と、三角波信号ＴＯＳＣと基準電圧ＶＨとを比較する差動段を構成するＮチャネルＭＯＳトランジスタｍｎ４およびｍｎ５と、定電流源ＣＧ３およびＣＧ４と、定電流源ＣＧ４に対し電流を供給するＰチャネルＭＯＳトランジスタｍｐ５とを含む。

ＭＯＳトランジスタｍｐ３は、ゲートおよびドレインが相互接続されカレントミラー段のマスタとして機能し、ＭＯＳトランジスタｍｐ４には、ＭＯＳトランジスタｍｐ３を流れる電流のミラー電流が流れる。

定電流源ＣＧ３は、ＭＯＳトランジスタｍｎ４およびｍｎ５の共通ソースノードと接地ノードの間に接続され、定電流ＩＢ３を接地ノードへ放電する。定電流源ＣＧ４は、ＭＯＳトランジスタｍｐ５と接地ノードの間に結合され、定電流ＩＢ４を接地ノードへ放電する。

この比較器ＣＰ２においては、三角波信号ＴＯＳＣが基準電圧ＶＨ以上となると、ＭＯＳトランジスタｍｎ５のコンダクタンスがＭＯＳトランジスタｍｎ４のコンダクタンス以上となり、ＭＯＳトランジスタｍｐ４を介して流れる電流（ＭＯＳトランジスタｍｐ３を流れる電流のミラー電流）を放電する。応じて、ＭＯＳトランジスタｍｐ５のゲート電圧が、Ｌレベルとなり、ＭＯＳトランジスタｍｐ５が定電流源ＣＧ４へ大きな電流を供給し、比較器ＣＰ２の出力信号ＣＯＵＴＨが、Ｈレベルとなる。

三角波信号ＴＯＳＣが基準電圧ＶＨよりも低いときには、ＭＯＳトランジスタｍｎ５のコンダクタンスがＭＯＳトランジスタｍｎ４のコンダクタンスよりも小さくなり、ＭＯＳトランジスタｍｐ４から供給される電流よりも小さな電流がＭＯＳトランジスタｍｎ５を介して放電される。応じて、ＭＯＳトランジスタｍｐ５のゲート電圧が上昇し、ＭＯＳトランジスタｍｐ５が供給する電流が、定電流源ＣＧ４が流す電流ＩＢ４よりも小さくなり、比較器ＣＰ２の出力信号ＣＯＵＴＨは、Ｌレベルとなる。

フリップフロップ回路４４は、ここでは、図９に示す構成と同様、ＮＯＲ型フリップフロップの構成を一例として示す。ＮＡＮＤゲートを用いても、同様に、フリップフロップ回路４４を実現することができる。

フリップフロップ回路４４は、図９に示す構成と同様、第１入力および出力がそれぞれ交差結合されるＮＯＲゲート４４ａおよび４４ｂを含む。フリップフロップ回路４４のＮＯＲゲート４４ｂに対して、比較器ＣＰ１の出力信号ＣＯＵＴＬを反転するインバータ４３が設けられる。ＮＯＲゲート４４ａは、その第２入力に、比較器ＣＰ２の出力信号ＣＯＵＴＨを受け、ＮＯＲゲート４４ｂは、その第２入力にインバータ４３の出力信号を受ける。ＮＯＲゲート４４ｂから、スイッチ制御信号ＳＷＩＮが生成される。

比較器ＣＰ１の出力信号ＣＯＵＴＬがＬレベルになると、すなわち、三角波信号ＴＯＳＣが基準電圧ＶＬに到達すると、インバータ４３の出力信号がＨレベルであり、フリップフロップ回路４４において、ＮＯＲゲート４４ｂの出力信号がＬレベルとなる。このとき、三角波信号ＴＯＳＣは、基準電圧ＶＨよりも低い電圧レベルであり、比較器ＣＰ２の出力信号ＣＯＵＴＨはＬレベルであり、したがって、ＮＯＲゲート４４ｂから出力されるスイッチ制御信号ＳＷＩＮが、Ｌレベルとなる。

一方、比較器ＣＰ１の出力信号ＣＯＵＴＬがＨレベルでかつ比較器ＣＰ２の出力信号ＣＯＵＴＨがＨレベルとなると、すなわち、三角波信号ＴＯＳＣが基準電圧ＶＨに到達すると、インバータ４３の出力信号がＬレベルとなり、ＮＯＲゲート４４ａの出力信号がＬレベルとなり、スイッチ制御信号ＳＷＩＮがＨレベルとなる。

三角波信号ＴＯＳＣが、基準電圧ＶＨおよびＶＬの間のレベルのときには、比較器ＣＰ１の出力信号ＣＯＵＬはＨレベル、比較器ＣＰ２の出力信号ＣＯＵＴＨがＬレベルであり、インバータ４３の出力信号はＬレベルである。したがって、フリップフロップ回路４４は、その前の状態のセットまたはリセット状態に維持され、スイッチ制御信号ＳＷＩＮは、三角波信号ＴＯＳＣが基準電圧ＶＨまたはＶＬに到達するまで、その論理レベルを維持する。

図９に示す定電流源４０は、定電流源ＣＧ９、ＰチャネルＭＯＳトランジスタｍｐ６およびｍｐ９で構成され、定電流源４５は、ＮチャネルＭＯＳトランジスタｍｎ７−ｍｎ９と定電流源ＣＧ９とＰチャネルＭＯＳトランジスタｎｐ７とで構成される。これらの定電流源４０および４５が、構成要素の共通部分を共有することにより、回路レイアウト面積を低減する。

定電流源ＣＧ９は、ＭＯＳトランジスタｍｐ６から定電流Ｉ１を引き抜き、ＭＯＳトランジスタｍｐ６に定電流Ｉ１を流す。ＭＯＳトランジスタｍｐ６およびｍｐ９はカレントミラー回路を構成し、ＭＯＳトランジスタｍｐ６を流れる定電流Ｉ１のミラー電流が、ＭＯＳトランジスタｍｐ９を介して流れ、出力ノード３８に定電流Ｉ１が供給される。

スイッチ回路ＳＷ１は、スイッチ制御信号ＳＷＩＮを受けるインバータＩＶ１と、インバータＩＶ１の出力信号をゲートに受けるＮチャネルＭＯＳトランジスタｍｎ６とを含む。定電流源４５は、ＮチャネルＭＯＳトランジスタｍｎ７−ｍｎ９と、ＰチャネルＭＯＳトランジスタｍｐ７とに対応する。ＭＯＳトランジスタｍｎ７が、ゲートおよびドレインが相互接続され、ＭＯＳトランジスタｍｐ７から供給される電流を放電する。ＭＯＳトランジスタｍｎ８およびｍｎ９は、ＭＯＳトランジスタｍｎ７とカレントミラー回路を構成し、ＭＯＳトランジスタｍｎ７を流れる電流と同じ大きさの電流を流す。

スイッチ制御信号ＳＷＩＮがＬレベルであり、インバータＩＶ１の出力信号がＨレベルのとき、ＭＯＳトランジスタｍｎ６がオン状態となり、スイッチ回路ＳＷ１が等価的に非導通状態とされ、定電流源４５が出力ノード３８から分離される（ＭＯＳトランジスタｍｎ７−ｍｎ９は、ゲート電圧が接地電圧レベルとなり、そのカレントミラー動作が禁止されるため）。

スイッチ制御信号ＳＷＩＮがＨレベルであり、ＭＯＳトランジスタｍｎ６がオフ状態のとき、スイッチ回路ＳＷ１が等価的に導通状態となり、電流源４５が出力ノード３８に結合される。この状態においては、ＭＯＳトランジスタｍｎ７を流れる電流のミラー電流が、ＭＯＳトランジスタｍｎ８およびｍｎ９に流れる。ＭＯＳトランジスタｍｎ７へは、ＭＯＳトランジスタｍｐ７から定電流Ｉ１がカレントミラー動作により供給される。したがって、三角波スルーレート補正動作が行われない場合には、定電流源４５により、出力ノード３８からは、２・Ｉ１の電流が引き抜かれる。

三角波信号補正回路３２において、比較器ＣＰ３は、電源ノードに結合され、カレントミラー段を構成するＰチャネルＭＯＳトランジスタｍｐ１３およびｍｐ１４と、基準電圧ＶＣＬと三角波信号ＴＯＳＣとを比較する差動段を構成するＮチャネルＭＯＳトランジスタｍｎ１０およびｍｎ１１と、定電流源ＣＧ５およびＣＧ６と、ゲートがＭＯＳトランジスタｍｐ１４およびｍｎ１１のドレインに結合されるＰチャネルＭＯＳトランジスタｍｐ１５を含む。

ＭＯＳトランジスタｍｐ１３は、ゲートおよびドレインが相互接続されてカレントミラー段のマスタとして機能し、ＭＯＳトランジスタｍｎｐ１３を流れる電流のミラー流が、ＭＯＳトランジスタｍｐ１４を介して流れる。

定電流源ＣＧ５は、ＭＯＳトランジスタｍｎ１０およびｍｎ１１の共通ソースノードと接地ノードの間に接続され、定電流ＩＢ５を接地ノードＧＮＤへ放電する。ＭＯＳトランジスタｍｐ１５は、定電流源ＣＧ６と電源ノードの間に結合される。定電流源ＣＧ６は、ＭＯＳトランジスタｍｐ１５から定電流ＩＢ６を引き抜く。

比較回路ＣＰ３において、三角波信号ＴＯＳＣが基準電圧ＶＣＬよりも低い場合には、ＭＯＳトランジスタｍｎ１０のコンダクタンスが、ＭＯＳトランジスタｍｎ１１のコンダクタンスよりも大きくなり、ＭＯＳトランジスタｍｎ１１は、ＭＯＳトランジスタｍｐ１３が供給する電流のミラー電流よりも小さな電流を流す。応じて、ＭＯＳトランジスタｍｐ１５のゲート電圧が上昇し、比較回路ＣＰ３の出力信号が、Ｌレベルとなる。

一方、三角波信号ＴＯＳＣが、基準電圧ＶＣＬよりも高いときには、ＭＯＳトランジスタｍｎ１０のコンダクタンスが、ＭＯＳトランジスタｍｎ１１のコンダクタンスよりも小さくなり、ＭＯＳトランジスタｍｎ１１が流す電流は、ＭＯＳトランジスタｍｐ１４から供給される電流よりも大きくなり、ＭＯＳトランジスタｍｐ１５のゲート電圧が低下する。ＭＯＳトランジスタｍｐ１５が電源ノードＶＣＣから供給する電流は、定電流源ＣＧ６が流すことのできる電流よりも大きくなり、比較器ＣＰ３の出力信号は、Ｈレベルとなる。

比較器ＣＰ４は、電源ノードに結合され、カレントミラー段を構成するＰチャネルＭＯＳトランジスタｍｐ１６およびｍｐ１７と、基準電圧ＶＣＨと三角波信号ＴＯＳＣとを比較する差動段を構成するＮチャネルＭＯＳトランジスタｍｎ１２およびｍｎ１３と、定電流源ＣＧ７およびＣＧ８と、ＭＯＳトランジスタｎｐ１７およびｍｎ１３のドレインにゲートが接続されるＰチャネルＭＯＳトランジスタｍｐ１８を含む。

ＭＯＳトランジスタｍｐ１６は、ゲートおよびドレインが相互接続され、カレントミラー段のマスタとして動作し、ＭＯＳトランジスタｍｐ１７には、ＭＯＳトランジスタｍｐ１６を流れる電流のミラー電流が流れる。

定電流源ＣＧ７は、ＭＯＳトランジスタｍｎ１２およびｍｎ１３の共通ソースノードと接地ノードとの間に結合され、定電流ＩＢ７を接地ノードへ放電する。

ＭＯＳトランジスタｍｐ１８は、定電流源ＣＧ８と電源ノードＶＣＣの間に接続され、かつそのゲートがＭＯＳトランジスタｍｐ１７のドレインに接続される。定電流源ＣＧ８は、ＭＯＳトランジスタｍｐ１８から定電流ＩＢ８を引き抜き、接地ノードへ放電する。

この比較器ＣＰ４においては、三角波信号ＴＯＳＣが基準電圧ＶＣＨよりも低いときには、ＭＯＳトランジスタｍｎ１２のコンダクタンスがＭＯＳトランジスタｍｎ１３のコンダクタンスよりも大きくなり、ＭＯＳトランジスタｍｎ１３は、ＭＯＳトランジスタｍｐ１７を介して供給される電流よりも小さな電流を流す。応じて、ＭＯＳトランジスタｍｐ１８のゲート電圧が上昇し、ＭＯＳトランジスタｍｐ１８が、定電流ＩＢよりも大きな電流を定電流源Ｃ８へ供給することがでできず、比較器ＣＰ４の出力信号が、Ｌレベルとなる。

一方、三角波信号ＴＯＳＣが基準電圧ＶＣＨよりも高いときには、逆に、ＭＯＳトランジスタｍｎ１３のコンダクタンスがＭＯＳトランジスタｍｎ１２のコンダクタンスよりも大きくなる。応じて、ＭＯＳトランジスタｍｎ１３は、ＭＯＳトランジスタｍｐ１７から供給されるＭＯＳトランジスタｍｎ１２を流れる電流のミラー電流よりも大きな電流を流す。応じて、ＭＯＳトランジスタｍｐ１８のゲート電圧が低下し、ＭＯＳトランジスタｍｐ１８が供給する電流が、定電流源ＣＧ８の駆動する定電流ＩＢ８よりも大きくなり、比較器ＣＰ４の出力信号が、Ｈレベルとなる。

三角波信号補正回路３２においては、比較器ＣＰ３およびＣＰ４の論理は、図９に示す比較器ＣＰ３およびＣＰ４と同一とされているため、次段のスルーレート調整信号ＴＣＬを生成する部分においては、インバータ５３およびＯＲゲート５４（図９参照）が設けられる。インバータ５３は、図９に示すインバータ５３に相当し、比較器ＣＰ３の出力信号を反転する。ＯＲゲート５４は、インバータ５３の出力信号と比較器ＣＰ４の出力信号とを受ける。

三角波信号ＴＯＳＣが、基準電圧ＶＣＬよりも低いときには、比較器ＣＰ３の出力信号が、Ｌレベルであり、インバータ５３の出力信号がＨレベルとなる。また、比較器ＣＰ４の出力信号がＬレベルである。したがって、ＯＲゲート５４が出力するスルーレート調整信号ＴＣＬは、Ｈレベルとなる。一方、三角波信号ＴＯＳＣが基準電圧ＶＣＨおよびＶＣＬの間のレベルのときには、比較器ＣＰ３の出力信号がＨレベルであり、インバータ５３の出力信号がＬレベルであり、比較器ＣＰ４の出力信号がＬレベルである。したがって、ＯＲゲート５４からのスルーレート調整信号ＴＣＬは、Ｌレベルとなる。

三角波信号補正回路３２において、定電流源５５および５６は、それぞれＰチャネルＭＯＳトランジスタｍｐ１０およびｍｐ８で構成され、これらのＭＯＳトランジスタｍｐ１０およびｍｐ８は、ＭＯＳトランジスタｎｐ６とカレントミラー回路を構成し、定電流源ＣＧ９が供給するＩ１のミラー電流Ｉ２を供給する。

スイッチ回路ＳＷ２は、スルーレート調整信号ＴＣＬを受けるインバータＩＶＶ１と、ＭＯＳトランジスタｍｐ１０と出力ノード３８の間に接続され、そのゲートにインバータＩＶＶ１の出力信号を受けるＰチャネルＭＯＳトランジスタｍｐ１２を含む。

スイッチ回路ＳＷ３は、スルーレート調整信号ＴＣＬを受けるインバータＩＶＶ２と、ＭＯＳトランジスタｍｐ８とＭＯＳトランジスタｍｎ７のゲートおよびドレインとの間に接続され、インバータＩＶＶ２の出力信号をゲートに受けるＰチャネルＭＯＳトランジスタｍｐ１１を含む。

スイッチ回路ＳＷ２およびＳＷ３においては、スルーレート調整信号ＴＣＬがＬレベルのときには、ＭＯＳトランジスタｍｐ１２およびｍｐ１１がオフ状態となり、出力ノード３８への充電電流Ｉ２の供給およびＭＯＳトランジスタｍｎ７への電流Ｉ２の供給がともに停止される。スルーレート調整信号ＴＣＬがＬレベルの期間は、三角波信号ＴＯＳＣが電圧ＶＣＨおよびＶＣＬの間の期間である。したがって、この場合には、容量素子Ｃ１は、定電流Ｉ１で充電または放電される。

三角波信号ＴＯＳＣのレベルが、基準電圧ＶＣＨよりも高い状態または基準電圧ＶＣＬよりも低い領域においては、スルーレート調整信号ＴＣＬは、Ｈレベルである。スイッチ回路ＳＷ２およびＳＷ３において、インバータＩＶＶ１およびＩＶＶ２の出力信号がＬレベルとなり、ＭＯＳトランジスタｍｐ１２およびｍｐ１１がオン状態となる。応じて、ＭＯＳトランジスタｎｐ１０からの定電流Ｉ２が出力ノード３８へ供給され、ＭＯＳトランジスタｍｐ８からの定電流Ｉ２が、ＭＯＳトランジスタｎｐ７からの供給される定電流Ｉ１に加えてＭＯＳトランジスタｍｎ７のドレインに供給される。

この電圧領域において、三角波信号ＴＯＳＣのレベル上昇時、容量素子Ｃ１は、電流Ｉ１＋Ｉ２で充電され、また、三角波信号ＴＯＳＣのレベル降下時には、ＭＯＳトランジスタｍｎ７が電流Ｉ１＋Ｉ２を流すため、容量素子Ｃ１は、Ｉ１＋Ｉ２（＝２Ｉ１＋２Ｉ２−Ｉ１−Ｉ２）の電流で放電される。

この図１２に示す回路構成を利用することにより、先の図９に示す三角波補正回路３２を実現することができる。

以上のように、この発明の実施の形態１に従えば、三角波信号ＴＯＳＣのスルーレートを周波数特性が劣化する領域において小さくしている。これにより、周波数特性の劣化を抑制することができ、高性能の出力負荷駆動装置を実現することができる。

［実施の形態２］
図１３は、この発明の実施の形態２に従う出力負荷駆動装置の三角波信号発生器３０および三角波補正回路３２の構成を概略的に示す図である。この図１３に示す出力負荷駆動装置の他の構成は、図４に示す構成と同じである。

図１３において、三角波信号発生器３０は、先の実施の形態１に示す構成と同様、基準電圧源４１および４２と、比較器ＣＰ１およびＣＰ２と、セット／リセットフリップフロップ回路４４と、スイッチ回路ＳＷ１と、定電流源４５と容量素子Ｃ１を含む。この三角波信号発生器３０の構成および動作は、実施の形態１において、図９を参照して説明した構成および動作と同じであり、その詳細説明は繰返さない。

三角波補正回路３２においては、出力ノード３８に対し並列に、スイッチコントロール回路ＳＣＫ０−ＳＣＫｎが設けられる。これらのスイッチコントロール回路ＳＣＫ０−ＳＣＫｎは、比較基準電圧レベルが異なることを除いて内部構成は同じである。従って、図１３においては、スイッチコントロール回路ＳＣＫ０の構成を代表的に示す。

スイッチコントロール回路ＳＣＫ０は、スルーレート調整範囲を規定する電圧ＶＣＨ０およびＶＣＬ０を生成する基準電圧源５０および５１と、基準電圧ＶＣＨ０と三角波信号ＴＯＳＣを比較する比較器ＣＰ４と、三角波信号ＴＯＳＣと基準電圧ＶＣＬ０とを比較する比較器ＣＰ３と、比較器ＣＰ３の出力信号を反転するインバータ５３と、インバータ５３の出力信号と比較器ＣＰ４の出力信号とを受け、スルーレート調整信号ＴＣＬ０を生成するＯＲゲート５４を含む。このスイッチコントロール回路ＳＣＫ０の構成は、先の図９に示す三角波補正回路のスイッチ調整信号ＴＣＬを生成する部分の構成と同じである。

スイッチコントロール回路ＳＣＫ０−ＳＣＫｎにおいては、それぞれ、基準電圧源５０および５１が生成する基準電圧が、定電圧ＶＣＨ１，ＶＣＬ１−ＶＣＨｎ，ＶＣＬｎに設定される。

三角波補正回路３２は、さらに、それぞれ電源ノードに結合され、定電流Ｉ２０、Ｉ２１、…Ｉ２ｎを供給する定電流源ＳＣ０、ＳＣ１…ＳＣｎと、出力ノード３８と定電流源ＳＣ０−ＳＣｎの間に接続されるスイッチ回路ＳＷ２０−ＳＷ２ｎと、定電流２・Ｉ２０、２・Ｉ２１、…２．Ｉ２ｎをそれぞれ供給する定電流源ＳＤ０−ＳＤｎと、スイッチ回路ＳＷ１と定電流源ＳＤ０−ＳＤｎそれぞれの間に接続されるスイッチ回路ＳＷ３０−ＳＷ３ｎを含む。

定電流源ＳＣ０−ＳＣｎおよびスイッチ回路ＳＷ２０−ＳＷ２ｎは、それぞれ、スイッチコントロール回路ＳＣＫ０−ＳＣＫｎに対応して設けられ、また、定電流源ＳＤ０−ＳＤｎおよびスイッチ回路ＳＷ３０−ＳＷ３ｎも、スイッチコントロール回路ＳＣＫ０−ＳＣＫｎにそれぞれ対応して設けられる。スイッチ回路ＳＷ２ｉおよびＳＷ３ｉは、それぞれスイッチコントロール回路ＳＣＫｉからのスルーレート調整信号ＴＬＣｉに従って選択的にＯＮ状態（導通状態）となる。

図１３に示すスイッチコントロール回路ＳＣＫ０−ＳＣＫｎの動作は、先の実施の形態１に示した三角波補正回路の動作と同じである。すなわち、それぞれ割当てられた基準電圧ＶＣＨｉおよびＶＣＬｉの間に三角波信号ＴＯＳＣの電圧レベルが存在する場合、対応のスイッチ回路ＳＷ２ｉおよびＳＷ３ｉを非導通状態とする。一方、三角波信号ＴＯＳＣが、割当てられた電圧ＶＣＨｉおよびＶＣＬｉの範囲外のときには、スイッチコントロール回路ＳＣＫｉは対応のスイッチ回路ＳＷ２ｉおよびＳＷ３ｉを導通状態に設定する。これにより、（ｎ＋１）段階で、三角波信号のスルーレートを調整することができ、より細かく周波数特性を調整することができる。

図１４は、図１３に示す三角波信号発生回路３０および三角波補正回路３２の動作を示す波形図である。図１４においては、ｎが１であり、三角波コントロール回路ＳＣＫ０およびＳＣＫ１が用いられる場合の三角波信号ＴＯＳＣの波形を示す。以下、図１４を参照して、三角波補正回路３２においてスイッチコントロール回路ＳＣＫ０およびＳＣＫ１が設けられている場合の波形補正動作について説明する。

三角波信号発生回路３０の動作は、先の実施の形態１の場合と同じである。三角波信号ＴＯＳＣが基準電圧ＶＬよりも高いときには、定電流源４０から電流Ｉ１を容量素子Ｃ１に供給し、三角波信号ＴＯＳＣが基準電圧ＶＨに到達すると、スイッチ回路ＳＷ１を導通状態と設定し、出力ノード３８から接地ノードへ定電流Ｉ１を放電する。

三角波信号ＴＯＳＣが、電圧ＶＣＬ１およびＶＬの間のときには、スイッチ回路ＳＷ２０、ＳＷ３０およびＳＷ２１およびＳＷ３１が、スルーレート調整信号ＴＣＬ０およびＴＣＬ１に従って導通状態となり、出力ノード３８に、定電流源４０およびＳＣＬ０およびＳＣ１からの定電流Ｉ１、Ｉ２０およびＩ２１が供給されて容量素子Ｃ１が充電される。この容量素子Ｃ１の充電に従って、三角波信号ＴＯＳＣの電圧レベルが、最も大きなスルーレートで上昇する。

三角波信号ＴＯＳＣが電圧ＶＣＬ０およびＶＣＬ１の間のときには、スイッチコントロール回路ＳＣＫ１のスルーレート調整信号ＴＣＬ１が非活性状態とされ、スイッチ回路ＳＷ２１およびＳＷ３１が非導通状態とされる。一方、スイッチ回路ＳＷ２０およびＳＷ３０は、スイッチコントロール回路ＳＣＫ０からのスルーレート調整信号ＴＣＬ０に従って導通状態である。したがって、この電圧範囲においては、出力ノード３８へは定電流源４０およびＳＣ０により電流Ｉ１およびＩ２０が供給され、三角波信号ＴＯＳＣのスルーレートが、少し小さくされる。

電圧ＶＣ１０およびＶＣＬ０の間に三角波信号ＴＯＳＣのレベルが存在する場合には、スルーレート調整信号ＴＣＬ０およびＴＣＬ１が非活性化され、スイッチ回路ＳＷ２０、ＳＷ３０、ＳＷ２１およびＳＷ３１がすべて非導通状態に設定される。この場合には、出力ノード３８へは定電流源４０からの電流Ｉ１が供給されるだけであり、三角波信号ＴＯＳＣのスルーレートが最も小さくされる。

三角波信号ＴＯＳＣのレベルが、電圧ＶＣＨ０およびＶＣＨ１の間のときには、スルーレート調整信号ＴＣＬ０が活性状態（Ｈレベル）であり、スイッチコントロール回路ＳＣＫ１からのスルーレート調整信号ＴＣＬ１は非活性状態（Ｌレベル）である。したがって、スイッチ回路ＳＷ２０およびＳＷ３０が導通状態とされ、出力ノード３８へ、定電流源４０およびＳＣ０から電流Ｉ１およびＩ２０が供給され、三角波信号ＴＯＳＣのスルーレートが、高くされる。

三角波信号ＴＯＳＣが電圧ＶＨおよびＶＣＨ１の間のときには、スイッチコントロール回路ＳＣＫ０およびＳＣＫ１からのスルーレート調整信号ＴＣＬ０およびＴＣＬ１はすべて活性状態とされ、スイッチ回路ＳＷ２０、ＳＷ３０、ＳＷ２１およびＳＷ３１がすべて導通状態に設定される。この場合には、定電流源４０、ＳＣ０およびＳＣ１からの電流Ｉ１、Ｉ２０およびＩ２１が供給され、三角波信号ＴＯＳＣのスルーレートが再び最も高くされる。

三角波信号ＴＯＳＣが基準電圧ＶＨに到達すると、フリップフロップ回路４４からのスイッチ制御信号ＳＷＩＮがセット状態に設定され、スイッチ回路ＳＷ１が導通状態となる。定電流源４５、ＳＴ０−ＳＴｎは、対応の定電流源４０、ＳＣ０−ＳＣｎそれぞれの供給する電流Ｉ１、Ｉ２０−Ｉ２ｎの２倍の電流２・Ｉ１、２・Ｉ２０−２・Ｉ２ｎを、それぞれ、供給する。したがって、三角波信号ＴＯＳＣのレベル降下時においては、スイッチ回路の導通制御が、三角波信号ＴＯＳＣのレベル上昇時と同様に行なわれる。従って、三角波信号の電圧範囲に応じて対応のスイッチ回路ＳＷ３０およびＳＷ３１が導通状態とされて、定電流源ＳＤ０およびＳＤ１により、出力ノード３８から定電流源ＳＣ０−ＳＣ１の供給電流の２倍の電流が引き抜かれる。

したがって、立下がり時において、三角波信号ＴＯＳＣが電圧範囲ＶＨおよびＶＣＨ１のときには、出力ノード３８は、電流Ｉ１＋Ｉ２０＋Ｉ２１で放電され、電圧ＶＣＨ１およびＶＣＨ０の間の範囲においては、電流Ｉ１＋Ｉ２０で容量素子Ｃ１が放電され、電圧ＶＣ１０およびＶＣＬ０の範囲においては、電流Ｉ１で容量素子Ｃ１が放電される。電圧ＶＣＬ０およびＶＣＬ１の範囲のときには、電流Ｉ１＋Ｉ２０で容量素子Ｃ１が放電され、電圧ＶＣＬ１およびＶＬの範囲のときには、電流Ｉ１＋Ｉ２０＋Ｉ２１で容量素子Ｃ１が放電される。

三角波信号ＴＯＳＣが基準電圧ＶＬに到達すると、再び、フリップフロップ回路４４がリセットされ、スイッチ制御信号ＳＷＩＮがＬレベルとなり、スイッチ回路ＳＷ１が非導通状態とされ、出力ノード３８に対する充電動作が開始される。

この発明の実施の形態２に従えば、三角波のスルーレート調整を、より多くの電圧範囲に分割して実行している。したがって、周波数特性の補償時における過補償および補償不足量を小さくすることができ、周波数応答特性に優れた出力負荷駆動装置を実現することができる。

なお、この実施の形態２においても、補正後の三角波の平均スルーレート（電圧ＶＨおよびＶＬの間のスルーレート）は、補正なしの場合の三角波（直線的に変化する三角波波形）のスルーレートと同じであり、また、三角波のピーク値も同じに設定される。また、ＰＷＭキャリアの周波数は、補正後においても補正前のＰＷＭキャリアの周波数と同じに設定される。

［実施の形態３］
図１５は、この発明の実施の形態３に従う三角波補正回路３２および三角波信号発生器３０の構成を概略的に示す図である。この図１５に示す三角波信号発生器３０の構成は、これまでの実施の形態１および２の三角波信号発生器３０の構成と同様であり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

三角波補正回路３２は、基準電圧ＶＣを生成する基準電圧源６０と、出力ノード３８からの三角波信号ＴＯＳＣと基準電圧ＶＣとを比較する比較器ＣＰ５と、比較器ＣＰ５の出力信号に従って、基準電圧ＶＣと三角波信号ＴＯＳＣの電圧レベルとの差に応じたバイアス信号を生成するバイアスコントロール回路６２と、バイアスコントロール回路６２からのバイアス信号に従って、与えられた電圧に比例した電流を生成する制御電流源６４を含む。

比較器ＣＰ５は、基準電圧ＶＣが三角波信号ＴＯＳＣの電圧レベルよりも高いときにＨレベルの信号を出力する。基準電圧ＶＣは、三角波信号発生回路３０が生成する三角波の波高の中央値の電圧レベルに対応する。

バイアスコントロール回路６２は、比較器ＣＰ５の出力信号に従って電圧加算または電圧減算を行ない、三角波信号ＴＯＳＣと基準電圧ＶＣの差に応じた電圧をバイアス信号として生成する。

制御電流源６４は、バイアスコントロール回路６２からの出力信号に従って出力ノード３８に対する充電または放電電流を生成する。具体的には、制御電流源６４は、バイアス信号電圧に応じて定電流源４０の充放電電流を調整する。これにより、三角波信号ＴＯＳＣと基準電圧ＶＣとの差に応じた正または負の電流を出力ノード３８に対して供給する。制御電流源６４により、三角波信号ＴＯＳＣと定電圧ＶＣのレベル差に応じた電流が生成され、連続的に三角波信号ＴＯＳＣの波形を調整することができる。

図１６は、図１５に示す三角波信号発生回路３０および三角波補正回路３２の三角波補正動作を示すタイミング図である。以下、図１６を参照して図１５に示す三角波信号発生器３０および三角波補正回路３２の動作について説明する。

上述のように、制御電流源６４は、バイアスコントロール回路６２の出力電圧に比例した電流を生成する。バイアスコントロール回路６２は、三角波信号ＴＯＳＣと定電圧ＶＣの差に応じたバイアス信号電圧を生成する。このバイアス信号電圧に応じて制御電流源６４が正または負の電流を出力ノード３８に供給する。したがって、図１６に示すように、基準電圧ＶＣの規定する三角波信号ＴＯＳＣの中心値近傍領域において、制御電流源６４の供給電流が小さくなり、応じて、三角波信号ＴＯＳＣの勾配が緩やかとなる。一方、三角波信号ＴＯＳＣと基準電圧ＶＣの差が大きくなると、バイアス信号電圧が大きくなり応じて、制御電流源６４が、大きな正または負の電流を出力ノード３８に対して供給する。したがって、三角波信号ＴＯＳＣのスルーレートが連続的に変化し、より精密に、周波数特性補償を行なうことができる。

［具体的構成］
図１７は、図１５に示す三角波信号発生器３０および三角波補正回路３２の具体的構成の一例を示す図である。この図１７に示す構成においては、基準電圧源４１，４２および６０は、抵抗素子Ｒ１、Ｒ６、Ｒ７、およびＲ５の抵抗分割回路により構成される。抵抗素子Ｒ１およびＲ５は、図１２に示す抵抗素子Ｒ１およびＲ５に対応する。抵抗素子Ｒ１およびＲ６の間のノードが、基準電圧源４２に相当し、電圧ＶＬを生成する。抵抗素子Ｒ６およびＲ７の間のノードが、基準電圧源６０に相当し、基準電圧ＶＣを生成する。抵抗素子Ｒ７およびＲ５の間の接続ノードが基準電圧源４１に相当し、基準電圧ＶＨを生成する。これらの基準電圧源４１、４２および６０を、１つの抵抗分割回路で構成し、基準電圧を電源電圧ＶＣＣを抵抗分圧して生成することにより、回路レイアウト面積を低減するとともに、基準電圧源の生成する電圧ＶＬ、ＶＣおよびＶＨの抵抗素子の抵抗値の変動に起因する変動を抑制する。

三角波信号発生器３０は、比較器ＣＰ１およびＣＰ２と、フリップフロップ回路４４と、定電流源４０および４５と、スイッチ回路ＳＷ１を含む。この三角波信号発生器３０の比較器ＣＰ１およびＣＰ２の構成は図１２に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

比較器ＣＰ１は、三角波信号ＴＯＳＣの電圧レベルが基準電圧ＶＬよりも高いときには、その出力信号ＣＯＵＴＬをＨレベルに設定し、一方、三角波信号ＴＯＳＣの電圧レベルが基準電圧ＶＬよりも低いときには、出力信号ＣＯＵＴＬをＬレベルに設定する。

この比較器ＣＰ２において、三角波信号ＴＯＳＣが定電圧ＶＨよりも高くなると、比較器ＣＰ２の出力信号ＣＯＵＴＨはＨレベルとなる。定電圧ＶＨよりも三角波信号ＴＯＳＣの電圧レベルが低い場合には、出力信号ＣＯＵＴＨはＬレベルとなる。

フリップフロップ回路４４は、図１７に示す構成においても、図１２に示す構成と同様、ＮＯＲゲート４４ａおよび４４ｂを含む。フリップフロップ回路４４のＮＯＲゲート４４ｂ前段に比較器ＣＰ１の出力信号ＣＯＵＴＬを反転するインバータ４３が設けられる。図１６に示す構成においては、フリップフロップ回路４４は、ＮＯＲゲートで構成されているが、ＮＡＮＤゲートを用いても実現可能であることを示す。このフリップフロップ回路４４の構成および動作は、図１２に示すフリップフロップ回路４４と同じである。従って、その構成および動作の詳細説明は省略し、簡単に、その動作を以下に説明する。

すなわち、フリップフロップ回路４４においては、比較回路ＣＰ１の出力信号ＣＯＵＴＬがＬレベルのとき、すなわち、三角波信号ＴＯＳＣが基準電圧ＶＬに到達すると、スイッチ制御信号ＳＷＩＮが、Ｌレベルとなる。一方、三角波信号ＴＯＳＣが基準電圧ＶＨに到達すると、スイッチ制御信号ＳＷＩＮがＨレベルとなる。三角波信号ＴＯＳＣが、電圧ＶＨおよびＶＬの間のときには、フリップフロップ回路４４は、セットまたはリセット状態に維持され、スイッチ制御信号ＳＷＩＮは、その直前の論理状態を維持する。

定電流源４０は、カレントミラー段を構成するＰチャネルＭＯＳトランジスタｍｐ２０およびｍｐ２１と、カレントミラー段を構成するＰチャネルＭＯＳトランジスタｍｐ２２、ｍｐ７およびｍｐ９と定電流源７０ａとを含む。ＭＯＳトランジスタｍｐ２０は、そのゲートおよびドレインが相互接続され、カレントミラー段のマスタとして機能する。ＭＯＳトランジスタｍｐ２０のゲートおよびドレインが定電流源７０ａに結合されており、ＭＯＳトランジスタｍｐ２１には、定電流源７０ａが流す定電流ＩＢ１０のミラー電流が流れる。

ＭＯＳトランジスタｍｐ２２は、そのゲートおよびドレインが相互接続され、ＭＯＳトランジスタｍｐ２２を流れる電流のミラー電流が、ＭＯＳトランジスタｍｐ７およびｍｐ９を介して流れる。このＭＯＳトランジスタｍｐ２２を流れる電流量を制御電流源６２により調整する。

定電流源４５は、カレントミラー段を構成するＮチャネルＭＯＳトランジスタｍｎ２２、ｍｎ８およびｍｎ９を含む。ＭＯＳトランジスタｍｎ２２のゲートおよびドレインは相互接続され、ＭＯＳトランジスタｍｐ７から供給される電流を受ける。ＭＯＳトランジスタｍｎ８およびｍｎ９は、それぞれＭＯＳトランジスタｍｐ９とサイズが同じであり、ＭＯＳトランジスタｍｐ９が流す電流の２倍の電流を、これらのＭＯＳトランジスタｍｎ８およびｍｎ９により流すことができる。

スイッチ回路ＳＷ１は、図１２に示す構成と同様、インバータＩＶ１と、ＮチャネルＭＯＳトランジスタｍｎ６とを含む。スイッチ回路ＳＷ１は、スイッチ制御信号ＳＷＩＮがＬレベルのとき、すなわち三角波信号ＴＯＳＣが基準電圧ＶＬに到達したとき、ＭＯＳトランジスタｍｎ６がオン状態となり、等価的に非導通状態となる。この状態においては、電流源４５のＭＯＳトランジスタｍｎ２２、ｍｎ８およびｍｎ９のゲートが接地電圧ＧＮＤレベルへ駆動されてオフ状態となり、定電流源４５の放電動作は停止される。

一方、フリップフロップ回路４４からのスイッチ制御信号ＳＷＩＮがＨレベルとなると、すなわち、三角波信号ＴＯＳＣが基準定電圧ＶＨに到達すると、ＭＯＳトランジスタｍｎ６がオフ状態となり、スイッチ回路ＳＷ１は、等価的に導通状態となる。この状態においては、ＭＯＳトランジスタｍｐ７から供給される電流（Ｉ２）のミラー電流の２倍の電流（２・Ｉ２）が。ＭＯＳトランジスタｍｎ８およびｍｎ９により出力ノード３８から放電され、一方、定電流源４０からは電流Ｉ２が出力ノード３８へ供給される。従って、出力ノード３８（容量素子Ｃ１）は、電流Ｉ２で放電される。

三角波補正回路３２においては、比較器ＣＰ５は、図１６に示す比較器ＣＰ５と、その入出力の論理および機能は同じである。比較器ＣＰ５は、電源ノードに結合され、カレントミラー段を構成するＰチャネルＭＯＳトランジスタｍｐ２３およびｍｐ２４と、三角波信号ＴＯＳＣと基準電圧ＶＣとを比較する差動段を構成するＮチャネルＭＯＳトランジスタｍｎ２３およびｍｎ２４と、定電流源７０ｂおよび７０ｃと、ＭＯＳトランジスタｍｐ２４およびｍｎ２４のドレイン電圧に応じて電源ノードから定電流源７０ｃに選択的に電流を供給するＰチャネルＭＯＳトランジスタｍｐ２５とを含む。

ＭＯＳトランジスタｍｐ２３は、ゲートおよびドレインが相互接続され、カレントミラー段のマスタを構成し、ＭＯＳトランジスタｍｐ２４に、このＭＯＳトランジスタｍｐ２３を介して流れる電流のミラー電流が流れる。ＭＯＳトランジスタｍｎ２３は、ゲートに基準電圧ＶＣを受け、ＭＯＳトランジスタｍｎ２４が、そのゲートに三角波信号ＴＯＳＣを受ける。定電流源７０ｂは、ＭＯＳトランジスタｍｎ２３およびｍｎ２４の共通ソースノードと接地ノードとの間に結合され、定電流ＩＢ１１を流す。定電流源７０ｃは、ＭＯＳトランジスタｍｐ２５と接地ノードの間に接続され、定電流ＩＢ１２を流す。

この比較器ＣＰ５において、三角波信号ＴＯＳＣが基準電圧ＶＣよりも低いときには、ＭＯＳトランジスタｍｎ２３のコンダクタンスが、ＭＯＳトランジスタｍｎ２４のコンダクタンスよりも大きくなる。応じて、ＭＯＳトランジスタｍｎ２４を流れる電流が、ＭＯＳトランジスタｍｐ２３を流れる電流のミラー電流よりも小さくなり、ＭＯＳトランジスタｍｐ２５のゲート電圧が上昇する。これにより、ＭＯＳトランジスタｍｐ２５が定電流源７０ｃが駆動する定電流ＩＢ１２よりも小さくなり、比較器ＣＰ５の出力信号は、Ｌレベルとなる。

一方、三角波信号ＴＯＳＣが基準電圧ＶＣよりも高くなると、ＭＯＳトランジスタｍｎ２４のコンダクタンスよりも、ＭＯＳトランジスタｍｎ２３のコンダクタンスが小さくなり、ＭＯＳトランジスタｍｎ２４は、ＭＯＳトランジスタｍｐ２３を流れる電流のミラー電流よりも大きな電流を放電し、ＭＯＳトランジスタｍｐ２５のゲート電圧がＬレベルとなり、ＭＯＳトランジスタｍｐ２５がオン状態となる。応じて、定電流源７０ｃは定電流ＩＢ１２よりも大きな電流が供給され、比較器ＣＰ５の出力信号は、Ｈレベルとなる。

バイアスコントロール回路６２は、比較器ＣＰ５の出力信号を受けるインバータＩＶ３と、インバータＩＶ３の出力信号を受けるインバータＩＶ４と、定電流源として機能するＰチャネルＭＯＳトランジスタｍｐ２６と、抵抗素子Ｒ８およびＲ９と、三角波信号ＴＯＳＣと基準電圧ＶＣを比較する差動段を構成するＰチャネルＭＯＳトランジスタｍｐ２７およびｍｐ２８を含む。

ＭＯＳトランジスタｍｐ２６は、ゲートが、定電流源４０に含まれるＭＯＳトランジスタｍｐ２０に結合され、ＭＯＳトランジスタｍｐ２０を流れる電流（ＩＢ１０）のミラー電流を流す。

抵抗素子Ｒ８およびＲ９は、ＭＯＳトランジスタｍｐ２６のドレインに並列に接続され、電流／電圧変換を行ない、ＭＯＳトランジスタｍｐ２８およびｍｐ２７のソース電圧を低下させる。

ＭＯＳトランジスタｍｐ２７は、ソースが抵抗素子Ｒ８に接続され、ゲートに基準電圧ＶＣを受ける。ＭＯＳトランジスタｍｐ２８は、ソースが抵抗素子Ｒ９に接続され、ゲートに三角波信号ＴＯＳＣを受ける。

バイアスコントロール回路６２は、さらに、ＭＯＳトランジスタｍｐ２７と接地ノードの間に接続されるＮチャネルＭＯＳトランジスタｍｎ２５と、ＭＯＳトランジスタｍｐ２８と接地ノードに間に接続されるＮチャネルＭＯＳトランジスタｍｎ２６を含む。これらのＭＯＳトランジスタｍｎ２５およびｍｎ２６は、ゲートおよびドレインが相互接続される。

バイアスコントロール回路６２は、さらに、内部ノード７２を流れる電流量を制御するためのＮチャネルＭＯＳトランジスタｍｎ２７−ｍｎ３２を含む。ＭＯＳトランジスタｍｎ２７およびｍｎ３０は、そのゲートにインバータＩＶ３の出力信号を受け、それぞれ電源ノードおよび内部出力ノード７２から電流を流す。ＭＯＳトランジスタｍｎ２８およびｍｎ２９は、ともにインバータＩＶ４の出力信号をゲートに受け、それぞれ内部ノード７２および電源ノードから電流を流す。

ＭＯＳトランジスタｍｎ３１は、ＭＯＳトランジスタｍｎ２７およびｍｎ２８の共通ソースノードと接地ノードの間に接続され、そのゲートがＭＯＳトランジスタｍｎ２６のゲートに接続される。ＭＯＳトランジスタｍｎ３２は、ＭＯＳトランジスタｍｎ２９およびｍｎ３０の共通ソースノードと接地ノードの間に接続され、そのゲートがＭＯＳトランジスタｍｎ２５のゲートに接続される。

したがって、ＭＯＳトランジスタｍｎ２６およびｍｎ３１がカレントミラー回路を構成し、ＭＯＳトランジスタｍｎ２５およびｍｎ３２がカレントミラー回路を構成する。ＭＯＳトランジスタｍｎ２５およびｍｎ２６を流れる電流のそれぞれのミラー電流が、ＭＯＳトランジスタｍｎ３１およびｍｎ３２を介してそれぞれ流れる。

三角波信号ＴＯＳＣが基準電圧ＶＣよりも低いとき、比較器ＣＰ５の出力信号はＬレベルである。したがって、インバータＩＶ３の出力信号がＨレベル、インバータＩＶ４の出力信号がＬレベルとなる。この状態においては、ＭＯＳトランジスタｍｎ２７およびｍｎ３０がオン状態となり、ＭＯＳトランジスタｍｎ２８およびｍｎ２９が、オフ状態となる。三角波信号ＴＯＳＣの電圧レベルが、基準電圧ＶＣよりも低いため、ＭＯＳトランジスタｍｐ２８を介して流れる電流が、ＭＯＳトランジスタｍｐ２７を介して流れる電流よりも大きくなる。このとき、抵抗素子Ｒ９には、抵抗素子Ｒ８を流れる電流よりも大きな電流が流れ、ＭＯＳトランジスタｍｐ２８のソース電圧を低下させ、ＭＯＳトランジスタｍｐ２８を介して流れる電流量を抑制する。

ＭＯＳトランジスタｍｐ２７およびｍｐ２８を流れる電流は、それぞれ、ＭＯＳトランジスタｍｎ２５およびｍｎ２６へ供給される。ＭＯＳトランジスタｍｎ３１およびｍｎ３２には、それぞれ、ＭＯＳトランジスタｍｐ２８およびｍｐ２７を流れる電流のミラー電流が流れる。したがって、ＭＯＳトランジスタｍｎ３１を流れる電流量は、ＭＯＳトランジスタｍｎ３２を介して流れる電流よりも大きくなる。このとき、ＭＯＳトランジスタｍｎ２７およびｍｎ３０が、オン状態である。従って、ＭＯＳトランジスタｍｐ２７を介して流れる電流のミラー電流が、ＭＯＳトランジスタｍｎ３０を介して、内部ノード７２から接地ノードへ流れる。一方、ＭＯＳトランジスタｍｐ２８を流れる電流のミラー電流が、電源ノードＶＣＣからＭＯＳトランジスタｍｎ２７を介して流れる。この場合、三角波信号ＴＯＳＣが基準電圧ＶＣと等しい電圧レベルのときを基準として、その差に応じて減少する電流が、内部ノード７２から接地ノードに流れる。この内部ノード７２を流れる電流は、三角波信号ＴＯＳＣと基準電圧ＶＣの差が大きくなるにつれて小さくなる。

一方、比較器ＣＰ５の出力信号がＨレベルであり、三角波信号ＴＯＳＣが基準電圧ＶＣよりも高いときには、インバータＩＶ３の出力信号がＬレベル、インバータＩＶ４の出力信号がＨレベルとなる。この状態においては、ＭＯＳトランジスタｍｎ２７およびｍｎ３０がオフ状態、ＭＯＳトランジスタｍｎ２８およびｍｎ２９がオン状態となる。この状態においては、ＭＯＳトランジスタｍｎ２８およびｍｎ３１により、ＭＯＳトランジスタｍｐ２７およびｍｎ２５を介して流れる電流のミラー電流が、内部ノード７２から引き抜かれる。一方、電源ノードからは、ＭＯＳトランジスタｍｎ２９およびｍｎ３２により、ＭＯＳトランジスタｍｎ２５およびｍｐ２７を介して流れる電流のミラー電流が引き抜かれる。いま、三角波信号ＴＯＳＣが基準電圧ＶＣよりも高いため、ＭＯＳトランジスタｍｎ２５を介して流れる電流が、ＭＯＳトランジスタｍｎ２６を介して流れる電流よりも大きくなる。この状態においても、内部ノード７２からは、三角波信号ＴＯＳＣと基準電圧ＶＣとの差に応じて徐々に減少する電流が流れる。

すなわち、内部ノード７２には、三角波信号ＴＯＳＣが基準電圧ＶＣよりも低いときには、（ＶＣ−ＴＯＳＣ）の電圧差に応じて減少する電流が流れ、一方、三角波信号ＴＯＳＣが基準電圧ＶＣよりも高いときには、電圧差（ＴＯＳＣ−ＶＣ）に応じて減少する電流が流れる。三角波信号ＴＯＳＣと基準電圧ＶＣが等しいときには、ＭＯＳトランジスタｍｐ２７およびｍｐ２８に同じ大きさの電流Ｉｒが流れる。そのときの電流Ｉｒを基準として、電圧差の絶対値｜ＶＣ−ＴＯＳＣ｜に応じて、基準電流Ｉｒよりも小さくなる電流が、内部ノード７２に流れる。

この基準電流Ｉｒは、定電流ＩＢ１０のミラー電流である。ＭＯＳトランジスタｍｐ２７およびｍｐ２８を介して流れる電流の合計は、定電流ＩＢ１０のミラー電流に等しい。従って、内部ノード７２を流れる電流は、三角波信号ＴＯＳＣと基準電圧ＶＣとの差が大きくなるにつれて、基準電流Ｉｒから低下する。電源ノードから引き抜かれる電流は、基準電流Ｉｒから定電流ＩＢ１０のミラー電流に向かって増大する。

制御電流源６４は、バイアスコントロール回路６２の内部ノード７２にゲートが接続されてカレントミラー段を構成するＮチャネルＭＯＳトランジスタｍｎ２０およびｍｎ２１を含む。ＭＯＳトランジスタｍｎ２０は、ＭＯＳトランジスタｍｐ２１と接地ノードの間に接続され、かつそのゲートおよびドレインが相互接続される。ＭＯＳトランジスタｍｎ２１は、ＭＯＳトランジスタｍｐ２２と接地ノードの間に接続される。ＭＯＳトランジスタｍｎ２０を介して流れる電流のミラー電流が、ＭＯＳトランジスタｍｎ２１を介して流れる。

ＭＯＳトランジスタｍｐ２１により供給される電流（定電流ＩＢ１０のミラー電流）は、ＭＯＳトランジスタｍｎ２０および内部ノード７２へ供給される。内部出力ノード７２から引き抜かれる電流は、ＭＯＳトランジスタｍｐ２８およびｍｐ２７を流れる電流のうちの小さなほうの電流のミラー電流である。三角波信号ＴＯＳＣと基準電圧ＶＣの差が小さい場合、ＭＯＳトランジスタｍｐ２７およびｍｐ２８に流れる電流量の差は小さい。このときには、内部ノード７２には、三角波信号ＴＯＳＣと基準電圧ＶＣが等しいときの基準電流Ｉｒよりも少し小さな電流が流れる。

ＭＯＳトランジスタｍｎ２０を介して流れる電流量が、三角波信号ＴＯＳＣと基準電圧ＶＣとが等しい状態に較べて少し大きくなり、応じてＭＯＳトランジスタｍｎ２１を介して流れる電流量も少し大きくなる。したがって、ＭＯＳトランジスタｍｐ２２、ｍｐ７およびｍｐ９を介して流れる電流も少し大きくなる。

一方、三角波信号ＴＯＳＣと定電圧ＶＣの差が大きい場合、内部ノード７２から非絹代えれる電流が置き杭減少し、ＭＯＳトランジスタｍｎ２０を介して流れる電流量が大きく増大し、応じてＭＯＳトランジスタｍｐ２２およびｍｐ７およびｍｐ９を介して流れる電流量が増大する。

出力ノード３８の充電時においては、ＭＯＳトランジスタｍｐ９を介して電流Ｉ２が供給される。この電流Ｉ２は、ＭＯＳトランジスタｍｐ２２、ｍｎ２１およびｍｎ２０を流れる電流のミラー電流である。このとき、ＭＯＳトランジスタｍｐ９およびｍｐ７はサイズが同じ（ゲート幅とゲート長の比が同じ）であり、同じ大きさの電流を流す。従って、この充電電流Ｉ２は、三角波信号ＴＯＳＣと基準電圧ＶＣとの差が大きくなるにつれて大きくなり、差が小さくなるにつれて小さくなる。従って、三角波信号ＴＯＳＣのレベル上昇時のスルーレートは、基準電圧ＶＣとの差が大きくなるにつれて大きくなり、基準電圧ＶＣと三角波信号ＴＯＳＣのレベルが等しいときに最も小さくなる。

出力ノード３８の放電時には、ＭＯＳトランジスタｍｎ８およびｍｎ９を介して、ＭＯＳトランジスタｍｐ７を流れる電流の２倍の電流２・Ｉ２が流れる。したがって、出力ノード３８に接続される容量素子Ｃ１の充放電電流は同じプロファイルとなる。これにより、連続的に、三角波信号ＴＯＳＣと基準電圧ＶＣとの差に応じて三角波信号ＴＯＳＣのスルーレートを調整することができる。

以上のように、この発明の実施の形態３に従えば、三角波信号ＴＯＳＣと定電圧ＶＣの差に応じて連続的に三角波信号のスルーレートを調整しており、スルーレート調整を高精度に行なうことができ、利得補償を高精度に行なうことができ、応じて、周波数特性をより高精度に調整することができる。

特に、バイアスコントロール回路６２において、ＭＯＳトランジスタｍｐ２６は、定電流源のＭＯＳトランジスタｍｐ２０とカレントミラー回路を構成しており、正確に、このＭＯＳトランジスタｍｐ２７およびｍｐ２８を介して流れる電流を、定電流ＩＢ１０の１／２倍の電流、ＩＢ１０／２、を基準として三角波信号ＴＯＳＣと基準電圧ＶＣの差に応じた電流レベルに変化させることができる。これにより、三角波信号の平均スルーレートを、補正なしの場合の三角波信号のスルーレートと同じに設定することができる。

［実施の形態４］
図１８は、この発明の実施の形態４に従う三角波補正回路の構成を、三角波信号発生器３０の構成とともに示す図である。この図１８に示す三角波信号発生器３０の構成は、これまでの実施の形態１から３において示したものと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

三角波補正回路３２は、出力ノード３８の三角波信号ＴＯＳＣの電圧レベルを検出する電圧レベル検出回路８０と、電圧レベル検出回路８０の出力するデジタルコード信号をアナログ信号に変換するデジタル／アナログ変換器（ＤＡＣ）８２と、ＤＡＣ８２の出力信号に従って、出力ノード３８に対する充放電電流を調整する制御電流源８４を含む。

電圧レベル検出回路８０は、三角波信号ＴＯＳＣの電圧レベルを検出し、この検出した電圧レベルを示す多ビットデジタルコードを生成する。ＤＡＣ８２は、この電圧レベル検出回路８０からの多ビットデジタルコードを再びアナログ信号に変換し、制御電流源８４の充放電電流を制御する。これにより、複数段階にわたって三角波信号ＴＯＳＣのスルーレートを離散的に調整することができる。

図１９は、図１８に示す電圧レベル検出回路８０の構成の一例を概略的に示す図である。図１９において、電圧レベル検出回路８０は、三角波信号ＴＯＳＣをデジタル信号に変換するアナログ／デジタル変換器（ＡＤＣ）８５と、ＡＤＣ８５の出力するデジタル信号に従って対応の制御コードを読出して制御コードＣＯＤを生成するテーブルメモリ回路８７を含む。

テーブルメモリ回路８７においては、テーブルメモリ８８および読出回路８９が設けられる。テーブルメモリ８７においては、三角波信号ＴＯＳＣの波高値（ＶＨ−ＶＬ）をＮ段階に分離し、各電圧レベルそれぞれに対応してエントリが設けられる。各エントリにおいては、三角波信号ＴＯＳＣの電圧レベル♯１−レベル♯ｎそれぞれにリンクして供給電流量を規定するコード♯１−コード♯ｎが格納される。読出回路８８は、ＡＤＣ８５からのデジタル信号に従ってテーブルメモリ８８の対応のエントリを参照し、そこにリンクして格納されるコードを読出して、制御コードＣＯＤＥを生成する。

ＤＡＣ８２が、再び、制御コードＣＯＤＥをアナログ信号に変換する。制御電流源８４の構成としては、たとえば、図１７に示す構成において、ＭＯＳトランジスタｍｎ２１（制御電流源６４内に含まれる）のゲートに、ＤＡＣ８４の出力信号を容量素子を介して与える。

これにより、三角波信号ＴＯＳＣと基準電圧ＶＣの差が小さいときに、定電流源４０および４５が供給する電流を小さくし（ＭＯＳトランジスタｍｎ２０およびｍｎ２１のゲート電圧を低くバイアスして）、三角波信号ＴＯＳＣと基準電圧ＶＣの差が大きくなると、図１７に示す定電流源４０および４５が供給する電流を大きくする（ＭＯＳトランジスタｍｎ２０およびｍｎ２１のゲート電圧を高くして）。これにより、多段階にわたって最適なレベルの三角波信号ＴＯＳＣのスルーレートを調整することができ、過補償量および補償不足量を低減でき、周波数変動幅を小さくすることができる。

ここで、図１９に示すＡＤＣ８５は、クロック信号ＣＬＫにより、アナログ／デジタル変換を行なうサンプリングサイクルが規定される。したがって、三角波信号ＴＯＳＣの周波数、すなわち、ＰＷＭキャリア周波数よりも、クロック信号ＣＬＫの周波数を十分に高くする必要がある。

以上のように、この発明の実施の形態４に従えば、三角波信号をサンプリングし、その電圧レベルをデジタル信号に変換した後、制御コードを生成し、その制御コードに従って出力ノードの充放電電流を調整している。これにより、過補償および補償不足量を低減でき、周波数変動幅を小さくすることができる。また、図１８に示すテーブルメモリ回路８７の制御コードを変更することにより、補償量をさらに調整することができる。

［実施の形態５］
図２０は、この発明の実施の形態５に従う光ディスク記憶装置の全体の構成を概略的に示す図である。この光ディスク記憶装置において、これまでの実施の形態において説明したＤ級増幅回路を含む出力負荷駆動装置が、アクチュエータまたはモータを駆動するための回路装置として利用される。

図２０において、光ディスク記憶装置は、光ディスク記憶装置本体１００を含む。この光ディスク記憶装置本体１００には、光ディスク１０１を回転駆動するためのスピンドルモータ１０２と、光ディスク１０１に記憶された情報の読出しおよび光ディスク１０１に情報を書込むための光ピックアップユニット１０４と、光ピックアップユニット１０４を半径軸方向に移動させるスライドモータ１０３と、スピンドルモータ１０２、アクチュエータ、およびスライドモータ１０３を駆動するモータ駆動ＩＣ（集積回路装置）が実装されるモータ／アクチュエータ駆動回路基板１０５が設けられる。モータ／アクチュエータ駆動回路基板１０５上に、この発明に従う出力負荷駆動装置１が配置される。

図２１（Ａ）および（Ｂ）は、それぞれ、図２０に示す光ピックアップユニット１０４の上面図および側面図である。図２１（Ａ）において、光ピックアップユニット１０４においては、マグネット２０１および２０４がその両側に対向して配置され、中央部に、対物レンズ２０３が配置される。この対物レンズ２０３は、支持ワイヤ２０２により保持される。マグネット２０１に対向して、アクチュエータコイル２０５ａが配置され、マグネット２０４に対向して、アクチュエータコイル２０５ｂが配置される。対物レンズ２０３を取囲むように、アクチュエータコイル２０５ａおよび２０５ｂの内側に、アクチュエータコイル２０５ｃが配置される。

図２１（Ｂ）に示すように、対物レンズを囲むように、アクチュエータコイル２０５ｂが配置され、その両側にアクチュエータコイル２０５ａおよび２０５ｂが配置される。複数の支持ワイヤ２０２により、対物レンズ２０３が保持され、支持ワイヤ２０２が、光ピックアップユニット１０４の支持部に係合される。

アクチュエータコイル２０５ｃは、対物レンズ２０３を光ディスク１０１の記録面に対する焦点方向に移動させるフォーカス（focus）用のアクチュエータコイルである。アクチュエータ用コイル２０５ａおよび２０５ｂの１対の組は、対物レンズ２０３の光ディスクの記録面に対する焦点軸の角度を調整するティルト（tilt）制御用アクチュエータコイルであり、他方のアクチュエータコイルの組は、対物レンズ２０３を、光ディスク（１０１）の半径方向に移動させるトラッキング（tracking）用のアクチュエータコイルである。これらのフォーカス、トラッキングおよびティルトの３種類のアクチュエータが、光ディスクの記録面に対し対物レンズの焦点を最適な状態に維持するための駆動装置であり、光ディスクの回転に同調して動作する。

対物レンズ２０３の焦点は、光ディスク記録面に書込／読出をするデータの密度が高いほど、回転速度が一定の場合、高速に追従する必要がある。光ディスクとして、現在、ＤＶＤ光ディスクに代わってＢＤ（ブルーレイ・ディスク）が用いられてきている。ＢＤは、記録面の情報量が、ＤＶＤに比べて約５倍以上であり、高精度の焦点制御を行なう必要がある。

このアクチュエータを駆動するためには、サーボ制御用の誤差信号が入力信号として利用される。すなわち、トラッキング、ティルトおよびフォーカスの制御を行なう場合、サーボコントロールにより、期待値と実測値との誤差に基づいて入力信号（ＶＩＮ）が生成される。高精度で焦点合わせをする場合、この入力信号が高速で変化し、周波数特性に優れた駆動装置を利用する必要がある。このアクチュエータ駆動用の装置として、この発明に従う出力負荷駆動装置を適用する。これにより、高精度でＢＤの記録情報を読出し、また記録情報を高密度で正確に書込むことのでき、高性能の光ディスク記憶装置を実現することができる。

また、この発明は、アクチュエータまたはモータを駆動するドライブ回路を有する半導体回路装置に対して適用でき、また、三角波信号を用いてＰＷＭ変換を行なう機能を有する電圧帰還型Ｄ級増幅回路を有するフルブリッジ接続またはハーフ・ブリッジ接続構成のドライブ回路を高速制御する回路に対して適用することができる。

また、出力負荷としては、アクチュエータおよびスピンドルモータに限定されず、ソレノイド、ＤＣモータ（直流モータ）、ＶＣＭモータ（ボイスコイルモータ）、ピエゾ素子、スピーカ、またはステッピングモータなどを利用することができる。

以上のように、この発明の実施の形態５に従えば、周波数特性の優れた出力負荷駆動装置を、光ディスク記憶装置をアクチュエータ駆動用に利用しており、たとえばＢＤのような高密度の情報が記録された光ディスクに対し高精度で焦点のサーボ制御を行なうことができる。

この発明に係る出力負荷駆動装置は、上述のように、三角波を用いてＰＷＭ変換をするＤ級増幅回路を有する半導体回路装置に適用することにより、周波数特性に優れた出力負荷駆動装置を実現することができる。

また、出力負荷駆動装置以外においても、三角波信号を用いて入力信号のＰＷＭ変調を行なう回路に対して適用することにより、微小振幅信号入力においても、正確にＰＷＭ変換された信号を生成することができる。

１ 出力負荷駆動装置、２Ａ，２Ｂ 電圧帰還型Ｄ級増幅回路、３Ａ 正側指令値生成回路、３Ｂ 負側指令値生成回路、４Ａ 正側ゲート駆動回路、４Ｂ 負側ゲート駆動回路、５Ａ，５Ｂ 出力回路、ＬＭ 出力負荷、３０ 三角波信号発生器、３２ 三角波補正回路、ＣＰ１−ＣＰ４，ＣＰ１Ｚ、ＣＰ３Ｚ、ＣＰ４Ｚ 比較器、４１，４２，５０，５１ 基準電圧源、４４ フリップフロップ回路、４０，４５，５５，５６ 定電流源、ＳＷ１−ＳＷ３ スイッチ回路、ＳＣＫ０−ＳＣＫｎ スイッチコントロール回路、ＳＷ２０−ＳＷ２ｎ，ＳＷ３０，ＳＷ３ｎ スイッチ回路、ＳＣ０−ＳＣｎ，ＳＴ０−ＳＴｎ 定電流源、ＣＰ５ 比較回路、６２ バイアスコントロール回路、６４ 制御電流源、８０ 電圧レベル検出回路、８２ デジタル／アナログ変換器（ＤＡＣ）、８４ 制御電流源、１００ 光ディスク記憶装置本体、１０５ アクチュエータ／モータ駆動回路基板、２０５ａ−２０５ｃ コイル。

Claims (6)

1. 一定の勾配を有する三角波信号を内部ノードに生成する三角波生成回路、
   前記内部ノードの信号を受け、前記内部ノードの信号のレベルに従って前記三角波信号の勾配を調整する三角波補正回路、および
   前記内部ノードの信号と入力信号とを比較し、該比較結果に従って前記入力信号をパルス幅変調した信号を出力する比較回路を備える、パルス幅変調回路。
2. 前記三角波補正回路は、前記三角波信号の波高の中央値近傍において前記三角波信号の勾配を他の領域に較べて緩やかに設定する、請求項１記載のパルス幅変調回路。
3. 前記三角波補正回路は、
   各々が、予め割当てられた参照レベル範囲と前記三角波信号のレベルとを比較し、該比較結果に応じた信号を出力する少なくとも１個のスイッチ制御回路と、
   前記少なくとも１個のスイッチ制御回路に対応して設けられ、該対応のスイッチ制御回路の出力信号に従って選択的に前記内部ノードに対する充放電を停止する電流供給スイッチ回路を備える、請求項１に記載のパルス幅変調回路。
4. 前記三角波補正回路は、
   前記内部ノードの信号のレベルを参照レベルと比較する比較回路と、
   前記参照レベルと前記内部ノードの信号との差に応じた電流を流す差検出回路と、
   前記比較回路の出力信号に従って選択的に活性化され、活性化時、前記差検出回路からの電流に応じて前記内部ノードの充放電電流を調整する制御電流源とを備える、請求項１に記載のパルス幅変調回路。
5. 前記三角波補正回路は、
   前記内部ノードの信号のレベルを検出し、該検出レベルに対応するデジタルコードを生成するレベル検出回路と、
   前記レベル検出回路からのデジタルコードに従って、前記内部ノードに対する充放電電流量を調整する電流調整回路とを備える、請求項１に記載のパルス幅変調回路。
6. 出力ノード、
   前記出力ノードの信号を平滑化する平滑回路、
   前記平滑回路の出力信号と外部からの入力信号に相当する信号との差分を示す信号を生成する誤差増幅回路、
   一定の勾配を有する三角波を生成する三角波生成回路、
   前記三角波を受け、前記三角波の電圧レベルに従って前記三角波の勾配を調整する三角波補正回路、
   前記三角波信号と前記誤差増幅回路の出力信号とを比較し、該比較結果に応じた信号を出力する比較回路、および
   前記比較回路の出力信号に従って前記出力ノードを充放電する出力回路を備える、電圧帰還型Ｄ級増幅回路。

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