JP2005160146A - ドライバ回路 - Google Patents

Abstract

【課題】 貫通電流防止、出力スルーレートの調整、入出力特性の良好な直線性を可能とするチャネルドライバ回路を提供する。
【解決手段】 第１のチャンネルドライバ（Ｄ１）の出力（ＦＯ）と第２のチャンネルドライバ（Ｄ２）の出力（ＲＯ）の間に接続された負荷（３）を駆動するドライバ回路であって、第１，第２のチャンネルドライバ（Ｄ１，Ｄ２）は、入力パルス（ＩＮＡ，ＩＮＢ）からの指令によって上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する充放電回路（Ａ２，Ｂ２）と、逆側のチャネルドライバの状態を検知する検知回路（Ａ１，Ｂ１）とを備え、逆側のチャネルドライバの状態によって前記上下出力トランジスタのそれぞれのゲートを充放電するスピードとデッドタイムの期間とを変化させる。
【選択図】 図１

Description

本発明はチャネルドライバ等に使用するドライバ回路に関するものである。更に詳細には、出力ドライバの貫通電流防止と出力スルーレートの調整と良好なリニアリティー特性を得るための回路技術に関するものである。

図１１は従来のＰＷＭスルー形式のチャネルドライバ回路を示す。
１は入力パルスＩＮＡから出力トランジスタを駆動するパルスを発生させるＡ側のタイミングパルス発生器、２はＡ側の出力ドライバ回路、３は負荷、５は入力パルスＩＮＢから出力トランジスタを駆動するパルスを発生させるＢ側のタイミングパルス発生器、４はＢ側の出力ドライバ回路である。

出力ドライバ回路２は図１２に示すように構成されている。
１１，１２，１４，１５は出力トランジスタ４１，４２のゲートを充放電する速度を決める抵抗あるいは電流源、３１，３４は出力トランジスタ４１，４２のゲートの充電のタイミングを前記タイミングパルス発生器１からのパルスＡＦ￣，ＡＤ￣により決定するＰ型スイッチトランジスタ、３２，３３，３５，３６は出力トランジスタ４１，４２のゲートの放電のタイミングを前記タイミングパルス発生器１からのパルスＡＥ，ＡＦ，ＡＧ，ＡＤにより決定するＮ型スイッチトランジスタ、５１，５２は上側の出力トランジスタ４１のゲート・ソース間逆電圧がその耐圧を超えないように制限するダイオードである。Ｂ側もＡ側と全く同一の構成である。

図１３は図１２の出力ドライバ回路２を駆動するタイミングチャートである。なお、Ｂ側もＡ側と全く同一である。
この図１３に示すように、入力パルスＩＮＡからパルスＡＤ，ＡＤ￣で示した遅延パルスとＡＦ，ＡＦ￣で示した遅延パルスを作成してデットタイムｄ１，ｄ２を設けて貫通電流を防止している。デッドタイムｄ１，ｄ２があるので、図１３に示すようにＢ側の出力端子ＲＯの電圧によって出力ＦＯの波形は異なることとなる。機能としては入力パルスをそのまま出力端子へ出力するバッファあるいはレベルシフトであり、出力の負荷３は抵抗、コイル等である。この種のものは（特許文献１）などに記載されている。
特開平６−９０５８９号公報

従来、チャネルドライバ等に使用するドライバ回路部分において、出力電圧が変化する場合の貫通電流防止及び所望の出力スルーレートと良好なリニアリティー特性を得るのが課題であった。

貫通電流が生じると、電源からグランドへ大電流が流れ、発熱を引き起こすため非常に危険である。また、出力スルーレートについては高すぎると不要輻射の問題を引き起こし、低すぎるとデッドタイムの間に出力波形の変化が終了せずに貫通電流を引き起こす。

リニアリティーについては、デッドタイムを設けると両側のＰＷＭ入力パルスのデューティ差が小さい時、すなわち、前記負荷３に流れる電流が小さい領域でゲインが小さくなりリニアリティーが悪化する。このような現象が起こると、アクチュエータ等の前記負荷３を微小に制御することが困難になるという問題がある。

本発明は上記従来の課題を解決するものであり、貫通電流のない、また所望の出力スルーレートと良好なリニアリティーを得ることのできるドライバ回路を提供することを目的とする。

本発明のドライバ回路は、第１のチャンネルドライバの出力と第２のチャンネルドライバの出力の間に接続された負荷を駆動するドライバ回路であって、前記第１，第２のチャンネルドライバは、入力パルスからの指令によって上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する充放電回路と、逆側のチャネルドライバの状態を検知する検知回路とを備え、逆側のチャネルドライバの状態によって前記上下出力トランジスタのそれぞれのゲートを充放電するスピードとデッドタイムの期間とを変化させるように構成したことを特徴とする。

この構成により、貫通電流を防止すると同時に、出力スルーレートの調整かつ入出力特性の良好な直線性を実現できるという作用を有する。

本発明によると、貫通電流を防止すると同時に、出力スルーレートの調整かつ入出力特性の良好な直線性を実現できる。

以下、本発明を各実施の形態に基づいて説明する。
（第１の実施の形態）
図１〜図６は本発明の（第１の実施の形態）を示す。

なお、従来例を示した図１１，図１２と同様の作用を成すものには同一の符号を付けて説明する。
図１は（第１の実施の形態）におけるドライバ回路を示し、図２は図１におけるＡ側の出力ドライバ回路の詳細を示す。従来例を示す図１１ではＡ側のタイミングパルス発生器１には入力信号として入力パルスＩＮＡだけが供給され、Ｂ側のタイミングパルス発生器５には入力信号として入力パルスＩＮＢだけが供給されていたものに対して、（第１の実施の形態）を示す図１のＡ側のタイミングパルス発生器１，Ｂ側のタイミングパルス発生器５には、何れも入力パルスＩＮＡ，ＩＮＢが供給されている点が異なっており、図２に示すようにＮ型スイッチトランジスタ３３，３６のゲートには、図１２と図１３に見られたパルスＡＦ，ＡＤではなくて、後述のパルスＡＨ，ＡＩが印加されている。

詳しく説明する。
第１のチャンネルドライバＤ１の出力ＦＯと第２のチャンネルドライバＤ２の出力ＲＯの間に接続された負荷３を駆動するドライバ回路であって、１はＡ側の入力パルスＩＮＡからの指令によって上下出力トランジスタのそれぞれのゲートを充放電する駆動パルスを生成するタイミングパルス発生器、２は負荷３に電源電圧あるいは０ボルトを印加するドライバ回路である。なお、ＰＷＭスルーの方式においては、Ａ側、Ｂ側共に対称な回路構成であり、Ｂ側の出力ドライバ回路４はＡ側の出力ドライバ回路２と、Ｂ側のタイミングパルス発生器５はＡ側のタイミングパルス発生器１と、それぞれ全く同じ回路で、次のように構成されている。

説明の簡潔化のため以下では、片側（Ａ側）を説明する。
図２はＡ側の出力ドライバ回路２の詳細であり、１１，１２，１４，１５は出力トランジスタ４１，４２のゲートを充放電する速度を決める抵抗あるいは電流源、３１，３４はその充電のタイミングをタイミングパルス発生器１からのパルスＡＤ￣，ＡＦ￣により決定するＰ型スイッチトランジスタ、３２，３３，３５，３６はその放電のタイミングをタイミングパルス発生器１からのパルスＡＥ，ＡＨ，ＡＧ，ＡＩにより決定するＮ型スイッチトランジスタ、５１，５２は上側の出力トランジスタ４１のゲート・ソース間逆電圧が出力トランジスタ４１の耐圧を超えないように制限するダイオード、ＦＯは出力端子であり、負荷３を駆動する。ここでは、入力パルスＩＮＡからの指令によって上下出力トランジスタ４１，４２のそれぞれのゲートを充放電するスイッチトランジスタ３１〜３３，３４〜３６とその充放電スピードを決定する回路が充放電回路Ａ２として図示されており、Ｂ側にも同様に、入力パルスＩＮＢからの指令によって上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する回路が充放電回路Ｂ２が設けられている。

このように構成された（第１の実施の形態）のドライバ回路について、図３〜図５のタイミングチャートを用いてその動作を説明する。本回路はタイミングパルス発生器１の内部に検知回路Ａ１を備えており、逆側であるＢ側の入力パルスＩＮＢが“Ｈ”か“Ｌ”かにより駆動パルスタイミングが異なる。Ｂ側にも同様に、前記タイミングパルス発生器５の内部に検知回路Ｂ１を備えており、逆側であるＡ側の入力パルスＩＮＡが“Ｈ”か“Ｌ”かにより駆動パルスタイミングが異なる。

図３と図４はＡ側のデューティがＢ側のデューティよりも大きい場合における各駆動パルスのタイミングであり、図５はＡ側とＢ側のパルス幅が近い（デューティ＝約５０％）時の各駆動パルスのタイミングである。

図３と図４において、この場合、Ａ側から見ると、Ａ側の立ち上がり、立ち下がり時にはＢ側の入力は常に“Ｌ”であり、Ｂ側から見ると、Ｂ側の立ち上がり、立ち下がり時にはＡ側の入力は常に“Ｈ”である。このため、各駆動パルスはＡ側とＢ側で図３、図４に示すように異なるよう構成されている。Ａ側のデューティがＢ側のデューティよりも小さい場合はＡ側とＢ側のパルスを入れ替えた場合に相当するので、図３〜図５の場合で全ての場合を網羅している。

図３において、ＡＤの反転パルスＡＤ￣は上側の出力トランジスタ４１のゲートを充電する駆動パルスで、抵抗あるいは電流源１１により、逆側の入力パルスＩＮＢが“Ｌ”時に出力（ＦＯ）の立ち上がりスルーレートを決定する。ＡＥは上側の出力トランジスタ４１のゲートを放電する駆動パルス、抵抗あるいは電流源１２により逆側の入力パルスＩＮＢが“Ｌ”時に出力ＦＯの立ち下がりスルーレートを決定する。ＡＨは上側の出力トランジスタ４１のゲートを急速放電する駆動パルスで、逆側の入力パルスＩＮＢが“Ｈ”時に、トランジスタ３３をオンさせることにより急速に上側の出力トランジスタ４１をオフさせ、出力トランジスタ４１，４２に流れる貫通電流を防止する。

ＡＦの反転パルスＡＦ￣は下側の出力トランジスタ４２のゲートを充電する駆動パルスで、抵抗あるいは電流源１４により逆側の入力パルスＩＮＢが“Ｈ”時に出力ＦＯの立ち下がりスルーレートを決定する。ＡGは下側の出力トランジスタ４２のゲートを放電する駆動パルスで、抵抗あるいは電流源１５により、逆側の入力パルスＩＮＢが“Ｈ”時に出力ＦＯの立ち上がりスルーレートを決定する。ＡIは下側の出力トランジスタ４２のゲートを急速放電する駆動パルスで、逆側の入力パルスＩＮＢが“Ｌ”時に、トランジスタ３６をオンさせることにより急速に下側の出力トランジスタ４２をオフさせ、出力トランジスタ４１，４２に流れる貫通電流を防止する。

逆側の入力パルスＩＮＢが“Ｈ”時には、入力パルスＩＮＡが立ち下がるタイミングでデッドタイムを設けておらず、トランジスタ３２，３３，３４が同じタイミングでオンすることになるが、下側の出力トランジスタ４２のゲート・ソース間電圧がオンするための閾値電圧（例えば０．７Ｖ）を越える前に、上側の出力トランジスタ４１のゲート・ソース間電圧をオンするための閾値電圧以下まで上側の出力トランジスタ４１のゲートを急速放電するので、貫通電流が流れることはない。

逆側の入力パルスＩＮＢが“Ｌ”時には、入力パルスＩＮＡが立ち上がるタイミングでデッドタイムを設けておらず、トランジスタ３１，３５，３６が同じタイミングでオンすることになるが、上側の出力トランジスタ４１のゲート・ソース間電圧がオンするための閾値電圧（例えば０．７Ｖ）を越える前に、下側の出力トランジスタ４２のゲート・ソース間電圧をオンするための閾値電圧以下まで下側の出力トランジスタ４２のゲートを急速放電すれば、貫通電流が流れることはない。

逆側の入力パルスＩＮＢが“Ｌ”時には、入力パルスＩＮＡが立ち下がるタイミングでデッドタイムを設けており、まずトランジスタ３２を駆動パルスＡＥでオンさせることにより上側の出力トランジスタ４１のゲート・ソース間電圧を徐々に放電させ、出力トランジスタ４１をオンからオフへ徐々に遷移させる。この時、逆側Ｂ側の出力ＲＯは“Ｌ”であるため、Ａ側の出力（ＦＯ）も“Ｈ”から“Ｌ”に、抵抗あるいは電流源１２の値を調整することにより、所望のスルーレートで遷移する。Ａ側の出力ＦＯが十分に立ち下がり、デッドタイム時間を経過後、ＡＦの反転パルスＡＦ￣で下側の出力トランジスタ４２のゲートを充電して、この下側の出力トランジスタ４２をオンさせ同期整流させる。この時、Ａ側の出力ＦＯはデッドタイム時間によらず、上側出力トランジスタ４１がオフするタイミングで立ち下がる。すなわち、出力はデッドタイムがない場合と全く同じ特性を示す。

逆側の入力パルスＩＮＢが“Ｈ”時には、入力パルスＩＮＡが立ち上がるタイミングでデッドタイムを設けており、まずトランジスタ３５をパルスＡＧでオンさせることにより下側の出力トランジスタ４２のゲート・ソース間電圧を徐々に放電させ、出力トランジスタ４２をオンからオフへ徐々に遷移させる。この時、逆側のＢ側の出力ＲＯは“Ｈ”であるため、Ａ側の出力ＦＯも“Ｌ”から“Ｈ”に、抵抗あるいは電流源１５の値を調整することにより所望のスルーレートで遷移する。Ａ側の出力ＦＯが十分に立ち上がり、デッドタイム時間を経過後、ＡＤの反転パルスＡＤ￣で上側の出力トランジスタ４１のゲートを充電して、この上側の出力トランジスタ４１をオンさせ同期整流させる。この時、Ａ側の出力（ＦＯ）はデッドタイム時間によらず、下側出力トランジスタ４２がオフするタイミングで立ち下がる。すなわち、出力はデッドタイムがない場合と全く同じ特性を示す。

図５は、両方の入力パルス（ＩＮＡ，ＩＮＢ）のデューティが５０％に近い場合を示している。
Ａ側とＢ側の入力パルス幅が近い（デューティ＝約５０％）時には立ち上がり、立ち下がりタイミングがほぼ同時となるので、立ち上がり、立ち下がり共に、デッドタイムを設けず、Ａ，Ｂ両側の上側の出力トランジスタ４１、下側の出力トランジスタ４２のゲートを同時に、急速放電パルス（ＡＨ，ＢＨ，ＡＩ，ＢＩ）の作用により、急速に放電し、貫通電流を防止する。この時、両出力（ＦＯ，ＲＯ）は、ほぼ同時に立ち上がり、立ち下がるので、出力トランジスタ４１，４２のゲートを急速に放電しても逆側の出力に引きずられてスルーレートが高くなり過ぎることはない。すなわち、スルーレートは出力トランジスタ４１，４２のゲートを充電するスピードを決める抵抗あるいは電流源１１，１４により決定されることとなる。

これらの駆動パルスは指令パルスである両側の入力パルスＩＮＡ，ＩＮＢから、抵抗と容量からなる遅延回路あるいはクロックとフリップフロップから構成される遅延回路と組み合わせロジックにより簡便に生成できる。

このように、逆側の入力の状態により、立ち上がり、立ち下がり時のデッドタイムの有無と出力トランジスタのゲートの急速放電の有無を決定し、貫通電流の防止と所望のスルーレートを実現すると共に、特性上はデッドタイム＝０となる入出力特性を可能とすることができる。

図１４は従来例のチャネルドライバの入出力特性であり、横軸は入力パルス（ＩＮＡとＩＮＢ）のデューティ比の差をパーセンテージで表示したものであり、縦軸は負荷３に流れる電流を積分したもので、アクチュエータ等の負荷を駆動するトルク出力に相当する物理量である。従来はデッドタイムｄ１，ｄ２を設けていたため、入力のパルス差（ＩＮＡ−ＩＮＢ）の時間がデッドタイムの期間より短くなると出力（ＦＯ，ＲＯ）は同時に立ち上がり、立ち下がるため、この入力範囲では負荷に電流が流れなくなるため、図１４のように０入力付近にデッドゾーンが存在する。一方、この（第１の実施の形態）では特性上は全ての入力パターンにおいて、デッドタイム＝０になるため、図６に示すように、０入力付近においてもデッドゾーンは存在せず、従来問題であった０入力付近の入出力の低伝達ゲインを解決し、アクチュエータ等の負荷をリニアに駆動することができる。

なお、この実施の形態では、逆側の入力パルスのレベルを検知してタイミングパルス発生器１，５を制御したが、逆側の出力パルスのレベルを検知してタイミングパルス発生器１，５を制御することもできる。

（第２の実施の形態）
図７は（第２の実施の形態）におけるドライバ部分の回路図を示す。
なお、（第１の実施の形態）の検知回路Ａ１，Ａ２は逆側の入力パルスＩＮＢ，ＩＮＡが“Ｈ”か“Ｌ”を検知してタイミングパルス発生器１，５の出力パルスを制御したが、この（第２の実施の形態）では逆側のチャネルドライバの状態を自己のチャネルドライバの出力レベルの状態から判定してタイミングパルス発生器１，５の出力パルスを制御している。

図７において、第１のチャンネルドライバＤ１のタイミングパルス発生器１の発生パルスをコントロールする検出回路Ａ１は、コンパレータ８１，８２で構成されている。コンパレータ８１は上側の出力トランジスタ４１に流れる電流を検出し、コンパレータ８２は下側の出力トランジスタ４２に流れる電流を検出する。

上側の出力トランジスタ４１に電流が流れると、そのオン抵抗と電源（Ｖｃｃ）からの電流の積の電圧降下分が出力ＦＯに現れる。この電圧がある閾値電圧よりも下がった場合、上側に電流が流れていると判断し、逆側の入力パルスＩＮＢが“Ｌ”時と同じ要領で、Ａ側の各駆動パルスを形成する。

逆に、下側の出力トランジスタ４２に電流が流れると、そのオン抵抗とグランドへの電流の積の電圧分が出力ＦＯに現れる。この電圧がある閾値電圧よりも高くなった場合、下側に電流が流れていると判断し、逆側の入力パルスＩＮＢが“Ｈ”時と同じ要領で、Ａ側の各駆動パルスを形成する。すなわち、Ｂ側（逆側）でなく、Ａ側の出力電流の状態を検出することにより、（第１の実施の形態）と同じ効果を得ることができる。

ここではＡ側の場合を説明したが、Ｂ側の場合にも同様に、Ａ側（逆側）でなく、自己のチャネルドライバの出力レベルの状態から判定してタイミングパルス発生器５の出力パルスを制御することにより、（第１の実施の形態）と同じ効果を得ることができる。

（第３の実施の形態）
図８は（第３の実施の形態）におけるドライバ部分の回路図を示す。
なお、（第１の実施の形態）の検知回路Ａ１，Ａ２は逆側の入力パルスＩＮＢ，ＩＮＡが“Ｈ”か“Ｌ”を検知してタイミングパルス発生器１，５の出力パルスを制御したが、この（第３の実施の形態）では逆側の上側出力トランジスタ４１のゲート・ソース間電圧と、下側出力トランジスタ４２のゲート・ソース間電圧との状態から逆側のチャネルドライバの状態を判定してタイミングパルス発生器１，５の出力パルスを制御している。

図８において、第２のチャンネルドライバＤ２のタイミングパルス発生器５の発生パルスをコントロールする検出回路Ｂ１は、トランジスタ６１，６２，６３，６４などで構成されている。

トランジスタ６１は上側の出力トランジスタ４１とミラー回路を構成し、上側の出力トランジスタ４１のゲート・ソース間電圧を、別のミラー回路を構成するトランジスタ６３，６４を通して検出している。７２は抵抗あるいは電流源である。

実際には、上側の出力トランジスタ４１とトランジスタ６１のミラー比を小さくすればチップサイズを縮小することができ、チップ面積をそれ程増加させずに本回路を設計することができる。上側の出力トランジスタ４１に電流が流れる時には、その上側の出力トランジスタ４１のゲート・ソース間電圧は必ずトランジスタの閾値電圧を越えているので、上側Ｖｇｓ出力端子は“Ｈ”となる。この時、上側出力トランジスタ４１に電流が流れていると判断し、入力パルスＩＮＡが“Ｈ”時と同じ要領で、Ｂ側の各駆動パルスを形成する。

逆に、トランジスタ６２は下側の出力トランジスタ４２とミラー回路を構成し、下側の出力トランジスタ４２のゲート・ソース間電圧を検出するものである。７１は抵抗あるいは電流源である。

実際には、下側の出力トランジスタ４２とトランジスタ６２のミラー比を小さくすれば、チップサイズを縮小することができるのは上側と全く同一である。下側の出力トランジスタ４１に電流が流れる時には、その下側の出力トランジスタ４１のゲート・ソース間電圧は必ず出力トランジスタ４１の閾値電圧を越えているので、下側Ｖｇｓ出力端子は“Ｌ”となる。この時、下側出力トランジスタ４１に電流が流れていると判断し、入力パルスＩＮＡが“Ｌ”時と同じ要領で、Ｂ側の各駆動パルスを形成する。

すなわち、第２のチャンネルドライバＤ２のタイミングパルス発生器５は入力パルスＩＮＡでなく、逆側であるＡ側の上下の出力トランジスタのゲート・ソース間電圧を検出することにより、（第１の実施の形態）と同じ効果を得ることができる。

なお、上記の各実施の形態のドライバ回路は、入力と出力の関係がバッファ機能、すなわちＰＷＭスルーの機能を有したチャネルドライバに使用することができる。
（第４の実施の形態）
図９は（第４の実施の形態）におけるリニア入力ＰＷＭ出力ドライバを示す。

なお、前記各実施の形態と同じものには同一の符号を付けて説明する。
前記各実施の形態の何れかのドライバ回路を使用して構成されるリニア入力ＰＷＭ出力ドライバは、次のように構成されている。

図９において、９６はｇｍアンプで、Ａ側出力ドライバ回路２の上下出力トランジスタ４１，４２の接続点のＡ側のＰＷＭ出力（ＦＯ）と、Ｂ側出力ドライバ回路４の上下出力トランジスタの接続点のＢ側のＰＷＭ出力（ＲＯ）との差電圧を電流に変換する。この出力された電流は電気容量９９で平滑されて電圧に変換される。

９７と９８は全体のループゲインを決定する抵抗、ＶＲＥＦは基準電圧を表している。９２は両極性出力のエラーアンプである。
三角波発生器９３とエラーアンプ９２の正極性出力をコンパレータ９４で比較することによりＰＷＭパルスを作成し、作成されたＰＷＭパルスはＡ側タイミングパルス発生器１に入力される。同様に、三角波発生器９３とエラーアンプ９２の負極性出力をコンパレータ９５で比較することによりＰＷＭパルスを作成し、作成されたＰＷＭパルスはＢ側タイミングパルス発生器５に入力される。

ここで作成された２つのＰＷＭパルスはＰＷＭスルー方式を採用している図１のＡ側及びＢ側入力パルスと全く同じである。従って、ＰＷＭスルー方式と全く同じように、作成された２つのＰＷＭパルスから図３〜図５に示したそれぞれの駆動パルスを形成すれば、ＰＷＭスルー方式と全く同様な効果を得ることができる。

本リニア入力形式においては、逆側のＰＷＭ入力パルスを検知する代わりに、リニア入力電圧と基準電圧（ＶＲＥＦ）を比較する比較器としてのコンパレータ９１を備えており、これによりＰＷＭ出力の逆側（ＩＮＢ）を検知したことと等価な機能を有する。すなわち、リニア入力電圧が基準電圧よりも大きい場合には、図３に示した駆動パルスがＡ側のドライバに入力され、図４に示した駆動パルスがＢ側のドライバに入力される。リニア入力電圧が基準電圧よりも小さい場合には、Ａ側とＢ側を入れ替えた駆動パルスが生成され、リニア入力電圧が基準電圧の近傍時には、図５のように、Ａ側，Ｂ側にほぼ同じパルスが生成される。動作については（第１の実施の形態）と同じであり、リニア入力のドライバにおいても、貫通電流の防止と出力スルーレートの調整かつ入出力特性の良好な直線性を実現することができる。

本発明は出力トランジスタとしてＮチャネルトランジスタを使用しているが、Ｐチャネルトランジスタを用いても、本発明の充放電の構成を全く逆にすれば、本発明が有効なことは自明である。

なお、前記コンパレータ９１をウインドウコンパレータに置き換え、リニア入力が基準電圧の近傍になる場合には、両側の出力トランジスタを充放電する駆動パルスにデッドタイムを設けず、かつ前記上下のトランジスタのゲート放電スピードを速くすることもできる。

（第５の実施の形態）
図１０は（第５の実施の形態）におけるリニア入力ＰＷＭ出力ドライバを示す。
図９に示した（第４の実施の形態）ではコンパレータ９１またはこれに代わるウインドウコンパレータを比較器として設けたが、この（第５の実施の形態）では、図１０に示すようにコンパレータ９４の出力をタイミングパルス発生器５に供給し、コンパレータ９５の出力をタイミングパルス発生器１に供給して、前記比較器を無くすることができる。

具体的には、エラーアンプ９２の正側の出力と前記三角波とをコンパレータ９４で比較して第１のＰＷＭパルスを作成し、エラーアンプ９２の負側の出力と前記三角波とをコンパレータ９５で比較して第２のＰＷＭパルスを作成し、コンパレータ９４の出力を第１のチャンネルドライバＤ１のタイミングパルス発生回路１に一方の入力パルスＩＮＡとして供給し、コンパレータ９５の出力を第２のチャンネルドライバＤ２のタイミングパルス発生器５に他方の入力パルスＩＮＢとして供給し、コンパレータ９５の出力を第１のチャンネルドライバＤ１のタイミングパルス発生回路１に第２のチャンネルドライバＤ２の状態に関する情報として供給して第１のチャンネルドライバＤ１の前記上下出力トランジスタのそれぞれのゲートを充放電するスピードとデッドタイムの期間を変化させるよう構成し、コンパレータ９４の出力を第２のチャンネルドライバＤ２のタイミングパルス発生器５に第１のチャンネルドライバＤ１の状態に関する情報として供給して第２のチャンネルドライバＤ２の前記上下出力トランジスタのそれぞれのゲートを充放電するスピードとデッドタイムの期間を変化させるよう構成する。

本発明はチャネルドライバ等を使用する各種の駆動回路の特性の改善を実現できる。

本発明の（第１の実施の形態）における出力ドライバブロック図 本発明の（第１の実施の形態）におけるドライバ回路図 図１の動作を説明するＡ側駆動パルスのタイミングチャート図 図１の動作を説明するＢ側駆動パルスのタイミングチャート図 両入力がほぼ同じパルス（共にデューティ＝５０％）の場合におけるＡ側及びＢ側駆動パルスのタイミングチャート図 本発明における入出力特性図 本発明の（第２の実施の形態）におけるドライバ回路図 本発明の（第３の実施の形態）におけるドライバ回路図 本発明の（第４の実施の形態）におけるリニア入力ＰＷＭ出力ドライバのブロック図 本発明の（第５の実施の形態）におけるリニア入力ＰＷＭ出力ドライバのブロック図 従来の出力ドライバブロック図 従来の出力ドライバ回路図 図１１の動作を説明する駆動パルスのタイミングチャート図 従来の入力特性図

符号の説明

１ Ａ側タイミングパルス発生器
２ Ａ側ドライバ
３ 負荷
４ Ｂ側タイミングパルス発生器
５ Ｂ側ドライバ
１１〜１５ 抵抗あるいは電流源
３１，３４ Ｐ型スイッチトランジスタ
３２〜３３，３５〜３６ Ｎ型スイッチトランジスタ
４１ 上側出力トランジスタ
４２ 下側出力トランジスタ
５１，５２ ダイオード
６１，６２，６３，６４ トランジスタ
７１，７２ 抵抗あるいは電流源
８１，８２ コンパレータ
９１ コンパレータ
９２ エラーアンプ
９３ 三角波発生器
９４，９５ コンパレータ
９６ ｇｍ差動アンプ
９７，９８ 抵抗
９９ 電気容量
Ａ１，Ｂ１ 検知回路
Ａ２，Ｂ２ 充放電回路
Ｄ１ 第１のチャンネルドライバ
Ｄ２ 第２のチャンネルドライバ

Claims (12)

1. 第１のチャンネルドライバの出力と第２のチャンネルドライバの出力の間に接続された負荷を駆動するドライバ回路であって、
   前記第１，第２のチャンネルドライバは、
   入力パルスからの指令によって上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する充放電回路と、
   逆側のチャネルドライバの状態を検知する検知回路と
   を備え、逆側のチャネルドライバの状態によって前記上下出力トランジスタのそれぞれのゲートを充放電するスピードとデッドタイムの期間とを変化させるように構成した
   ドライバ回路。
2. 前記検知回路を、
   逆側の入力パルスのレベルを検知し、
   逆側の入力パルスが“Ｈ”の時には、入力の立ち上がりタイミングにのみデッドタイムを設け、かつ前記下側出力トランジスタのゲート放電スピードを遅く、前記上側出力トランジスタのゲート放電スピードを速くし、
   逆側の入力パルスが“Ｌ”の時には入力の立ち下がりタイミングのみにデッドタイムを設け、かつ前記上側出力トランジスタのゲート放電スピードを遅く、前記下側出力トランジスタのゲート放電スピードを速くするように構成した
   請求項１記載のドライバ回路。
3. 前記検知回路を、
   逆側の出力パルスのレベルを検知し、
   逆側の出力パルスが“Ｈ”の時には、入力（出力）の立ち上がりタイミングにのみデッドタイムを設け、かつ前記下側出力トランジスタのゲート放電スピードを遅く、前記上側出力トランジスタのゲート放電スピードを速くし、
   逆側の出力パルスが“Ｌ”の時には立ち下がりタイミングのみにデッドタイムを設け、かつ前記上側出力トランジスタのゲート放電スピードを遅く、前記下側出力トランジスタのゲート放電スピードを速くするように構成した
   請求項１記載のドライバ回路。
4. 前記検知回路を、
   逆側の上下出力トランジスタのゲート・ソース間電圧のレベルを検知し、
   上側の出力トランジスタのゲート・ソース間電圧が“Ｈ”の時には、入力パルスの立ち上がりタイミングにのみデッドタイムを設け、かつ前記下側出力トランジスタのゲート放電スピードを遅く、前記上側出力トランジスタのゲート放電スピードを速くし、
   下側の出力トランジスタのゲート・ソース間電圧が“Ｈ”の時には入力パルスの立ち下がりタイミングのみにデッドタイムを設け、かつ前記上側出力トランジスタのゲート放電スピードを遅く、前記下側出力トランジスタのゲート放電スピードを速くするように構成した
   請求項１記載のドライバ回路。
5. 両側の入力パルスまたは出力パルスのデューティが５０％近傍になったことを検出して、両側の出力トランジスタを充放電する駆動パルスにデッドタイムを設けず、かつ前記両側の上下出力トランジスタのゲート放電スピードを速くするように構成した
   請求項２または請求項３に記載のドライバ回路。
6. 第１のチャンネルドライバの出力と第２のチャンネルドライバの出力の間に接続された負荷を駆動するドライバ回路であって、
   前記第１，第２のチャンネルドライバは、
   入力パルスからの指令によって上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する充放電回路と、
   自己のチャネルドライバの前記上下出力トランジスタに流れる電流を検知する検知回路と
   を備え、前記上下出力トランジスタの電流の状態によって前記上下出力トランジスタのそれぞれのゲートを充放電するスピードとデッドタイムの期間を変化させるように構成した
   ドライバ回路。
7. 前記検知回路を、
   下側の出力トランジスタに規定電流値以上流れていると検知した場合には、入力パルスの立ち上がりタイミングにデッドタイムを設け、かつ前記下側出力トランジスタのゲート放電スピードを遅くし、
   下側の出力トランジスタに規定電流値以上流れていないと検知した場合には、入力パルスの立ち上がりタイミングにデッドタイムを設けず、かつ前記下側出力トランジスタのゲート放電スピードを速くし、
   上側の出力トランジスタに規定電流値以上流れていると検知した場合には、入力パルスの立ち下がりタイミングにデッドタイムを設け、かつ前記上側出力トランジスタのゲート放電スピードを遅くし、
   上側の出力トランジスタに規定電流値以上流れていないと検知した場合には、、入力パルスの立ち下がりタイミングにデッドタイムを設けず、かつ前記上側出力トランジスタのゲート放電スピードを速くした
   請求項６記載のドライバ回路。
8. 前記検知回路は、
   出力電圧をある電圧と比較する比較器を備え、出力トランジスタのオン抵抗と出力電流の積が出力電圧を決定する理論から算出された出力電流を閾値電流と比較するように構成した
   請求項７記載のドライバ回路。
9. リニア入力チャネルドライバにおいて、
   第１のチャンネルドライバの出力と第２のチャンネルドライバの出力の出力電圧の差電圧を電流に変換する変換回路と、
   前記変換回路の出力によって充電される電気容量と、
   リニア入力電圧と前記電気容量の出力電圧との差電圧を基準電圧と比較するエラーアンプと、
   三角波と前記エラーアンプの出力電圧とを比較してＰＷＭパルスを作成する比較回路と、
   第１，第２のチャンネルドライバのそれぞれの出力の上下出力トランジスタのゲートを前記比較回路の出力と前記リニア入力とのレベルに応じて充放電する充放電回路と、
   リニア入力と基準電圧とを比較する比較器と
   を備え、前記比較器の出力によって前記上下出力トランジスタのそれぞれのゲートを充放電するスピードとデッドタイムの期間を変化させるよう構成した
   ドライバ回路。
10. 前記比較器の出力が“Ｈ”の時には、一方の入力の立ち下がりタイミング時にデッドタイムを設け、一方の下側出力トランジスタのゲート放電スピードを速く、かつ一方の上側出力トランジスタのゲート放電スピードを遅く、逆側の入力の立ち上がりタイミング時にデッドタイムを設け、逆側の上側出力トランジスタのゲート放電スピードを速く、かつ逆側の下側出力トランジスタのゲート放電スピードを遅くし、
    前記比較器の出力が“Ｌ”の時には、一方の入力の立ち上がりタイミング時にデッドタイムを設け、一方の下側出力トランジスタのゲート放電スピードを遅く、かつ一方の上側出力トランジスタのゲート放電スピードを速く、逆側の入力（出力）の立ち下がりタイミング時にデッドタイムを設け、逆側の上側出力トランジスタのゲート放電スピードを遅く、かつ逆側の下側出力トランジスタのゲート放電スピードを速くするように構成した
    請求項９記載のドライバ回路。
11. 前記比較器をウインドウコンパレータに置き換え、リニア入力が基準電圧の近傍の場合には、両側の出力トランジスタを充放電する駆動パルスにデッドタイムを設けず、かつ前記上下のトランジスタのゲート放電スピードを速くするよう構成した
    請求項１０記載のドライバ回路。
12. 前記エラーアンプとして両極性出力のアンプを設け、
    前記比較回路として第１，第２の比較回路を設け、
    前記アンプの正側の出力と前記三角波とを前記第１の比較回路で比較して第１のＰＷＭパルスを作成し、前記アンプの負側の出力と前記三角波とを前記第２の比較回路で比較して第２のＰＷＭパルスを作成し、
    前記第１の比較回路の出力を第１のチャンネルドライバのタイミングパルス発生回路に一方の入力パルスとして供給し、
    前記第２の比較回路の出力を第２のチャンネルドライバのタイミングパルス発生回路に他方の入力パルスとして供給し、
    前記第２の比較回路の出力を第１のチャンネルドライバのタイミングパルス発生回路に第２のチャンネルドライバの状態に関する情報として供給して第１のチャンネルドライバの前記上下出力トランジスタのそれぞれのゲートを充放電するスピードとデッドタイムの期間を変化させるよう構成し、
    前記第１の比較回路の出力を第２のチャンネルドライバのタイミングパルス発生回路に第１のチャンネルドライバの状態に関する情報として供給して第２のチャンネルドライバの前記上下出力トランジスタのそれぞれのゲートを充放電するスピードとデッドタイムの期間を変化させるよう構成した
    請求項９記載のドライバ回路。

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