JP2010251663A5 - - Google Patents

Description

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。なお、上記した実施形態によれば、以下の発明が開示されている。
（付記１）
配線層を有する一つまたは二つの半導体チップ、及び前記一つまたは二つの半導体チップの配線層側に取り付けられた配線基板を備え、
前記一つまたは二つの半導体チップは、
信号を生成する第１回路と、
前記配線層に形成され、前記第１回路に接続された第１インダクタと、
前記信号を処理する第２回路と、
前記配線層に形成され、前記第２回路に接続された第２インダクタと、
を有し、
前記配線基板は、
前記第１インダクタの上方に位置する第３インダクタと、
前記第２インダクタの上方に位置し、前記第３インダクタに接続している第４インダクタと、
を有し、
前記第１インダクタから前記第３インダクタまでの距離は、前記第２インダクタから前記第４インダクタまでの距離と異なる半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記第１インダクタから前記第３インダクタまでの距離は、前記第２インダクタから前記第４インダクタまでの距離より長い半導体装置。
（付記３）
付記１又は２に記載の半導体装置において、
前記配線基板はシリコン基板を用いて形成されている半導体装置。
（付記４）
付記３に記載の半導体装置において、
前記一つまたは二つの半導体チップはシリコン基板を用いて形成されており、
前記配線基板における基板不純物濃度は、前記一つまたは二つの半導体チップの基板不純物濃度より低い半導体装置。
（付記５）
付記３又は４に記載の半導体装置において、
前記配線基板に形成され、回路上において前記第３インダクタと前記第４インダクタの間に設けられた送受信回路を備える半導体装置。
（付記６）
付記１〜５のいずれか一つに記載の半導体装置において、
前記第３インダクタ及び前記第４インダクタは、前記配線基板のうち前記一つまたは二つの半導体チップとは反対側の面に形成されている半導体装置。
（付記７）
付記１〜６のいずれか一つに記載の半導体装置において、
前記第１回路及び前記第１インダクタは第１の前記半導体チップに形成されており、
前記第２回路及び前記第２インダクタは第２の前記半導体チップに形成されており、
前記配線基板は、前記第１の半導体チップ上から前記第２の半導体チップ上に亘って取り付けられている半導体装置。
（付記８）
付記１〜６のいずれか一つに記載の半導体装置において、
前記第１回路、前記第２回路、前記第１インダクタ、及び前記第２インダクタは一つの前記半導体チップに形成されており、
前記第１回路及び前記第１インダクタは前記半導体チップの第１領域に形成されており、
前記第２回路及び前記第２インダクタは前記半導体チップの第２領域に形成されており、
前記第１領域及び前記第２領域は絶縁されている半導体装置。

Claims (1)

1. 配線層を有する一つまたは二つの半導体チップ、及び前記一つまたは二つの半導体チップの配線層側に取り付けられた配線基板を備え、
   前記一つまたは二つの半導体チップは、
   信号を生成する第１回路と、
   前記配線層に形成され、前記第１回路に接続された第１インダクタと、
   前記信号を処理する第２回路と、
   前記配線層に形成され、前記第２回路に接続された第２インダクタと、
   を有し、
   前記配線基板は、
   前記第１インダクタの上方に位置する第３インダクタと、
   前記第２インダクタの上方に位置し、前記第３インダクタに接続している第４インダクタと、
   を有し、
   前記第１インダクタから前記第３インダクタまでの距離は、前記第２インダクタから前記第４インダクタまでの距離と異なる半導体装置。