JP2010200016A - 回線切替装置及びプラント制御システム - Google Patents
回線切替装置及びプラント制御システム Download PDFInfo
- Publication number
- JP2010200016A JP2010200016A JP2009042938A JP2009042938A JP2010200016A JP 2010200016 A JP2010200016 A JP 2010200016A JP 2009042938 A JP2009042938 A JP 2009042938A JP 2009042938 A JP2009042938 A JP 2009042938A JP 2010200016 A JP2010200016 A JP 2010200016A
- Authority
- JP
- Japan
- Prior art keywords
- line
- unit
- data
- switching device
- switch unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
【解決手段】複数の入出力装置を単一のCPU装置で制御するために、一つの入出力装置に対応する回線切替装置を設け、回線切替装置にIDを付与した。そして、CPU装置から送出するデータフレームには、回線切替装置を一意に識別するためのIDを埋め込む。回線切替装置が、IDが一致しているデータフレームのみを通過させることで、制御回線上にデータフレームが不用意に回り込んで生じるデータフレームの衝突を回避できる。
【選択図】図1
Description
より詳細には、可用性を確保する二重化制御システムに関する。
なお、本発明に関係すると思われる先行技術を、特許文献1に示す。
プラント制御システムでは、従系は主系とスヌープ回線を通じて接続されており、通常状態では、従系は主系の制御回線上に流れるデータフレームを取り込んでいる(スヌープ:snoop:盗み聞きするという意味から、転じてネットワーク等のモニタを意図する。)。そして、主系が故障したら、それまでのスヌープの結果を踏まえて制御動作を継続することで、制御動作の破綻を防ぐ。
《システム全体像》
図1:プラント制御システムの全体像
図2:プラント制御システムのより詳細な構成
図3:シリアルID対応表
図4:データフレームの構成
《回線切替装置》
図5:回線切替装置の全体ブロック図
図6:スイッチ部のブロック図
《回線切替装置の動作》
図7:スイッチ部の動作のフローチャート(メインルーチン)
図8:スイッチ部の動作のフローチャート(サブルーチン)
図9:プラント制御システム上のデータフレームの流れを示すブロック図
図10:プラント制御システム上のデータフレームの流れを示すタイムチャート図
図11:回線切替装置がない場合を想定した、プラント制御システム上のデータフレームの流れを示すブロック図
図12:回線切替装置がない場合を想定した、プラント制御システム上のデータフレームの流れを示すタイムチャート図
《プラント制御システムの異常状態の動作》
図13:回線切替装置の初期動作及び異常検出動作を示すタイムチャート図
図14:回線切替装置の初期動作及び異常検出動作を示すタイムチャート図
図15:プラント制御システムの異常状態における動作を示すタイムチャート図(片系回線故障)
図16:プラント制御システムの異常状態における動作を示すタイムチャート図(片系回線故障)
図17:プラント制御システムの異常状態における動作を示すタイムチャート図(両系回線故障)
図18:プラント制御システムの異常状態における動作を示すタイムチャート図(両系回線故障)
図1乃至図4を用いて、本発明の実施形態の例である、プラント制御システムの全体像を説明する。
図1は、本発明の実施形態の例である、プラント制御システムの全体像を示すブロック図である。
制御対象102は、主系CPU装置103から送信されるデータフレームによって制御されると共に、制御対象102に設けられている複数のセンサ104a、104b、104c及び104dが発する信号を、主系CPU装置103が受信して、操作子105a、105b、105c及び105dを制御するための、次の制御サイクルに反映させる。
主系CPU装置103と制御対象102との間には、データフレームを伝送するための制御回線106及び107と、主系第一回線切替装置108、主系第二回線切替装置109、主系第一回線中継装置110、主系第二回線中継装置111、そして主系第一入出力装置112、主系第二入出力装置113が接続されている。
主系CPU装置103は、主系第一入出力装置112及び主系第二入出力装置113を通じて、制御対象102にシーケンス制御やフィードバック制御を実行する。
一例として、図1では、制御対象102が原子炉であるものと仮定している。勿論、制御対象102は原子炉に限られない。鉄鋼プラントの溶鉱炉等のような、安全に対する要求が厳しい現場に、本実施形態のプラント制御システム101は用いられる。
センサ104a、104b、104c及び104dと操作子105a、105b、105c及び105dは、主系第一入出力装置112、主系第二入出力装置113、従系第一入出力装置114、従系第二入出力装置115に接続される。これら入出力装置は、センサと操作子に対し、電気信号の入出力を実行する。
主系第一入出力装置112及び従系第一入出力装置114は、主系第一回線中継装置110及び従系第一回線中継装置116とスヌープ回線118で接続されている。
主系第二入出力装置113及び従系第二入出力装置115は、主系第二回線中継装置111及び従系第二回線中継装置117とスヌープ回線119で接続されている。
回線中継装置と回線切替装置の間にある、制御回線107、131、132及び133の、四本の制御回線は、例えば光ケーブルである。一方、制御回線106及び124と、スヌープ回線118及び119は、例えば周知のツイストペアケーブルである。これは、回線切替装置と回線中継装置との間の距離が長くなること考慮した設計である。したがって、回線切替装置と回線中継装置との間の距離が短い場合は、必ずしも回線中継装置を必要とはしない。
なお、制御回線107、131、132及び133と、制御回線106及び124と、スヌープ回線118及び119を構成する伝送媒体は、上述の光ケーブル及びツイストペアケーブルには限られない。周知の同軸ケーブル等の、種々の伝送媒体が利用可能である。
これら回線中継装置及び入出力装置は、二重化のために全く同一の回線中継装置及び入出力装置が設けられている。そして、その間には制御回線の一種であるスヌープ回線118及び119が接続されている。
従系CPU装置123は、主系CPU装置103と全く同じ装置構成である。
従系CPU装置123には、主系CPU装置103と同様に、制御回線124及び従系通信路125を介して、従系第一回線切替装置126及び従系第二回線切替装置127の、二つの回線切替装置が接続されている。従系第一回線切替装置126には、従系第一回線中継装置116が接続されている。従系第二回線切替装置127には、従系第二回線中継装置117が接続されている。
また、指令通信路128は、主系CPU装置103と従系CPU装置123同士の通信にも用いられる。
なお、指令通信路128は、前述の主系通信路122及び従系通信路125と同じ伝送媒体であり、また同じ通信プロトコルを用いる。例えば、周知のツイストペアケーブル等を用いるTCP/IPネットワークである。
図1で説明したように、プラント制御システム101は、CPU装置、回線切替装置、回線中継装置及び入出力装置が二重化されている。そして、図1では紙面の都合上書けなかったが、制御回線も二重化されている。図2は、この、制御回線が二重化されている様子を詳述するための図である。
送信端子202aから発されるデータフレームは、主に入出力装置に対する命令である。
受信端子202bに送られるデータフレームは、主に入出力装置から発される応答である。
一方のバッファアンプ203aは、制御回線106を構成する第一制御回線204aに接続される。
もう一方のバッファアンプ203bは、制御回線106を構成する第二制御回線204bに接続される。
受信端子202bには、受信切替スイッチ205を介して、二つのバッファアンプ206a及び206bが接続されている。
一方のバッファアンプ206aは、第一制御回線204aに接続される。
もう一方のバッファアンプ206bは、第二制御回線204bに接続される。
つまり、送信端子202aから発されるデータフレームは、第一制御回線204a及び第二制御回線204bに同時に送信されるが、受信端子202bが受け取るデータフレームは、受信切替スイッチ205によって、第一制御回線204aと第二制御回線204bのうちのどちらか片方だけが選択される。
そして、この二つのスイッチ部は、上流回線制御部208と、下流回線制御部209によってオン・オフ制御される。
上流回線制御部208は、主系通信路122を通じて、主系CPU装置103の命令を受けて、二つのスイッチ部のオン・オフ制御を実行すると共に、下流回線制御部209が制御回線の異常を検出すると、その旨の報告も行う。
信号処理部210には、制御回線の末端である送信端子211aと、受信端子211bが設けられている。
送信端子211aから発されるデータフレームは、主にCPU装置に対する応答である。
受信端子211bに送られるデータフレームは、主にCPU装置から発される命令である。
一方のバッファアンプ212aは、スヌープ回線118を構成する第一制御回線213aに接続される。
もう一方のバッファアンプ212bは、スヌープ回線118を構成する第二制御回線213bに接続される。
受信端子211bにも、主系CPU装置103と同様に、受信切替スイッチ214を介して、二つのバッファアンプ215a及び215bが接続されている。
一方のバッファアンプ215aは、第一制御回線213aに接続される。
もう一方のバッファアンプ215bは、第二制御回線213bに接続される。
つまり、送信端子211aから発されるデータフレームは、第一制御回線213a及び第二制御回線213bに同時に送信されるが、受信端子211bが受け取るデータフレームは、受信切替スイッチ214によって、第一制御回線213aと第二制御回線213bのうちのどちらか片方だけが選択される。
第一制御回線216aの一方は第一系統スイッチ部207aに接続される。第一制御回線216aのもう一方は主系第一回線中継装置110の第一中継部217aに接続される。
第二制御回線216bの一方は第二系統スイッチ部207bに接続される。第二制御回線216bのもう一方は主系第一回線中継装置110の第二中継部217bに接続される。
上述の第一制御回線204a、第一制御回線216a、第一制御回線213a等は第一回線系統に属する制御回線である。そして、バッファアンプ203a、206a、212a及び215a、第一系統スイッチ部207a及び第一中継部217aは、第一回線系統に属する回路ブロックである。
一方、上述の第一制御回線204b、第一制御回線216b、第一制御回線213b等は第二回線系統に属する制御回線である。そして、バッファアンプ203b、206b、212b及び215b、第一系統スイッチ部207b及び第一中継部217bは、第二回線系統に属する回路ブロックである。
本実施形態のプラント制御システム101は、CPU装置から送信されるデータフレームに、IDが付与される。IDは、回線切替装置を選択する番号である。回線切替装置は、自らに付与されているIDと、受信するデータフレームに付与されているIDとを比較し、一致したデータフレームのみを通過させる。
シリアルID対応表302及び303は、回線切替装置のシリアルナンバーと、回線切替装置に付与するIDとを紐付けるテーブルである。
シリアルID対応表302は、主系CPU装置103に接続される回線切替装置に対応する。図1及び図2では、主系第一回線切替装置108及び主系第二回線切替装置109である。
同様に、シリアルID対応表303は、従系CPU装置123に接続される回線切替装置に対応する。図1及び図2では、従系第一回線切替装置126及び従系第二回線切替装置127である。
シリアルID対応表302及び303は、指令装置129の不揮発性ストレージ130内にファイルとして格納されており、プラント制御システム101の起動時に、指令装置129が指令通信路128を通じて主系CPU装置103及び従系CPU装置123にそれぞれ送信する。
なお、従系CPU装置123における動作も同様である。
データフレームは、その先頭から、マーカービット列、ID、REQ/ACK、データサイズ、そしてCRCとDATA1、CRCとDATA2、…CRCとDATAnと、項目が続く。
マーカービット列は、データフレームの先頭を識別するための、予め定められたビット列である。これは、CRCとDATAの組み合わせ等、他のデータフレームの構成要素とは異なるビット列が用いられる。
IDは、前述の通り、回線切替装置がデータフレームを通過させるか否か識別する番号である。データフレームを通過させたい回線切替装置を指定する番号ともいえる。
REQ/ACKは、当該データフレームが「要求(REQuest)」を示す内容であるか、「応答(ACKnowladge)」を示す内容であるかを示すフラグ領域である。
データサイズは、データフレーム全体のバイト数或はデータ量を示す領域である。
DATA1〜nは、データそのものである。これらデータは、固定長のセクタである。固定長のセクタ毎に、データの正当性を担保するためのCRCが付されている。
本実施形態のプラント制御システム101では、制御回線の経路の途中に回線切替装置を設けている。そして、CPU装置のプログラムは、回線切替装置に対応するために、データフレームにIDを付するように変更されている。更に、入出力装置のプログラムは、受信したデータフレームに対して応答するデータフレームを生成する際、直前に受信したデータフレームに付されていたIDを当該データフレームに付して、送信するように変更されている。
図5及び図6を用いて、回線切替装置の構成を説明する。
図5は、回線切替装置の全体ブロック図である。図5では主系第一回線切替装置108を例示する。前述の説明で判るように、主系第一回線切替装置108、主系第二回線切替装置109、従系第一回線切替装置126及び従系第二回線切替装置127の内部構成は全て同一である。
第一制御回線204aには、第一往路スイッチ部502の入力側と、第一復路スイッチ部503の出力側が接続されている。
第二制御回線204bにも、第二往路スイッチ部504の入力側と、第二復路スイッチ部505の出力側が接続されている。
第一往路スイッチ部502、第一復路スイッチ部503、第二往路スイッチ部504及び第二復路スイッチ部505は、全て全く同一の構成である。これら四つのスイッチ部の内部構成は図6で後述する。
四つのスイッチ部には、ROMよりなるシリアルナンバー記憶部506と、RAMよりなるID記憶部507が接続されている。
更に、四つのスイッチ部には、上流回線制御部208と、下流回線制御部209が接続されている。
下流回線制御部209には、第一回線プローブ508と第二回線プローブ509が接続されている。
第一回線プローブ508は、第一往路スイッチ部502の出力側と、第一復路スイッチ部503の入力側と、第一制御回線216aとの間に設けられている。
第二回線プローブ509は、第二往路スイッチ部504の出力側と、第二復路スイッチ部505の入力側と、第二制御回線216bとの間に設けられている。
下流回線制御部209は、第一回線プローブ508及び第二回線プローブ509を通じて第一制御回線216a及び第二制御回線216bの夫々の信号レベルの変化をモニタしており、一定時間を超えて信号の変化がない場合、異常であると判定する。
図2の第一系統スイッチ部207aは、第一往路スイッチ部502と第一復路スイッチ部503が該当する。
図2の第二系統スイッチ部207bは、第二往路スイッチ部504と第二復路スイッチ部505が該当する。
図2では、紙面の都合上、シリアルナンバー記憶部506、ID記憶部507、第一回線プローブ508及び第二回線プローブ509は記載を省略している。
第一制御回線204aから送られるシリアルデータは、周知のリングバッファ602によって記録され続ける。リングバッファ602は、前述のデータフレームのうち、少なくともマーカービット列とIDの組み合わせのバイト数以上を記憶可能な記憶容量を備えると共に、CRCとDATA1〜nの組み合わせのバイト数以上を記憶可能な記憶容量を備えるRAMである。
例えば、マーカービット列が128ビット(16バイト)で、IDが8ビット(1バイト)であるならば、リングバッファ602は最低7バイトは記憶可能でなければならない。しかし、DATAの1セクタが512バイトであり、CRCが3バイトである場合、リングバッファ602は最低515バイトは記憶可能でなければならない。
ID照合部604は、ID記憶部507に格納されているIDと、リングバッファ602に含まれているIDとを照合して、IDが一致しているか否かを検出する。ID照合部604は、IDの一致を検出すると、読み出し制御部606に論理の「真」を出力する。
以上の説明より判るように、回線切替装置は、制御回線における双方向の半二重通信を担保しながら、データフレームに付されているIDを識別して、IDが一致したデータフレームは通過を許容し、一致しないデータフレームは通過を禁止する。
図2で、上流回線制御部208が第一系統スイッチ部207aをオン制御する、という動作は、図5で上流回線制御部208が第一往路スイッチ部502と第一復路スイッチ部503に、接続許可信号を出力する、という動作になる。この接続許可信号とは、図6のORゲート607に、論理の偽を示す信号を出力することと等しい。上流回線制御部208が第二系統スイッチ部207bをオン制御する、という動作も、同様である。
また、図2で、下流回線制御部209が第一系統スイッチ部207aをオン制御するという動作、及び第二系統スイッチ部207bをオン制御するという動作も、前述と同様、図5で下流回線制御部209が第一往路スイッチ部502と第一復路スイッチ部503に、及び第二往路スイッチ部504と第二復路スイッチ部505に、接続許可信号を出力する、という動作になる。
図7乃至図12を用いて、回線切替装置の動作を説明する。
図7は、スイッチ部の全体動作を示すフローチャートである。図6に示した、第一往路スイッチ部502、第一復路スイッチ部503、第二往路スイッチ部504及び第二復路スイッチ部505の、メインルーチンに該当する。
処理を開始すると(S701)、リングバッファ602は、もう一方のスイッチ部の読み出し制御部606から読み出し禁止信号が発され、データを記憶する動作を禁じられていないか否か、確認する(S702)。もし、読み出し禁止信号が来ていて、データ記憶動作が禁じられている場合は(S702のNO)、処理を終了する(S707)。なお、一連の処理は再度繰り返される(S701)。
ステップS703で、もし、マーカービット列が来ている場合は(S703のYES)、ヘッダ識別部603は識別信号を出力する。この信号は、ORゲート605を通じて、もう一方のスイッチ部のリングバッファ602に対する読み出し禁止信号となる(S704)。この読み出し禁止信号によって、読み出し制御部606から出力されるデータがもう一方のスイッチ制御部に回りこんでしまうことを防止する。
前述のように、このメインルーチンは、常時実行し続けるので、処理の終了後(S707)、再び処理を開始する(S701)。
処理を開始すると(S801)、ID照合部604はIDがリングバッファ602に入力されるまで待つ(S802のNO)。IDがリングバッファ602に記憶されたら(S802のYES)、ID照合部604はID記憶部507に格納されているIDと照合し、回線切替装置自身のIDと一致するか否か、判定する(S803)。
もし、IDが一致していなければ(S803のNO)、ID照合部604は何もせず、処理を終了する(S809)。つまり、読み出し制御部606はリングバッファ602からデータの読み出しを行わない。
カウンタが最大値に至ったら(S807のYES)、読み出し制御部606はデータの読み出しを終了する。これに呼応して、カウンタは係数を停止し、ORゲート605に出力されていた、データの読み出し中を示す信号の出力が停止する。そして、読み出し制御部606はカウンタをリセットして(S808)、一連の処理を終了する(S809)。
図9は、プラント制御システム101上のデータフレームの流れを示すブロック図である。図1の全体ブロック図を簡略化した図である。
主系CPU装置103が、主系第一入出力装置112に対して「要求(REQ)」のデータフレーム(以下「REQフレーム」)を送信する(S901)。REQフレームのID項目には、主系第一入出力装置112に到達するために、「1」が記述されている。
REQフレームは主系第一回線切替装置108及び主系第二回線切替装置109に到達する。
記憶されているIDが「1」である主系第一回線切替装置108は、ID項目に「1」が記述されているREQフレームを、自分と同じIDが付されているREQフレームであると認識して、主系第一回線中継装置110へ通過させる(S902)。
一方、記憶されているIDが「2」である主系第二回線切替装置109は、ID項目に「1」が記述されているREQフレームを、自分と同じIDが付されていないREQフレームであると認識して、通過させない(S903)。
主系第一回線切替装置108を通過したREQフレームは主系第一回線中継装置110を介して(S904)、主系第一入出力装置112に到達する(S905)。
記憶されているIDが「1」である従系第一回線切替装置126は、ID項目に「1」が記述されているREQフレームを、自分と同じIDが付されているREQフレームであると認識して、通過させる(S909)。こうして、従系第一回線切替装置126を通過したREQフレームは、従系CPU装置123に到達する(S910)。従系CPU装置123は、主系CPU装置103が送信したREQフレームを受信することで、主系の動作をトレースすることができる。
範囲A1002は、図9で説明したREQフレームの流れを示すタイムチャート図である。前述の図9で流れは説明したので、説明は割愛する。
範囲A1003は、主系第一入出力装置112から主系CPU装置103に対して「応答(ACK)」のデータフレーム(以下「ACKフレーム」)が送信された時の、ACKフレームの流れを示すタイムチャート図である。
主系第一入出力装置112は、作成したACKフレームを、主系CPU装置103へ送信する。前述の通り、ACKフレームのID項目には、主系CPU装置103に到達するために、「1」が記述されている。
記憶されているIDが「1」である主系第一回線切替装置108は、ID項目に「1」が記述されているACKフレームを、自分と同じIDが付されているREQフレームであると認識して、主系CPU装置103へ通過させる(S1004)。こうして、主系第一回線切替装置108を通過したACKフレームは、制御回線106を介して主系CPU装置103に到達する(S1005)。
記憶されているIDが「1」である従系第一回線切替装置126は、ID項目に「1」が記述されているACKフレームを、自分と同じIDが付されているACKフレームであると認識して、通過させる(S1009)。こうして、従系第一回線切替装置126を通過したACKフレームは、従系CPU装置123に到達する(S1010)。従系CPU装置123は、主系第一入出力装置112が送信したACKフレームを受信することで、主系の動作をトレースすることができる。
図11は、回線切替装置がない場合を想定した、プラント制御システム101上のデータフレームの流れを示すブロック図である。図9の、回線切替装置がない場合の図である。
図12は、回線切替装置がない場合を想定した、プラント制御システム101上のデータフレームの流れを示すタイムチャート図である。図10の、回線切替装置がない場合の図である。
主系CPU装置103から出力されたREQフレームは、主系第一回線中継装置110を介して(S1101)主系第一入出力装置112に到達する(S1102)。そして、スヌープ回線118を通じて(S1103)、REQフレームは従系第一回線中継装置116を通過して(S1104)、従系CPU装置123の手前にも到達する(S1105)。
一方、主系CPU装置103から出力されたREQフレームは、主系第二回線中継装置111を介して(S1106)、スヌープ回線119を経由し(S1107)、従系第二回線中継装置117を通過し(S1108)、従系CPU装置123の手前にも到達する(S1109)。
つまり、主系CPU装置103から出力されたREQフレームは、主系第一回線中継装置110を経由する経路と、主系第二回線中継装置111を経由する経路との二手に分かれて、夫々従系CPU装置123に到達する。このため、従系CPU装置123のところで、データフレーム同士が衝突してしまう(S1110)。これが、データフレームの回り込みによって生じる「データフレームの衝突」である。
図13及び図14は、回線切替装置の初期動作及び異常検出動作を示すタイムチャート図である。
図13中、範囲A1301で回線切替装置の起動シーケンスを、範囲A1302で回線切替装置が起動した後の応答シーケンスを、説明する。
指令装置129から指令通信路128を介して主系CPU装置103及び従系CPU装置123に起動命令が発行されると、主系CPU装置103は、主系通信路122を通じて主系第一回線切替装置108及び主系第二回線切替装置109に起動命令を発行する(S1301)。
主系第一回線切替装置108及び主系第二回線切替装置109は、起動命令を受けて動作を開始する。これ以降、IDが一致したデータフレームのみ通過させる動作を実行する。
図13では、主系第一回線切替装置108の内部動作を詳述している。起動命令を受信した上流回線制御部208は、第一系統スイッチ部207a及び207bをオン制御する(S1302、S1304)。起動命令は、上流回線制御部208から下流回線制御部209にも転送される。下流回線制御部209は、第一系統スイッチ部207a及び207bをオン制御する(S1303、S1305)。
実際には、上流回線制御部208及び下流回線制御部209は、第一往路スイッチ部502、第一復路スイッチ部503、第二往路スイッチ部504および第二復路スイッチ部505の内部のORゲート607に論理の「偽」の信号を出力する。
従系第一回線切替装置126及び従系第二回線切替装置127は、起動命令を受けて動作を開始する。これ以降、IDが一致したデータフレームのみ通過させる動作を実行する。
図13では、従系第一回線切替装置126の内部動作を詳述している。起動命令を受信した上流回線制御部208は、第一系統スイッチ部207a及び207bをオン制御する(S1307、S1309)。起動命令は、上流回線制御部208から下流回線制御部209にも転送される。下流回線制御部209は、第一系統スイッチ部207a及び207bをオン制御する(S1308、S1310)。
同様に、動作を開始した従系第一回線切替装置126及び従系第二回線切替装置127の上流回線制御部208は、従系通信路125を通じて、従系CPU装置123に対して正常動作を報告する応答動作を実行する(S1312)。
以上が、正常状態の回線切替装置の動作である。
図13中、範囲A1303で下流回線制御部209が回線異常を検出した時の動作シーケンスを、説明する。
前述のように回線切替装置は上流回線制御部208と下流回線制御部209の二つを有しているため、異常を検出する箇所により回線遮断の動作が異なる。
主系第一回線切替装置108の下流回線制御部209は、主系第一入出力装置112から受信したデータが異常であると判断した場合、受信した異常データを他の制御回線へ流さないよう、下流回線制御部209が第一系統スイッチ部207a及び207bを制御して、一時的にデータ転送を遮断する(S1313、S1314)。下流回線制御部209は、異常データを遮断した後、自動的に接続復旧する。このとき、主系第一回線切替装置108は、異常データが発生した旨の情報を、主系通信路122を通じて主系CPU装置103に報告する。
以上の動作は、従系第一回線切替装置126でも同様の動作を実行する。
主系CPU装置103が主系第一入出力装置112にREQフレームを送信した後、所定時間を越えても第一制御回線204a及び第二制御回線204bのいずれからも主系第一入出力装置112からACKフレームが来ない、タイムアウトを何度も検出したとする。つまり、制御回線または入出力装置に何らかの異常が発生したと判断できる。このような場合は、主系CPU装置103から主系通信路122を経由し、主系第一回線切替装置108内の上流回線制御部208に、回線遮断要求を送信する(S1417)。回線遮断要求を受信した上流回線制御部208は、第一系統スイッチ部207a及び207bを制御して、データ転送を遮断する(S1418、S1419)。なお、この動作は主系第二回線切替装置109でも同様である。
回線遮断要求を受信した上流回線制御部208は、ステップS1418及びS1419で第一系統スイッチ部207a及び207bを制御して、データ転送を遮断した後、主系CPU装置103に、主系通信路122を通じて回線を遮断した旨の応答を送信する(S1423)。
なお、この動作は主系第二回線切替装置109、従系第一回線切替装置126及び従系第二回線切替装置127でも同様である(S1424)。
主系CPU装置103が主系第一回線切替装置108に制御回線を遮断させた後、制御回線及び主系第一入出力装置112が復旧した場合には、システムの可用性を向上させるため、制御回線の再接続を行う。主系CPU装置103と主系第一入出力装置112との間の制御回線の接続は遮断されているので、主系CPU装置103が制御回線106を介して、直接回線を監視することは不可能である。そこで、主系CPU装置103は主系通信路122を介し、主系第一回線切替装置108を通じて制御回線の情報を収集する。制御回線及び主系第一入出力装置112が正常に復旧したことを確認すると、主系第一回線切替装置108に対して回線接続要求を送信する(S1425)。
従系CPU装置123も、主系CPU装置103と同様に、従系第一回線切替装置126から従系通信路125を介して回線を接続した旨の応答を受信する。すると、従系CPU装置123は、指令通信路128を介して主系CPU装置103に回線を接続した旨の報告をする(S1428)。
回線異常は、回線ショート、回線オープン(断線)、異常データの発生、異常応答等が想定されるが、本実施例では他系統へ影響を与える可能性が大きい、回線系統にショート(回線固着)故障が発生した場合の処理動作について説明する。
主系CPU装置103から主系第一入出力装置112へREQフレームを送信すると(S1501)、第二制御回線216bから始まる第二回線系統では、先に図9及び図10で示した経路にて正常にデータフレームの送受信が行われ(S1502、S1503)、従系側のスヌープも正常に動作する(S1504、S1505)。
前述のような状況下で、主系第一入出力装置112が主系CPU装置103に対してACKフレームを送信すると(S1608)、前記と同様に第二回線系統では正常に主系CPU装置103にACKフレームが到達するのに対し、第一回線系統では第一回線系統に属するどこかの回線のショート故障により、データの送受信が不可能となる。
一方、従系側のスヌープ動作は、従系第一回線中継装置116により回線ショート故障が影響しないスヌープ回線118を介しているため、第一回線系統及び第二回線制毛糸の両系において正常に動作する(S1612)。
主系CPU装置103からREQフレームを送信すると(S1701)、主系第一回線中継装置110までのデータの送信は、第一回線系統及び第二回線系統の両系とも正常に動作する(S1702)。ところが、スヌープ回線118がショート故障しているので、主系第一回線中継装置110から、スヌープ回線118に接続されている従系第一回線中継装置116、主系第一入出力装置112及び従系第一入出力装置114に対するデータの送受信が不可能となる(S1703)。このため、主系第一入出力装置112は正常なREQフレームを受信することができない(S1704)。当然、REQフレームを受信できていないのだから、主系第一入出力装置112は、REQフレームの応答であるACKフレームも、主系CPU装置103に対して送信できなくなる(図18のS1805)。
主系CPU装置103は、所定時間を経過しても主系第一入出力装置112からACKフレームが帰って来ないことを、第一制御回線及び第二制御回線の両方で確認し、両系タイムアウトを検出する(S1806)。すると、主系CPU装置103は他系統に異常データが伝搬することを防ぐため、主系第一回線切替装置108及び主系第二回線切替装置109の回線遮断処理を行う(S1807、S1808)。
元々、二重化システム上で複数の入出力装置の制御を想定していなかった仕様の制御回線で、複数の入出力装置を単一のCPU装置で制御するために、一つの入出力装置に対応する回線切替装置を設け、回線切替装置にIDを付与した。そして、CPU装置から送出するデータフレームには、回線切替装置を一意に識別するためのIDを埋め込む。回線切替装置が、IDが一致しているデータフレームのみを通過させることで、制御回線上にデータフレームが不用意に回り込んで生じるデータフレームの衝突を回避できる。これにより、CPU装置の処理能力の向上を有効活用できる、費用対効果の高いプラント制御システムを実現できる。
Claims (9)
- 入力されるデータを一時的に記憶するリングバッファと、
前記リングバッファ内に記憶されている前記データからデータフレームの位置を示すマーカービット列を識別するヘッダ識別部と、
IDを記憶するID記憶部と、
前記ヘッダ識別部がヘッダを識別した旨の信号を出力したら前記リングバッファ内に記憶されている前記データから前記IDを読み出して前記ID記憶部内の前記IDと照合するID照合部と、
前記ID照合部が前記IDが一致した旨の信号を出力したら前記リングバッファ内のデータを順次読み出す読み出し制御部と
を備える、回線切替装置。 - IDを記憶するID記憶部と、
入力されるデータを一時的に記憶すると共に外部から第一読み出し禁止信号を受信する間は前記データの記憶を中止する第一リングバッファと、前記第一リングバッファ内に記憶されている前記データからデータフレームの位置を示すマーカービット列を識別する第一ヘッダ識別部と、前記第一ヘッダ識別部がヘッダを識別した旨の信号を出力したら前記第一リングバッファ内に記憶されている前記データから前記IDを読み出して前記ID記憶部内の前記IDと照合する第一ID照合部と、前記第一ID照合部が前記IDが一致した旨の信号を出力したら前記第一リングバッファ内のデータを順次読み出すと共に第二読み出し禁止信号を出力する第一読み出し制御部とよりなる往路スイッチ部と、
前記第一読み出し制御部に接続され、入力される前記データを一時的に記憶すると共に前記第一読み出し制御部から出力される前記第二読み出し禁止信号を受信する間は前記データの記憶を中止する第二リングバッファと、前記第二リングバッファ内に記憶されている前記データからデータフレームの位置を示すマーカービット列を識別する第二ヘッダ識別部と、前記第二ヘッダ識別部がヘッダを識別した旨の信号を出力したら前記第二リングバッファ内に記憶されている前記データから前記IDを読み出して前記ID記憶部内の前記IDと照合する第二ID照合部と、前記第一リングバッファに接続され、前記第二ID照合部が前記IDが一致した旨の信号を出力したら前記第二リングバッファ内のデータを順次読み出すと共に前記第一リングバッファに前記第一読み出し禁止信号を出力する第二読み出し制御部とよりなる復路スイッチ部と
を備える、回線切替装置。 - 更に、
回線の異常状態を検出する回線プローブと、
前記回線プローブが前記回線の異常状態を検出したことを受けて、前記第一読み出し制御部及び前記第二読み出し制御部に読み出し動作を中止する信号を出力する回線制御部と
を備える、請求項2記載の回線切替装置。 - IDを記憶するID記憶部と、
第一制御回線から入力されるデータを一時的に記憶すると共に外部から第一読み出し禁止信号を受信する間は前記データの記憶を中止する第一リングバッファと、前記第一リングバッファ内に記憶されている前記データからデータフレームの位置を示すマーカービット列を識別する第一ヘッダ識別部と、前記第一ヘッダ識別部がヘッダを識別した旨の信号を出力したら前記第一リングバッファ内に記憶されている前記データから前記IDを読み出して前記ID記憶部内の前記IDと照合する第一ID照合部と、前記第一ID照合部が前記IDが一致した旨の信号を出力したら前記第一リングバッファ内のデータを順次読み出すと共に第二読み出し禁止信号を出力する第一読み出し制御部とよりなる第一往路スイッチ部と、
前記第一読み出し制御部に接続され、入力される前記データを一時的に記憶すると共に前記第一読み出し制御部から出力される前記第二読み出し禁止信号を受信する間は前記データの記憶を中止する第二リングバッファと、前記第二リングバッファ内に記憶されている前記データからデータフレームの位置を示すマーカービット列を識別する第二ヘッダ識別部と、前記第二ヘッダ識別部がヘッダを識別した旨の信号を出力したら前記第二リングバッファ内に記憶されている前記データから前記IDを読み出して前記ID記憶部内の前記IDと照合する第二ID照合部と、前記第一リングバッファ及び前記第一制御回線に接続され、前記第二ID照合部が前記IDが一致した旨の信号を出力したら前記第二リングバッファ内のデータを順次読み出すと共に前記第一リングバッファに前記第一読み出し禁止信号を出力する第二読み出し制御部とよりなる第一復路スイッチ部と、
第二制御回線に接続され、前記第一往路スイッチ部と同一の構成を備える第二往路スイッチ部と、
第二制御回線に接続され、前記第一復路スイッチ部と同一の構成を備える第二復路スイッチ部と、
を備える、回線切替装置。 - 更に、
前記第一往路スイッチ部の前記第一読み出し制御部及び前記第一復路スイッチ部の前記第二リングバッファに接続され、前記第一制御回線の異常状態を検出する第一回線プローブと、
前記第二往路スイッチ部の前記第一読み出し制御部及び前記第二復路スイッチ部の前記第二リングバッファに接続され、前記第二制御回線の異常状態を検出する第二回線プローブと、
前記第一回線プローブが前記第一制御回線の異常状態を検出したことを受けて、前記第一往路スイッチ部の前記第一読み出し制御部及び前記第一復路スイッチ部の前記第二読み出し制御部に読み出し動作を中止する信号を出力すると共に、前記第二回線プローブが前記第二制御回線の異常状態を検出したことを受けて、前記第二往路スイッチ部の前記第一読み出し制御部及び前記第二復路スイッチ部の前記第二読み出し制御部に読み出し動作を中止する信号を出力する下流回線制御部と
を備える、請求項4記載の回線切替装置。 - 更に、
上位装置から受ける指示に呼応して、前記第一往路スイッチ部の前記第一読み出し制御部及び前記第一復路スイッチ部の前記第二読み出し制御部に読み出し動作を中止する信号を出力すると共に、前記第二往路スイッチ部の前記第一読み出し制御部及び前記第二復路スイッチ部の前記第二読み出し制御部に読み出し動作を中止する信号を出力すると共に、前記第一回線プローブ或は前記第二回線プローブが検出した回線異常状態を前記下流回線制御部を通じて前記上位装置に報告する上流回線制御部と
を備える、請求項5記載の回線切替装置。 - データフレームの位置を示すマーカービット列と、経路を特定するIDとを備える要求データフレームを生成して、第一制御回線及び第二制御回線に出力する主系CPU装置と、
IDを記憶するID記憶部と、前記第一制御回線に接続され、前記データフレーム中の前記IDと前記ID記憶部のIDが一致した時に前記データフレームを通過させる第一スイッチ部と、前記第二制御回線に接続され、前記データフレーム中の前記IDと前記ID記憶部のIDが一致した時に前記データフレームを通過させる第二スイッチ部とよりなる主系第一回線切替装置と、
前記主系第一回線切替装置の前記第一スイッチ部又は前記主系第一回線切替装置の前記第二スイッチ部から前記データフレームを受信すると共に、前記データフレームから読み取った前記IDを含む応答データフレームを前記第一スイッチ部及び前記第二スイッチ部に出力する主系第一入出力装置と
を備える、プラント制御システム。 - 更に、
前記主系CPU装置に接続され、前記主系第一回線切替装置と同一の構成を備えると共に、前記主系第一回線切替装置と異なるIDが記憶されている主系第二回線切替装置と、
前記主系第一入出力装置と同一の構成を備えると共に、前記主系第二回線切替装置に接続される主系第二入出力装置と、
前記主系CPU装置と同一の構成を備える従系CPU装置と、
前記従系CPU装置に接続され、前記主系第一回線切替装置と同一の構成を備えると共に、前記主系第一回線切替装置と同一のIDが記憶されている従系第一回線切替装置と、
前記従系CPU装置に接続され、前記主系第一回線切替装置と同一の構成を備えると共に、前記主系第二回線切替装置と同一のIDが記憶されている従系第二回線切替装置と、
前記主系第一入出力装置と同一の構成を備えると共に、前記従系第一回線切替装置に接続される従系第一入出力装置と、
前記主系第一入出力装置と同一の構成を備えると共に、前記従系第二回線切替装置に接続される従系第二入出力装置と
を備える、請求項7記載のプラント制御システム。 - 更に、
前記主系第一回線切替装置及び前記主系第二回線切替装置は、
前記第一スイッチ部又は前記第二スイッチ部に接続されている回線の異常を検出して前記第一スイッチ部又は前記第二スイッチ部の接続を遮断する主系下流回線制御部と、
前記主系CPU装置から回線遮断命令を受けて前記第一スイッチ部又は前記第二スイッチ部の接続を遮断する主系上流回線制御部と
を備え、
前記従系第一回線切替装置及び前記従系第二回線切替装置は、
前記第一スイッチ部又は前記第二スイッチ部に接続されている回線の異常を検出して前記第一スイッチ部又は前記第二スイッチ部の接続を遮断する従系下流回線制御部と、
前記従系CPU装置から回線遮断命令を受けて前記第一スイッチ部又は前記第二スイッチ部の接続を遮断する従系上流回線制御部と
を備える、請求項8記載のプラント制御システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009042938A JP5152765B2 (ja) | 2009-02-25 | 2009-02-25 | 回線切替装置及びプラント制御システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009042938A JP5152765B2 (ja) | 2009-02-25 | 2009-02-25 | 回線切替装置及びプラント制御システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010200016A true JP2010200016A (ja) | 2010-09-09 |
JP5152765B2 JP5152765B2 (ja) | 2013-02-27 |
Family
ID=42824265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009042938A Active JP5152765B2 (ja) | 2009-02-25 | 2009-02-25 | 回線切替装置及びプラント制御システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5152765B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011113415A (ja) * | 2009-11-27 | 2011-06-09 | Hitachi Ltd | 制御システム及びcpuユニット |
JP2012104967A (ja) * | 2010-11-08 | 2012-05-31 | Hitachi Ltd | 2重化コンピュータネットワークシステム、ネットワーク接続装置および障害検知・対処方法 |
JP2013192126A (ja) * | 2012-03-15 | 2013-09-26 | Fujitsu Telecom Networks Ltd | 監視システム及びこれを用いる保守方法 |
JP2013257746A (ja) * | 2012-06-13 | 2013-12-26 | Hitachi Ltd | 入出力ユニット及び制御システム |
JP2014192796A (ja) * | 2013-03-28 | 2014-10-06 | Hitachi Ltd | 制御システム、回線接続診断方法及びプログラム |
JP2015203649A (ja) * | 2014-04-15 | 2015-11-16 | 株式会社東芝 | 運転切替装置、運転切替方法、および緊急時プラント制御システム |
GB2526921A (en) * | 2014-04-28 | 2015-12-09 | Hitachi Ltd | Relay control system and communication relay method |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000341363A (ja) * | 1999-05-27 | 2000-12-08 | Nec Eng Ltd | データ通信システム |
JP2004048476A (ja) * | 2002-07-12 | 2004-02-12 | Fujitsu Ltd | 伝送装置 |
JP2004194051A (ja) * | 2002-12-12 | 2004-07-08 | Fujitsu Ltd | インターフェース装置,sonet多重分離装置,伝送システムおよびフレーム伝送方法 |
JP2004320248A (ja) * | 2003-04-14 | 2004-11-11 | Fujitsu Ltd | 通信装置,輻輳回避方法および伝送システム |
JP2007259048A (ja) * | 2006-03-23 | 2007-10-04 | Hitachi Communication Technologies Ltd | Ponシステム |
JP2009152729A (ja) * | 2007-12-19 | 2009-07-09 | Fujitsu Ltd | 冗長方法及びスイッチ装置 |
-
2009
- 2009-02-25 JP JP2009042938A patent/JP5152765B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000341363A (ja) * | 1999-05-27 | 2000-12-08 | Nec Eng Ltd | データ通信システム |
JP2004048476A (ja) * | 2002-07-12 | 2004-02-12 | Fujitsu Ltd | 伝送装置 |
JP2004194051A (ja) * | 2002-12-12 | 2004-07-08 | Fujitsu Ltd | インターフェース装置,sonet多重分離装置,伝送システムおよびフレーム伝送方法 |
JP2004320248A (ja) * | 2003-04-14 | 2004-11-11 | Fujitsu Ltd | 通信装置,輻輳回避方法および伝送システム |
JP2007259048A (ja) * | 2006-03-23 | 2007-10-04 | Hitachi Communication Technologies Ltd | Ponシステム |
JP2009152729A (ja) * | 2007-12-19 | 2009-07-09 | Fujitsu Ltd | 冗長方法及びスイッチ装置 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011113415A (ja) * | 2009-11-27 | 2011-06-09 | Hitachi Ltd | 制御システム及びcpuユニット |
JP2012104967A (ja) * | 2010-11-08 | 2012-05-31 | Hitachi Ltd | 2重化コンピュータネットワークシステム、ネットワーク接続装置および障害検知・対処方法 |
JP2013192126A (ja) * | 2012-03-15 | 2013-09-26 | Fujitsu Telecom Networks Ltd | 監視システム及びこれを用いる保守方法 |
JP2013257746A (ja) * | 2012-06-13 | 2013-12-26 | Hitachi Ltd | 入出力ユニット及び制御システム |
JP2014192796A (ja) * | 2013-03-28 | 2014-10-06 | Hitachi Ltd | 制御システム、回線接続診断方法及びプログラム |
JP2015203649A (ja) * | 2014-04-15 | 2015-11-16 | 株式会社東芝 | 運転切替装置、運転切替方法、および緊急時プラント制御システム |
GB2526921A (en) * | 2014-04-28 | 2015-12-09 | Hitachi Ltd | Relay control system and communication relay method |
GB2526921B (en) * | 2014-04-28 | 2017-05-10 | Hitachi Ltd | Relay control system and communication relay method |
Also Published As
Publication number | Publication date |
---|---|
JP5152765B2 (ja) | 2013-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5152765B2 (ja) | 回線切替装置及びプラント制御システム | |
JP5060547B2 (ja) | インターフェース装置およびマスター・スレーブ構造を有する通信システム | |
US9786157B2 (en) | Bus system and method for operating such a bus system | |
CN102709888A (zh) | 保信子站在线定值操作的方法和系统 | |
US20110131348A1 (en) | Control system and cpu unit | |
US7836208B2 (en) | Dedicated redundant links in a communicaton system | |
JP5706347B2 (ja) | 二重化制御システム | |
JP2024016274A (ja) | ブースター | |
KR101846222B1 (ko) | 이중화 시스템 및 그의 제어 방법 | |
JP2016001842A (ja) | 車上通信装置 | |
JP2007018026A (ja) | コントローラ | |
KR20180093496A (ko) | 화재감지 및 제어를 이중화하기 위한 소방시스템 및 그 방법 | |
JP7148306B2 (ja) | 中継装置 | |
JP2012080272A (ja) | ゲートウェイ装置 | |
JP5306169B2 (ja) | データ伝送方式および監視システム | |
JP4909868B2 (ja) | ループ式atc/td地上装置 | |
KR101744641B1 (ko) | 선박 화재 감지 장치 | |
JP5057158B2 (ja) | 踏切制御システム | |
JP5190032B2 (ja) | 遮断器用操作器 | |
JP2006344023A (ja) | 制御装置 | |
JPS58138146A (ja) | ル−プ伝送システムの折り返し制御方法 | |
JP4661778B2 (ja) | 有線通信システム | |
JP6122059B2 (ja) | Hvdcシステムの切り替え方法 | |
JPH0817399B2 (ja) | 直列制御装置 | |
JP2007312208A (ja) | 冗長化通信制御システム及び冗長化通信制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110113 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120725 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120807 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121009 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121106 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121127 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151214 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5152765 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |