JP2010171247A - 半導体装置の製造方法及び設計支援装置 - Google Patents
半導体装置の製造方法及び設計支援装置 Download PDFInfo
- Publication number
- JP2010171247A JP2010171247A JP2009013046A JP2009013046A JP2010171247A JP 2010171247 A JP2010171247 A JP 2010171247A JP 2009013046 A JP2009013046 A JP 2009013046A JP 2009013046 A JP2009013046 A JP 2009013046A JP 2010171247 A JP2010171247 A JP 2010171247A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- shape
- film
- gate electrode
- hard mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 134
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 238000013461 design Methods 0.000 title claims description 57
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000005520 cutting process Methods 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 35
- 239000000284 extract Substances 0.000 claims description 4
- 238000000605 extraction Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 174
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 39
- 229920005591 polysilicon Polymers 0.000 description 39
- 238000004364 calculation method Methods 0.000 description 23
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 239000012535 impurity Substances 0.000 description 14
- 238000000059 patterning Methods 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000004528 spin coating Methods 0.000 description 10
- 239000010410 layer Substances 0.000 description 8
- 238000012937 correction Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000013075 data extraction Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000004590 computer program Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】半導体装置の製造方法は、基板上方に導電膜を形成し、導電膜上に補助パターンを形成し、導電膜及び補助パターンを覆うように金属膜を形成し、金属膜をエッチバックし、補助パターンの側面にサイドウォール膜を形成し、補助パターンを除去し、導電膜及びサイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成し、レジストパターンをマスクとしてエッチングによりサイドウォール膜の露出している部分を除去し、サイドウォール膜をマスクとして導電膜をエッチングして、ゲート電極及びゲート電極と導通するコンタクト領域を形成し、露出している部分が除去されることにより導電膜上に残存するサイドウォール膜の形状は、ゲート電極及びコンタクト領域の形状に対応し、補助パターンの形状は、コンタクト領域の形状に対応するサイドウォール膜の少なくとも三辺と接する。
【選択図】図30
Description
れる手法のダブルパターニングが用いられる。
図1から図21を参照して、第1実施形態に係る半導体装置及びその製造方法について説明する。第1実施形態に係る半導体装置の製造方法においては、まず、図1に示すように、半導体基板1上の全面に、例えば、熱酸化法により膜厚5nmのシリコン酸化膜2を形成する。半導体基板1として、例えば、p型のシリコン基板を用いる。次に、例えば、Chemical Vapor Deposition(CVD、化学気相成長)法により、シリコン酸化膜2上に
膜厚80nmのシリコン窒化膜3を形成する。これにより、シリコン酸化膜2及びシリコン窒化膜3を有するハードマスクが形成される。
でシリコン酸化膜5の表面を研磨する。シリコン窒化膜3が、研磨を行う際におけるストッパ膜として機能する。シリコン酸化膜5の表面を研磨することにより、図4に示すように、半導体基板1の溝に素子分離領域6が形成される。半導体基板1に素子分離領域6が形成されることにより、半導体基板1に素子領域A、B、C及びDが画定される。
膜10上にハードマスクパターン14の微細パターンが形成されている。
る。具体的には、ゲート電極16及びレジストパターン17をマスクとして、半導体基板1内にp型不純物を注入することにより、p型LDD領域18を形成する。p型不純物として、例えば、ホウ素(B)を用いる。その後、レジストパターン17を除去する。
DD領域18の一部と重畳するソース/ドレイン領域23を形成する。p型不純物として、例えば、ホウ素(B)を用いる。その後、レジストパターン22を除去する。
図22から図44を参照して、第2実施形態に係る半導体装置及びその製造方法について説明する。なお、同一の構成要素については、第1実施形態と同一の符号を付し、その説明を省略する。また、必要に応じて図1から図21の図面を参照する。
ェット処理により行ってもよい。図29は、レジストパターン45を除去した場合の半導体装置の上面図である。図29に示すように、ハードマスクパターン44の露出部位が除去されることにより、ポリシリコン膜40上にハードマスクパターン44の微細パターンが形成される。
ストパターン42A〜Dの形状を設計した場合のレイアウトを示す図である。図33に示すように、アシストパターン42Aがコンタクト領域47Aの突出部分の三辺(辺L、辺M及び辺N)に接するように、アシストパターン42Aの形状が設計されている。アシストパターン42B〜Dについても同様である。
方向の幅の長さの2倍以下の距離となるように、隣接するアシストパターン42をポリシリコン膜40上に形成することも可能である。成膜条件によっては、成膜途中でボイド等が発生する可能性があるため、1.5〜1.6A(nm)程度が、連結形成されたハードマスクパターン44の幅として好ましい。このような条件を考慮して、連結形成されたハードマスクパターン44を形成した場合、ゲート電極46の幅(ゲート長)をA(nm)とすると、ワイヤラインの幅は1.5〜1.6A(nm)程度となる。
行されるコンピュータプログラムやCPU51が処理するデータを記憶するメモリ52を有する。また、図37に示すように、設計支援装置50は、CPU51と各種の装置とを接続するインターフェース53、ハードディスク駆動装置54、可搬媒体駆動装置55、入力装置56、表示装置57を有している。
装置とをインターフェース53で接続しているが、CPU51と各装置との間を異なるインターフェースで接続してもよい。また、複数のインターフェース53をブリッジ接続してもよい。
タという。
形状データが付加された場合の設計データを示す図である。
部69により作成されたカッティングマスク70の形状データに対して、デザインルールチェックを実施する。この場合のデザインルールチェックは、カッティングマスク70の形状データが、設計基準(デザインルール)を満たしているかの検証である。すなわち、チェック部61は、カッティングマスク70の形状データに基づいて製造されるカッティングマスク70の形状に問題がないかをチェックする。
MOS)の製造方法の例を示した。これに限らず、p型(pチャネル)MOS又はn型(nチャネル)MOSの製造方法にも、第1実施形態及び第2実施形態に係る半導体装置及びその製造方法を適用することが可能である。また、第1実施形態及び第2実施形態に係る半導体装置及びその製造方法は、多層配線の半導体装置及びその製造方法を含むものである。
第2実施形態で説明したハードマスクパターン44の形成方法は、CMPダミーパターン80の形成に応用することが可能である。CMPダミーパターン80は、CMP工程での平坦化の度合いを改善するために半導体基板1上に作成するパターンである。以下において、第2実施形態に係る半導体装置の製造方法の変形例について、図45を用いて説明する。
コンピュータに上記いずれかの機能を実現させるプログラムをコンピュータが読み取り可能な記録媒体に記録することができる。そして、コンピュータに、この記録媒体のプログラムを読み込ませて実行させることにより、その機能を提供させることができる。ここで、コンピュータ読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータから読み取ることができる記録媒体をいう。このような記録媒体のうちコンピュータから取り外し可能
なものとしては、例えばフレキシブルディスク、光磁気ディスク、CD−ROM、CD−R/W、DVD、DAT、8mmテープ、メモリカード等がある。また、コンピュータに固定された記録媒体としてハードディスクやROM等がある。
2、5 シリコン酸化膜
3 シリコン窒化膜
4、7、15、17、19、22、24、45 レジストパターン
10、13、40 ポリシリコン膜
11、41、43 金属膜
12、42、81 アシストパターン
14、44 ハードマスクパターン
16、46 ゲート電極
47 コンタクト領域
50 設計支援装置
51 CPU
52 メモリ
53 インターフェース
54 ハードディスク駆動装置
55 可搬媒体駆動装置
56 入力装置
57 表示装置
60 レイアウトデータ作成部
61 チェック部
62 修正部
63 形状データ抽出部
64 位置算出部
65 距離算出部
66 補助パターン作成部
67 ハードマスクパターン作成部
68 部分形状データ作成部
69 カッティングマスク作成部
70 カッティングマスク
80 CMPダミーパターン
Claims (4)
- 基板上方に導電膜を形成する工程と、
前記導電膜上に補助パターンを形成する工程と、
前記導電膜及び前記補助パターンを覆うように金属膜を形成する工程と、
前記金属膜をエッチバックし、前記補助パターンの側面に前記金属膜からなるサイドウォール膜を形成する工程と、
前記サイドウォール膜を形成する工程の後、前記補助パターンを除去する工程と、
前記補助パターンを除去する工程の後、前記導電膜及び前記サイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成する工程と、
前記レジストパターンをマスクとしてエッチングすることにより前記サイドウォール膜の露出している部分を除去する工程と、
前記サイドウォール膜をマスクとして前記導電膜をエッチングすることで、ゲート電極及び前記ゲート電極と導通するコンタクト領域を形成する工程と、
を備え、
前記レジストパターンから露出している部分が除去されることにより前記導電膜上に残存する前記サイドウォール膜の形状は、前記ゲート電極及び前記コンタクト領域の形状に対応し、
前記補助パターンの形状は、前記コンタクト領域の形状に対応する前記サイドウォール膜の少なくとも三辺と接する半導体装置の製造方法。 - 前記導電膜上に前記補助パターンを形成する工程において、隣接する前記補助パターンの間の距離を前記サイドウォール膜の水平方向の幅の長さの2倍以下の距離となるように、複数の前記補助パターンを前記導電膜上に形成することにより、前記補助パターンの一方の側面に形成される前記サイドウォール膜と前記補助パターンの他方の側面に形成される前記サイドウォール膜とを連結させて形成する請求項1に記載の半導体装置の製造方法。
- ゲート電極の形状データ及び前記ゲート電極と導通するコンタクト領域の形状データを含む半導体装置のレイアウトデータを作成するレイアウト部と、
前記レイアウトデータから前記ゲート電極の形状データ及び前記コンタクト領域の形状データを抽出する抽出部と、
少なくとも二つの前記ゲート電極及び少なくとも二つの前記コンタクト領域に挟まれ、前記コンタクト領域の少なくとも三辺と接する補助パターンの形状データを作成する第1パターン作成部と、
前記補助パターンの周囲にハードマスクパターンを付加することによりハードマスクパターンの形状データを作成する第2パターン作成部と、
前記ハードマスクパターンの形状から前記ゲート電極の形状及び前記コンタクト領域の形状を除外することにより、前記ハードマスクパターンの部分形状データを作成する第3パターン作成部と、
少なくとも前記ハードマスクパターンの部分形状を含むパターンが形成されたカッティングマスクの形状データを作成するマスクデータ作成部と、
を備える設計支援装置。 - 設計支援装置に、
ゲート電極の形状データ及び前記ゲート電極と導通するコンタクト領域の形状データを含む半導体装置のレイアウトデータを作成するステップと、
前記レイアウトデータから前記ゲート電極の形状データ及び前記コンタクト領域の形状データを抽出するステップと、
少なくとも二つの前記ゲート電極及び少なくとも二つの前記コンタクト領域に挟まれ、
前記コンタクト領域の少なくとも三辺と接する補助パターンの形状データを作成するステップと、
前記補助パターンの周囲にハードマスクパターンを付加することによりハードマスクパターンの形状データを作成するステップと、
前記ハードマスクパターンの形状から前記ゲート電極の形状及び前記コンタクト領域の形状を除外することにより、前記ハードマスクパターンの部分形状データを作成するステップと、
少なくとも前記ハードマスクパターンの部分形状を含むパターンが形成されたカッティングマスクの形状データを作成するステップと、
を実行させるためのプログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009013046A JP5532611B2 (ja) | 2009-01-23 | 2009-01-23 | 半導体装置の製造方法及び設計支援装置 |
US12/691,006 US8043948B2 (en) | 2009-01-23 | 2010-01-21 | Semiconductor device manufacturing method and design support apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009013046A JP5532611B2 (ja) | 2009-01-23 | 2009-01-23 | 半導体装置の製造方法及び設計支援装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010171247A true JP2010171247A (ja) | 2010-08-05 |
JP5532611B2 JP5532611B2 (ja) | 2014-06-25 |
Family
ID=42354490
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009013046A Expired - Fee Related JP5532611B2 (ja) | 2009-01-23 | 2009-01-23 | 半導体装置の製造方法及び設計支援装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8043948B2 (ja) |
JP (1) | JP5532611B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9009633B2 (en) * | 2013-05-06 | 2015-04-14 | United Microelectronics Corp. | Method of correcting assist feature |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0855920A (ja) * | 1994-08-15 | 1996-02-27 | Toshiba Corp | 半導体装置の製造方法 |
JP2007003997A (ja) * | 2005-06-27 | 2007-01-11 | Toshiba Corp | パターン作成方法、データ処理方法、半導体装置製造方法及びデータ処理プログラム |
JP2008027991A (ja) * | 2006-07-18 | 2008-02-07 | Toshiba Corp | 半導体装置 |
JP2008027978A (ja) * | 2006-07-18 | 2008-02-07 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4037307A (en) * | 1975-03-21 | 1977-07-26 | Bell Telephone Laboratories, Incorporated | Methods for making transistor structures |
US6362057B1 (en) * | 1999-10-26 | 2002-03-26 | Motorola, Inc. | Method for forming a semiconductor device |
EP1517166B1 (en) * | 2003-09-15 | 2015-10-21 | Nuvotronics, LLC | Device package and methods for the fabrication and testing thereof |
JP2006245390A (ja) * | 2005-03-04 | 2006-09-14 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
JP2007150166A (ja) | 2005-11-30 | 2007-06-14 | Toshiba Corp | 半導体装置の製造方法 |
JP2007250705A (ja) * | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置及びダミーパターンの配置方法 |
US8158333B2 (en) * | 2006-04-11 | 2012-04-17 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device |
JP2008233383A (ja) * | 2007-03-19 | 2008-10-02 | Toshiba Corp | パターン作成方法、パターン作成プログラム、マスクの製造方法、および半導体装置の製造方法 |
US7794614B2 (en) * | 2007-05-29 | 2010-09-14 | Qimonda Ag | Methods for generating sublithographic structures |
-
2009
- 2009-01-23 JP JP2009013046A patent/JP5532611B2/ja not_active Expired - Fee Related
-
2010
- 2010-01-21 US US12/691,006 patent/US8043948B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0855920A (ja) * | 1994-08-15 | 1996-02-27 | Toshiba Corp | 半導体装置の製造方法 |
JP2007003997A (ja) * | 2005-06-27 | 2007-01-11 | Toshiba Corp | パターン作成方法、データ処理方法、半導体装置製造方法及びデータ処理プログラム |
JP2008027991A (ja) * | 2006-07-18 | 2008-02-07 | Toshiba Corp | 半導体装置 |
JP2008027978A (ja) * | 2006-07-18 | 2008-02-07 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US8043948B2 (en) | 2011-10-25 |
JP5532611B2 (ja) | 2014-06-25 |
US20100190327A1 (en) | 2010-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI556384B (zh) | 用於製造後段製程(beol)互連之改良覆蓋的對角線硬遮罩 | |
KR101159954B1 (ko) | 반도체 소자의 형성 방법 | |
CN105745745A (zh) | 用于后段工艺(beol)互连件的借助光桶的自对准过孔和插塞图案化 | |
US8003461B1 (en) | Method of fabricating efuse structure, resistor sturcture and transistor sturcture | |
JP2006344900A (ja) | 半導体装置 | |
US8574988B2 (en) | Method for forming semiconductor device | |
US20090096116A1 (en) | Alignment mark and mehtod for forming the same | |
US20140167122A1 (en) | Semiconductor device and manufacturing method thereof | |
US10410886B2 (en) | Methods of fabricating a semiconductor device | |
JP2008053706A (ja) | 半導体素子及びその製造方法 | |
JP5532611B2 (ja) | 半導体装置の製造方法及び設計支援装置 | |
JP2006253643A (ja) | 半導体素子のゲート電極パターン形成方法 | |
JP2005354046A (ja) | 半導体装置の製造方法 | |
JP2009004484A (ja) | 半導体装置の製造方法 | |
JP4565847B2 (ja) | 半導体装置およびその製造方法 | |
JP5579136B2 (ja) | 半導体装置及びその製造方法 | |
US7160794B1 (en) | Method of fabricating non-volatile memory | |
JP4586878B2 (ja) | 半導体装置及びその製造方法 | |
KR100715600B1 (ko) | 반도체소자의 미세패턴 형성방법 | |
JP5286318B2 (ja) | 半導体装置 | |
US9349813B2 (en) | Method for fabricating semiconductor device | |
JP2011009625A (ja) | 半導体装置の製造方法 | |
JP5017540B2 (ja) | 半導体素子のセンスアンプ及びその形成方法 | |
JP2007059790A (ja) | 半導体集積回路および半導体装置の製造方法 | |
JP2008103501A (ja) | 半導体装置の製造方法及び半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111101 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130829 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130903 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140401 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5532611 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140414 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |