JP2010165707A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲート電極の空乏化と、ゲート電極内の不純物量の減少ないしはバラつきと、イオンがゲート絶縁膜を突き抜けてしまうことに起因したゲート絶縁膜の信頼性低下及び閾値変動を抑制する。
【解決手段】第１注入工程（図１（ｂ）、図１（ｃ））と第２注入工程（図１（ｄ）、図１（ｅ））を備える。第１注入工程ではゲート絶縁膜５と、ゲート電極９、１０となる膜６と、が形成された半導体基板１のゲート電極９、１０となる部分に、ｎ型又はｐ型の導電型のイオンを注入する。第２注入工程では、ゲート電極９、１０に同じ導電型のイオンを注入する。第１注入工程で注入するイオンの質量は、第２注入工程で注入するイオンよりも大きくする。これにより第１注入工程による不純物の濃度分布の縦方向におけるピーク位置を、第２注入工程による不純物のピーク位置よりもゲート絶縁膜５寄りにする。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。

半導体装置を構成する電極層としては、ポリシリコンなどの半導体層に不純物イオンを注入したものが多く用いられている。

図５は半導体装置（電界効果型トランジスタ）１００の断面図である。図５に示す半導体装置１００は、素子分離酸化膜１０２によって素子分離された半導体基板（シリコン基板）１０１、半導体基板１０１の表面にそれぞれ形成されたゲート絶縁膜１０３、ソース・ドレイン領域１０４、ゲート電極１０５及びサイドウォール１０６により構成されている。

半導体装置１００がｐ型ＭＯＳＦＥＴの場合、ソース・ドレイン領域１０４及びゲート電極１０５にはｐ型の導電型となる不純物が注入されている。また、半導体装置１００がｎ型ＭＯＳＦＥＴの場合、ソース・ドレイン領域１０４及びゲート電極１０５にはｎ型の導電型となる不純物が注入されている。

ここで、ソース・ドレイン領域１０４は、短チャネル効果を抑制するために、例えば、図５に示すように複数段の深さを持つように構成されている。また、ゲート電極１０５には、空乏化抑制のために、ソース・ドレイン注入とは別に、追加で不純物が注入されている。

近年、ゲート長の急激な縮小に伴い、ソース・ドレイン領域１０４におけるゲート端側の部分であるソース・ドレイン拡張領域１０７の厚みを薄くすることが求められている。それを実現するために、不純物の熱拡散を生じさせずに、不純物を活性化させる高温ミリ秒アニールを用いるようになっている。

高温ミリ秒アニールとは、高温（例えば６００℃以上）かつ短時間（例えば、１００ミリ秒以下）のアニール（熱処理である）。

ところが、高温ミリ秒アニールでは不純物がほとんど拡散しないため、ゲート電極１０５内の不純物がゲート電極１０５の下部に拡散せず、空乏化を招いて特性の劣化を起こすことがある。

この課題に対して、特許文献１では、ゲート電極に不純物を注入した後、かつソース・ドレイン領域の不純物注入をする前の段階で、ゲート電極内の不純物を拡散させるようなプレアニールを実施する。そして、このプレアニールにより、ゲート電極内に不純物を拡散させて、ゲート電極の空乏化を抑制している。ここで用いるプレアニールは、不純物の拡散を起こすことを目的としているため、温度は６００℃以上とし、加熱時間は１００ミリ秒以上としている。

図６は特許文献１の半導体装置の製造方法の一連の工程図であり、それぞれ断面構造を示す。以下、図６を用いて特許文献１の製造方法を説明する。先ず、素子分離酸化膜１０２によって素子分離された半導体基板１０１上に、ゲート絶縁膜１０３とポリシリコン膜１０８とをこの順に積層する。次に、ｎ又はｐ型の導電体となる不純物を注入する（図６（ａ））。次に、フォトリソグラフィーによりレジストマスクを形成した後でゲートエッチングを行うことにより、ゲート電極１０５を形成する（図６（ｂ））。次に、プレアニールを実施することにより、図６（ａ）の工程にて注入した不純物をゲート電極１０５の下部まで拡散させる（図６（ｃ））。次に、公知の手法を用いて、ソース・ドレイン領域などを形成していく。一例として、図６（ｄ）に示すようにソース・ドレイン拡張領域１０９をイオン注入（エクステンションイオン注入）によって形成した後、図６（ｅ）に示すようにサイドウォール１０６を形成する。その後、図６（ｆ）に示すように深いソース・ドレイン領域１１０を形成する。

なお、本発明に関連する文献としては、他に、特許文献２及び非特許文献１がある。特許文献２には、ボロンが複数結合してなる分子イオン（クラスタイオン）を用いて半導体装置を製造する技術が開示されている。この技術は、クラスタイオンの質量が単体イオンと比べて大きいことから、質量が大きいイオンを浅い部分に高濃度で注入することを特徴としている。これは、クラスタイオンという材料が提案された動機（非特許文献１）を考えれば当然のことである。非特許文献１には、クラスタイオンという材料が提案された動機、すなわち、クラスタイオンという材料は、高濃度の不純物を浅い位置に注入する目的で提案されたということが記載されている。

特開２００４−６３５７４号公報 特表２００６−５１５７１１号公報

K.Goto et al.,"Novel Shallow Junction Technology using Decaborane(B10H14)", International Electron Device Meeting Technical Digest p.435-438 (1996)

上述した特許文献１の技術では、上述した手法でゲート電極の空乏化（ゲート空乏化）を抑制している。ところが、さらなるゲート空乏化の抑制を目指してより多くの不純物をゲート電極内に導入すると、図６（ｃ）のプレアニールによってゲート電極内の不純物が外方拡散し、ゲート電極内の不純物量のバラつきを拡大させることが分かった。

近年では空乏化抑制の観点からポリシリコンへの不純物導入量は増大しており、プレアニールによって外方拡散する不純物量も大きくなっている。外方拡散によって、ゲート電極内の不純物量の減少ないしはバラつきが発生すると、電気特性のバラつきにつながる。

なお、このような課題を解消するためにプレアニールを省略するならば、アニールによる拡散に頼らず、注入によってポリシリコンの深い部分までイオンを導入する必要がある。しかし、イオン注入の際には、チャネリングやエネルギーコンタミネーションなどの影響により、一部のイオンが想定以上に深く注入されることがある。加えて、このように深く注入されるイオンのうちの更に一部は、ゲート絶縁膜を突き抜けてしまう可能性がある。イオンがゲート絶縁膜を突き抜けてしまうと、閾値が変動したり、ゲート絶縁膜の信頼性が低下したりする可能性がある。

このように、ゲート電極の空乏化を抑制し、かつ、ゲート電極内の不純物量の減少ないしはバラつきに起因した電気特性のバラつきを抑制し、かつ、イオンがゲート絶縁膜を突き抜けてしまうことに起因したゲート絶縁膜の信頼性低下及び閾値変動を抑制することは困難だった。

本発明は、ゲート絶縁膜とゲート電極とが形成された半導体基板の前記ゲート電極に、ｎ型又はｐ型の導電型のイオンを注入する第１イオン注入工程と、前記ゲート電極に、前記第１イオン注入工程と同じ導電型のイオンを注入する第２イオン注入工程と、を備え、前記第１イオン注入工程では、前記第２イオン注入工程で注入するイオンよりも質量が大きいイオンを注入することによって、前記第１イオン注入工程により注入された不純物の濃度分布の縦方向におけるピーク位置を、前記第２イオン注入工程により注入された不純物の濃度分布の縦方向におけるピーク位置よりも前記ゲート絶縁膜寄りにすることを特徴とする半導体装置の製造方法を提供する。

重いイオンを用いることにより、軽いイオンに比べて同じ深さの不純物分布を高い注入エネルギーを用いて得ることができる。これにより、エネルギーコンタミネーションの発生確率を下げ、深い位置に安定して不純物を配置することが可能となる。本発明は、クラスタイオン等の質量が重いイオンの重さを生かして浅い部分に注入するという考えではなく、クラスタイオン等の質量が重いイオンでのチャネリング及びエネルギーコンタミネーションの少なさに着目し、重いイオン又はクラスタイオンを深い部分に注入するという独自の発想が端緒となって発明されたものである。

重いイオン及びクラスタイオンは比較的狭い範囲に分布するように注入されるため、注入された不純物がゲート絶縁膜を突き抜ける可能性を低減できる。よって、ゲート電極の深い部分を狙った注入に際し、Ｂ或いはＰモノマーを注入する場合よりも、イオンがゲート絶縁膜を突き抜けてしまうことに起因したゲート絶縁膜の信頼性低下及び閾値変動を抑制することができる。

また、比較的狭い範囲に分布するようにイオンを注入できるので、ゲート電極においてゲート絶縁膜寄りの部分に不純物を集中的に導入することができる。よって、ゲート電極の空乏化も抑制することができ、ゲート電極の低抵抗化が図れる。

また、深い位置にイオンを注入できるため、アニールによる不純物の外方拡散を抑制できる。よって、ゲート電極内の不純物量の減少及びバラつきの発生を抑制でき、ゲート電極内の不純物量の減少ないしはバラつきの発生に起因した電気特性のバラつきも抑制できる。

また、深い位置にイオンを注入できるため、そもそも拡散を目的としたプレアニールを行う必要がない。そのようなプレアニールを行わないようにすれば、プレアニールに起因してゲート電極内の不純物量が減少ないしはバラついたりしてしまうことを抑制でき、この減少ないしはバラつきに起因した電気特性のバラつきも抑制できる。

また、第２イオン注入工程も行うことにより、不純物をゲート電極の浅い位置にも分布させることができる。

本発明によれば、ゲート電極の空乏化を抑制してゲート電極を低抵抗化し、かつ、ゲート電極内の不純物量の減少ないしはバラつきに起因した電気特性のバラつきを抑制し、かつ、イオンがゲート絶縁膜を突き抜けてしまうことに起因したゲート絶縁膜の信頼性低下及び閾値変動を抑制することができる。

第１の実施形態に係る半導体装置の製造方法を説明するための一連の工程図であり、それぞれ断面構造を示す。 ゲート電極内における不純物の濃度分布の縦方向におけるピーク位置を示す模式図である。 実施形態の効果を説明するための図であり、ゲート容量のバラつきを示す。 実施形態の効果を説明するための図であり、Ｃ−Ｖ特性を示す。 一般的な半導体装置の構造を示す断面図である。 拡散を目的としたプレアニールを行う半導体装置の製造方法を説明するための一連の工程図であり、それぞれ断面構造を示す。

以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。

〔第１の実施形態〕
図１（ａ）〜図１（ｆ）は第１の実施形態に係る半導体装置の製造方法を説明するための一連の工程図であり、それぞれ切断端面の構造を示す。この半導体装置の製造方法は、第１イオン注入工程（図１（ｂ）、図１（ｃ））と、第２イオン注入工程（図１（ｄ）、図１（ｅ））とを備える。第１イオン注入工程では、ゲート絶縁膜５とゲート電極９、１０とが形成された半導体基板１のゲート電極９、１０に、ｎ型又はｐ型の導電型のイオンを注入する。第２イオン注入工程では、ゲート電極９、１０に、第１イオン注入工程と同じ導電型のイオンを注入する。しかも、第１イオン注入工程では、第２イオン注入工程で注入するイオンよりも質量が大きいイオンを注入する。これにより、第１イオン注入工程により注入された不純物の濃度分布の縦方向におけるピーク位置を、第２イオン注入工程により注入された不純物の濃度分布の縦方向におけるピーク位置よりもゲート絶縁膜５寄りにする。以下、詳細に説明する。

本実施形態に係る半導体装置の製造方法では、先ず、図１（ａ）に示すように、半導体基板１に素子分離酸化膜２を形成した後に、ＮＷｅｌｌ３及びＰＷｅｌｌ４を形成する。次に、ゲート絶縁膜５としての酸窒化シリコン膜と、ポリシリコン膜６と、をこの順に半導体基板１上に積層する。なお、ゲート絶縁膜５の膜厚は、例えば１．２ｎｍ程度、ポリシリコン膜６の膜厚は、例えば１００ｎｍ程度が適当である。ポリシリコン膜６の一部は、ｎ型の導電型のゲート電極９（図１（ｄ））となり、ポリシリコン膜６の別の一部は、ｐ型の導電型のゲート電極１０（図１（ｅ））となる。

次に、図１（ｂ）に示すように、ポリシリコン膜６上にレジストマスク７を形成する。このレジストマスク７は、ポリシリコン膜６においてｎ型のゲート電極９となる部分のみが開口した形状とする。次に、レジストマスク７の開口を介して、ｎ型の不純物をポリシリコン膜６においてｎ型のゲート電極９となる部分へイオン注入する（ｎＭＯＳ領域側の第１イオン注入工程）。

ここでのイオン注入では、例えば、ｎ型の導電型となるイオンを少なくとも含む分子イオンを注入する。分子イオンとは、複数のイオンが結合してなるイオン（複数の原子が結合してなるイオン）である。注入する分子イオンの具体例としては、例えば、Ｐ_４、Ａｓ_４などが挙げられる。例えば、これらのうちの少なくとも一方の分子イオンを注入すれば良い。更に、ここでのイオン注入は、注入後の不純物の濃度分布の縦方向（深さ方向）におけるピーク位置が、後述する第２イオン注入工程（図１（ｄ））により注入される不純物の濃度分布の縦方向のピーク位置よりもゲート絶縁膜５寄りとなる（深くなる）条件（イオン注入エネルギー及びドーズ量）で行う。例えば、ｎＭＯＳＦＥＴのゲート電極９への注入にＡｓ_４を用いた場合、イオン注入エネルギーは２０ＫｅＶから５０ＫｅＶ程度、ドーズ量は１×１０^１４ａｔｏｍｓ／ｃｍ^２から５×１０^１５ａｔｏｍｓ／ｃｍ^２程度が適当である。

図１（ｂ）のイオン注入後、レジストマスク７を除去する。次に、図１（ｃ）に示すように、ポリシリコン膜６上にレジストマスク８を形成する。このレジストマスク８は、ポリシリコン膜６においてｐ型のゲート電極１０となる部分のみが開口した形状とする。次に、レジストマスク８の開口を介して、ｐ型の不純物をポリシリコン膜６においてｐ型のゲート電極１０へイオン注入する（ｐＭＯＳ領域側の第１イオン注入工程）。

ここでのイオン注入では、例えば、ｐ型の導電型となるイオンを少なくとも含む分子イオンを注入する。注入する分子イオンの具体例としては、例えば、Ｂ_１０Ｈ_１４（デカボラン）、Ｂ_１８Ｈ_２２（オクタデカボラン）、Ｃ_２Ｂ_１０Ｈ_１２（カーボレン）などが挙げられる。例えば、これらのうちの少なくとも１種の分子イオンを注入すれば良い。更に、ここでのイオン注入は、不純物の濃度分布の縦方向におけるピーク位置が、後述する第２イオン注入工程（図１（ｅ））により注入される不純物の濃度分布の縦方向のピーク位置よりもゲート絶縁膜５寄りとなる（深くなる）条件（イオン注入エネルギー及びドーズ量）で行う。例えば、ｐＭＯＳＦＥＴのゲート電極１０への注入にオクタデカボラン（Ｂ_１８Ｈ_２２）を用いた場合、イオン注入エネルギーは５０ＫｅＶから１００ＫｅＶ程度、ドーズ量は５×１０^１３ａｔｏｍｓ／ｃｍ^２から５×１０^１４ａｔｏｍｓ／ｃｍ^２程度が適当である。

図１（ｂ）、図１（ｃ）で説明したようなイオン注入を行うことによって、不純物がポリシリコン膜６を突き抜けてゲート絶縁膜５まで到達する可能性を下げつつ、ポリシリコン膜６の深い位置に不純物を配置することができる。なぜなら、分子イオンは比較的狭い範囲に分布するように注入されるためである。

図１（ｃ）のイオン注入後、レジストマスク８を除去する。次に、フォトリソグラフィーによりレジストマスクをパターン形成した後で、ゲートエッチングを行うことにより、図１（ｄ）に示すように、ｎ型のゲート電極９及びｐ型のゲート電極１０を形成する。

次に、図１（ｄ）に示すように、ｐＭＯＳ領域にレジストマスク１１を形成する。次に、ｎＭＯＳ領域に、Ｈａｌｏ（ハローイオン）及びｎ型の不純物を用いたソース・ドレイン注入を行うことにより、ｎ型ソース・ドレイン拡張領域１２を形成する（ｎＭＯＳ領域側の第２イオン注入工程）。ここで、ｎ型の不純物注入は、単体の原子からなる単体イオン（例えば、燐イオン又はヒ素イオン）を用いて行う。

次に、レジストマスク１１を除去する。次に、図１（ｅ）に示すように、ｎＭＯＳ領域にレジストマスク１３を形成する。次に、ＰＭＯＳ領域に、Ｈａｌｏ及びｐ型の不純物を用いたソース・ドレイン注入を行うことにより、ｐ型ソース・ドレイン拡張領域１４を形成する（ｐＭＯＳ領域側の第２イオン注入工程）。ここで、ｐ型の不純物注入は、単体の原子からなる単体イオン（例えば、ボロンイオン）を用いて行う。

次に、レジストマスク１３を除去する。次に、酸化シリコン膜を成膜する。この酸化シリコン膜の膜厚は、例えば２０ｎｍ程度が適当である。次に、ドライエッチング（ＲＩＥ： Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により酸化シリコン膜をエッチングすることによって、該酸化シリコン膜を図１（ｆ）に示すようなサイドウォールスペーサ１５に形成する。

その後は、公知の方法を用いて、深いソース・ドレイン領域（図示略）を形成し、更に、活性化のためのアニールを行った後で、シリサイド（図示略）を形成する。

図２はゲート電極９，１０内における不純物の濃度分布の縦方向におけるピーク位置を示す模式図である。図２に示すように、第１イオン注入工程により注入された不純物の濃度分布の縦方向におけるピーク位置Ｐ１は、第２イオン注入工程により注入された不純物の濃度分布の縦方向におけるピーク位置Ｐ２よりも、ゲート絶縁膜５寄りの位置となる。

以上のような第１の実施形態によれば、以下の効果が得られる。

先ず、分子イオン（クラスタイオン）は比較的狭い範囲に分布するように注入されるため、注入された不純物がポリシリコン膜６を突き抜けてゲート絶縁膜５に達してしまう可能性を低減できる。よって、ゲート電極９，１０の深い部分を狙った注入に際し、Ｂ或いはＰモノマーを注入する場合よりも、イオンがゲート絶縁膜５を突き抜けてしまうことに起因したゲート絶縁膜５の信頼性低下及び閾値変動を抑制することができる。

また、比較的狭い範囲に分布するようにイオンを注入できるので、ゲート電極９，１０においてゲート絶縁膜５寄りの部分、つまり下端部付近に不純物を集中的に導入することができる。よって、ゲート電極９，１０の空乏化も抑制することができ、ゲート電極９，１０の低抵抗化が図れる。

また、深い位置にイオンを注入できるため、アニールによる不純物の外方拡散を抑制できる。よって、ゲート電極９，１０内の不純物量の減少及びバラつきの発生を抑制でき、ゲート電極９，１０内の不純物量の減少ないしはバラつきの発生に起因した電気特性のバラつきも抑制できる。

また、深い位置にイオンを注入できるため、そもそも拡散を目的としたプレアニールを行う必要がない（第３の実施形態参照）。そのようなプレアニールを行わないようにすれば、プレアニールに起因してゲート電極内の不純物量が減少ないしはバラついたりしてしまうことを抑制でき、この減少ないしはバラつきに起因した電気特性のバラつきも抑制できる。

なお、本実施形態の製造方法は、第２の実施形態で後述するように、高温ミリ秒アニールと言う不純物の拡散がほとんど発生しないアニールを用いることによって、より効果を発揮する。

〔第２の実施形態〕
上記の第１の実施形態は、深いソース・ドレイン領域形成後に行う活性化のアニールを、フラッシュランプアニールやレーザーアニールなどの高温ミリ秒アニールとする構成にでき、この構成を第２の実施形態とすることができる。すなわち、第２の実施形態では、図１（ｆ）でサイドウォールスペーサ１５を形成した後に、深いソース・ドレイン領域を形成して、活性化のアニールとして高温ミリ秒アニールを行う。

ここで、高温ミリ秒アニールは、例えば、ピーク温度６００℃以上かつピーク温度時間１００ミリ秒以下のアニールである。好ましい一例としては、ピーク温度１２５０℃かつピーク温度時間１ミリ秒のアニールが挙げられる。なお、ピーク温度は、例えば、半導体基板１の表面の温度とする（以下、同様）。

このような第２の実施形態によれば、深いソース・ドレイン領域形成後の活性化のアニールを高温ミリ秒アニールとしているので、加熱時間が短く、ポリシリコン膜６へ注入された不純物が熱処理で外方へと拡散していくことを抑止できるという更なる効果を奏する。

〔第３の実施形態〕
上記の各実施形態は、第１イオン注入工程を行った後、不純物の拡散を生じさせるようなプレアニールを行わずに、第２イオン注入工程を行う構成とすることができ、この構成を第３の実施の形態とすることができる。不純物の拡散を生じさせるようなプレアニールは、例えば、ピーク温度６００以上かつピーク温度時間が１００ミリ秒以上のアニールである。

このような第３の実施形態によれば、不純物の拡散を生じさせるようなプレアニールを行わずに第２イオン注入工程を行うことにより、第１イオン注入工程により注入されたポリシリコン膜６内の不純物分布を崩すことなく半導体装置を作成できる。このため、ゲート電極９，１０の下端部での空乏化を抑制して、より低い反転層厚を得ることができるという更なる効果を奏する。

ここで、上記の第１の実施形態において、第２の実施形態のように高温ミリ秒アニールを適用し、かつ、第３の実施形態のようにプレアニールを行わなかった場合を実施例と称し、その効果について、図３及び図４を用いて説明する。なお、実施例では、第２イオン注入工程にて、ボロンモノマーを注入した。

図３はゲート容量のバラつきを示す図である。なお、ゲート電圧は１Ｖ、Ｃ−Ｖ測定に用いた周波数は１００ｋＨｚとした。図３において、比較例１は、第１イオン注入工程に相当する工程で単体イオンを注入した後、プレアニールを実施した後で第２イオン注入工程にてボロンモノマーを注入した例である。図３に示すように、実施例によれば、比較例１よりもゲート容量のバラつきを抑制することができた。

図４はｐＭＯＳＦＥＴ側のＣ−Ｖ特性を示す図である。図４において、比較例１は図３の場合と同様である。比較例２は、比較例１からプレアニールを省略した例である。比較例２のようにプレアニールを行わなければ、ゲート電極が空乏化し、図４に示すようにＣ−Ｖ特性が悪化する。実施例によれば、ゲート電極９，１０となるポリシリコン膜６のゲート絶縁膜５近傍の部分に高濃度の不純物を配置することができるので、ゲート電極９，１０の空乏化を抑制できる。よって、図４に示すように、プレアニールを行った比較例１と同等以上のＣ−Ｖ特性が得られる。

なお、上記の各実施形態では、第１イオン注入工程において分子イオン（クラスタイオン）を注入する例を説明したが、第１イオン注入工程で注入するイオンは、第２イオン注入工程よりも質量が大きければ、分子イオン以外のイオン（単体イオン）であっても良い。

また、上記の各実施形態では、第１イオン注入工程の後で第２イオン注入工程を行う例を説明したが、第２イオン注入工程の後で第１イオン注入工程を行うようにしても良い。

また、上記の各実施形態では、ｎＭＯＳ領域とｐＭＯＳ領域の両方のポリシリコン膜６に分子イオンを注入しているが、ｎＭＯＳ領域のみ、又はｐＭＯＳ領域のみに分子イオンを注入するようにしても良い。

また、上記の各実施形態では、高温ミリ秒アニール（例えば、ピーク温度６００℃以上かつピーク温度時間３ミリ秒以下）を、深いソース・ドレイン電極形成後の活性化アニール以外の工程で行うようにしても良い。具体例としては、ソース・ドレイン拡張領域形成後やシリサイドの形成過程で高温ミリ秒アニールを行うことが挙げられる。また、このアニール処理を行う際には、予め、アモルファスカーボン、シリコン酸化膜、或いはシリコン窒化膜などの膜でウエハ表面を覆っても良い。

また、上記の各実施形態では、ソース・ドレイン拡張領域１２、１４を形成する前にサイドウォールスペーサ１５を形成し、先に深いソース・ドレイン領域を形成して、後にソース・ドレイン拡張領域１２，１４を形成しても良い。

また、上記の各実施形態におけるポリシリコン膜６の代わりに、ポリシリコンとゲルマニウムの化合物とからなる膜、一部がポリシリコンで残りはメタルからなる構造、アモルファスシリコン膜、アモルファスシリコンとゲルマニウムの化合物とからなる膜、一部がアモルファスシリコンで残りがメタルからなる構造、シリコンとゲルマニウムの化合物とからなる膜、或いは、一部がシリコンで残りはメタルからなる構造、などを用いても良い。

本発明は、例えば、４５ｎｍノード以降の世代において、メタルゲート電極を用いずに、ポリシリコンゲートを用いて低コストな半導体装置を製造する技術に適用することができる。また、ポリシリコンをフルシリサイド化してなるゲート電極を備える半導体装置の製造にも、本発明を適用することができる。

１ 半導体基板
２ 素子分離酸化膜
５ ゲート絶縁膜
６ ポリシリコン膜（ゲート電極９，１０を構成する）
７ レジストマスク
８ レジストマスク
９ ｎ型のゲート電極（ゲート電極）
１０ ｐ型のゲート電極（ゲート電極）
１１ レジストマスク
１２ ｎ型ソース・ドレイン拡張領域
１３ レジストマスク
１４ ｐ型ソース・ドレイン拡張領域
１５ サイドウォールスペーサ
Ｐ１ 第１イオン注入工程により注入された不純物の濃度分布の縦方向におけるピーク位置
Ｐ２ 第２イオン注入工程により注入された不純物の濃度分布の縦方向におけるピーク位置

Claims (9)

1. ゲート絶縁膜とゲート電極とが形成された半導体基板の前記ゲート電極に、ｎ型又はｐ型の導電型のイオンを注入する第１イオン注入工程と、
   前記ゲート電極に、前記第１イオン注入工程と同じ導電型のイオンを注入する第２イオン注入工程と、
   を備え、
   前記第１イオン注入工程では、前記第２イオン注入工程で注入するイオンよりも質量が大きいイオンを注入することによって、前記第１イオン注入工程により注入された不純物の濃度分布の縦方向におけるピーク位置を、前記第２イオン注入工程により注入された不純物の濃度分布の縦方向におけるピーク位置よりも前記ゲート絶縁膜寄りにすることを特徴とする半導体装置の製造方法。
2. 前記第１イオン注入工程では、複数の原子が結合してなる分子イオンを注入することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１イオン注入工程では、Ｐ_４又はＡｓ_４の少なくとも一方を注入することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記第１イオン注入工程では、Ｂ_１０Ｈ_１４（デカボラン）、Ｂ_１８Ｈ_２２（オクタデカボラン）、及びＣ_２Ｂ_１０Ｈ_１２（カーボレン）のうちの少なくとも１種を注入することを特徴とする請求項２に記載の半導体装置の製造方法。
5. 前記第２イオン注入工程では、単体の原子からなる単体イオンを注入することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
6. 前記第１及び第２イオン注入工程の後で、高温ミリ秒アニールを行うことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
7. 前記高温ミリ秒アニールは、ピーク温度６００℃以上かつピーク温度時間１００ミリ秒以下のアニールであることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第１イオン注入工程の後で、前記第２イオン注入工程を行うことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
9. ピーク温度６００℃以上かつピーク温度時間１００ミリ秒以上のプレアニールを行わずに、前記第２のイオン注入工程を行うことを特徴とする請求項８に記載の半導体装置の製造方法。

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