JP2010045616A - Pll発振回路 - Google Patents
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Abstract
【解決手段】PLL発振回路において、電圧制御発振器と位相比較器との間に不要周波数成分を除去するフィルタ回路を挿入するとともに、電圧制御発振器の制御電圧情報を記憶した制御電圧メモリの出力信号によって、上記フィルタ回路の通過周波数帯域を変更するように構成する。
【選択図】図1
Description
図11は、無線通信機の送受信機用の発振回路として使用されている、従来のPLL発振回路の一例を示すブロック図である。この例に示すPLL発振回路100は、位相比較器(Phase Detector;以下「PD」)を含むPLL IC101と、位相比較器の出力を直流信号に平滑するループフィルタ102と、平滑された直流信号(電圧)によって発振周波数が制御される電圧制御発振器(Voltage Controlled Oscillator;以下「VCO」)103と、このVCO103の出力信号のレベルを安定化させるバッファアンプ(BUFF AMP)104、105と、バッファアンプ105の高調波信号等の不要周波数成分を除去するためのフィルタ106と、を図示したようにループ状に接続したもので、上記PLL IC101には、基準周波数信号として、外部からFrefが供給されるか、又は、PLL ICの内部で、基準周波数信号Frefを発生し、位相比較器に供給するように構成されている。
このようなPLL発振回路の例としては、特許文献1に開示されたものが知られている。これは、図13(特許文献1における図1)に示すように、PLL IC110、濾波部111、VCO112、ダブラ(2逓倍)回路113、濾波部114、基準周波数信号発生手段としてのVCXO(温度補償水晶発振回路)115、上記PLL ICを制御するためのマイクロコンピュータ(マイコン)116を備えたものである。
なお、PLLの帰還ループ中に、位相比較器PDに帰還する信号の周波数を1/mに変更する分周回路を挿入することによって、VCOの発振周波数をm倍に変更することが可能であるが、図示したバッファアンプ105を、周波数をn倍する逓倍回路にすれば、VCO103から出力する信号の周波数を1/nに変更することができる。なお、送受信チャネル周波数の切替制御等の微細な周波数制御は、微小ステップで分周比変更が可能なプログラマブルカウンタ等を使用することが多い。
また一方で、周波数可変範囲が広くなると、それに対応してフィルタ106の通過帯域も広くする必要があるが、固定された広い通過帯域をもったフィルタでは、帯域内の全てにおいて希望信号近傍の不要周波数成分(スプリアス信号)や、高調波成分等を十分に除去することが困難であった。
同一出願人は、このような課題を解決する手段として、図12、図13に示すように、フィルタ(濾波部)として通過帯域周波数を変更可能なフィルタを使用し、発振周波数に応じて、マイコンにより、そのフィルタの通過帯域周波数を変更する手段を提案している(特許文献1)。
この方法によれば、広帯域にわたってVCOの発振周波数を変化させた場合であっても、不要周波数信号成分を除去することが可能となり、PLLにおけるロック周波数を所望値に安定化させることができる。
本発明は、特許文献1記載の発明を更に発展させ、簡単な構成によって、広帯域にわたって発振周波数を変化させても、安定した発振出力が得られる具体的なPLL発振回路を提供することを目的としている。
請求項2記載の発明は、請求項1記載のPLL発振回路において、上記電圧制御発振器とフィルタ回路との間に、更に、周波数逓倍回路、又は、周波数低減回路を挿入したことを特徴する。
請求項4記載の発明は、請求項1乃至3の何れか一項記載のPLL発振回路において、上記制御電圧メモリからデジタル信号が出力されるものであり、そのデジタル信号をアナログ信号に変換するデジタル・アナログ変換器を備え、上記狭帯域フィルタは、変換したアナログ信号の変化によりリアクタンス値が変化する可変リアクタンス素子を含むことを特徴とするPLL発振回路。
請求項5記載の発明は、請求項4記載のPLL発振回路において、上記可変リアクタンス素子が、可変容量ダイオードであることを特徴とする。
図1は、本発明に係るPLL発振回路の一実施形態を示すブロック図である。この例に示すPLL発振回路10は、例えば、上記図14に示したように、位相比較器(Phase Detector;以下「PD」)とチャージポンプを含むPLL IC1と、位相比較器の出力を直流信号に平滑するループフィルタ2と、平滑された直流信号(電圧)によって発振周波数が制御される電圧制御発振器(Voltage Controlled Oscillator;以下「VCO」)3と、このVCOの出力信号のレベルを安定化させるバッファアンプ(BUFF AMP)4、5と、バッファアンプ5の高調波信号等の不要周波数成分を除去するためのフィルタ6と、を図示したようにループ状に接続したもので、上記PLL IC1には、基準周波数信号として、Frefが供給されるか、又は、PLL ICの内部で、基準周波数信号Frefを発生し、位相比較器に供給するように構成されている。ここで、上記フィルタ6は、相対的に通過帯域幅が狭い狭帯域フィルタであって、後述するように通過帯域周波数を電圧、又は電流によって制御可能なように構成されている。
なお、VCO3に供給する周波数制御電圧VcontによりPLL発振回路の出力周波数を変更する場合、必要があれば、PLL IC1のプログラマブルカウンタの分周比を同時に制御することも可能である。特許文献1にも説明があるように、PLL発振回路の周波数を変更する手段として、VCOの発振周波数を変更する方法と、PLL IC1のプログラマブルカウンタの分周比を変更する方法の両者があるが、VCOを変更する方が目的の周波数にロックインするまでの時間を短縮し得る場合がある。
なお、以上の説明では、バッファアンプが単なるレベル安定用増幅回路である場合を説明したが、これらバッファアンプとして逓倍機能を備えたものとする場合は、更に、本発明の効果が著しい。即ち、単なるレベル増幅回路の場合に比べて、周波数逓倍回路では、その非直線性によって高調波を発生させるので、例えば2逓倍の場合は、VCOの出力周波数fの2倍(2f)を基本周波数とすれば、2逓倍バッファアンプの出力には、f、2f、3f、・・・のようにfの整数倍の周波数成分や、それらの加算、減算した周波数成分が混在するので、そのままの信号をPLL IC1に供給すると、必要なもの以外の周波数でPLLループがロックした場合、希望する周波数信号が得られなくなる。
本発明によれば、逓倍機能をもったバッファアンプの場合であっても、所望周波数に通過帯域周波数が一致するようにフィルタを制御することによって、上述したような不具合を解消することが可能となるが、詳細は後述する。
即ち、送信周波数と受信周波数とが大幅に離れている場合等において、一つのフィルタで送受信の周波数帯域をカバーするには、周波数可変範囲との兼ね合いで困難な場合が有り得る。例えば、可変容量ダイオードVCの容量の可変範囲は、印加電圧値の幅等に依存するので、可搬型無線通信機のように内蔵バッテリィの電源電圧が低い場合は、可変容量ダイオードの可変範囲に限界がある。そこで、送信用、受信用に分離した二つのフィルタ、又は、それ以上に分離することによって、一つのフィルタによりカバーする周波数帯域を可能な範囲に限定したフィルタを使用することが好ましい。
この例では、図5(a)に示すように、送信用発振周波数fT 、受信用発振周波数fR夫々に対する送信用フィルタ、受信用フィルタの通過周波数帯域を図5(b)に示すように送信用フィルタ帯域、受信用フィルタ帯域の二つに分離し、図(c)に示すように、夫々の帯域をカバーするように制御するものである。なお、複数に分離するのは、送信用と、受信用の二つに分離する場合の他、送信用、受信用の何れか一方においても、その周波数帯域が広い場合は、複数に分割することも可能である。
なお、参考までに説明すれば、逓倍回路の逓倍数をmとすれば、PLL IC1の位相比較器(PD)において基準周波数信号(Fref)と比較される帰還信号はVCO3の出力信号の周波数fのm倍(mf)となるので、結局、VCO3の出力信号の周波数は、基準周波数信号をmで割った値、f/mとなる。逆に、バッファアンプ5が、VCO3の出力信号周波数をn分周(1/nに周波数低減)する場合は、VCO3の出力信号周波数はn倍(nf)となる。
但し、PLL IC1に図14に示すように、比較器に入力する基準信号や帰還信号を分周するプログラマブルカウンタ等が含まれる場合は、VCO3の出力信号の周波数は、夫々の分周比、低倍率との兼ね合いで決定される周波数となる。
この構成によれば、バッファアンプ5が、逓倍機能を備えた場合においても不要な周波数成分を除去し、所望周波数において安定した発振出力を得ることが可能である。
なお、所望周波数を発振させるための制御電圧メモリには、通常、デジタル信号が記憶されているが、そのデジタル信号からVCO制御用のアナログ信号を生成する手段として、一般的には、制御電圧メモリのデータに基づいて、CPUにより必要なアナログ電圧を発生する場合が多いが、制御電圧メモリのデータそのものをアナログ電圧に変換する方法として、以下のようなものが考えられる。
以上本発明の実施態様例について説明したが、本発明の実施に際しては、これらに限定する必要はなく、種々変形が可能である。例えば、可変リアクタンス素子としては可変容ダイオードに限らず、可変インダクタンスであっても構わないし、他のアナログ信号によってリアクタンス値が制御可能なものであれば何でもよい。
また、PLL発振ループ中に周波数逓倍回路に代えて、周波数低減回路(分周回路)を挿入するものであっても本発明を適用することが可能である。この場合は、低減した周波数を基本波として通過する狭帯域フィルタを用いる。
Claims (5)
- 電圧信号によって発振周波数を制御する電圧制御発振器と、該電圧制御発振器の出力信号と外部から供給される基準周波数信号とを比較して両者の周波数差又は位相差に応じた信号を出力する位相比較器と、該位相比較器の出力信号から低域信号成分を取り出し前記電圧制御発振器の制御信号として供給するループフィルタと、前記電圧制御発振器と位相比較器との間に挿入した不要周波数信号を除去するフィルタ回路と、をループ状に接続し、更に、前記電圧制御発振器の制御電圧情報を記憶した制御電圧メモリと、この制御電圧メモリの出力信号によって、前記電圧制御発振器を制御する手段を備えたPLL発振回路において、
前記フィルタ回路は、通過周波数帯域が変更可能な狭帯域フィルタを含み、その通過周波数帯域を、前記制御電圧メモリの出力信号に基づいて制御するように構成したことを特徴とするPLL発振回路。 - 請求項1記載のPLL発振回路において、前記電圧制御発振器とフィルタ回路との間に、更に、周波数逓倍回路、又は、周波数低減回路を挿入したことを特徴するPLL発振回路。
- 請求項1又は2記載のPLL発振回路において、前記フィルタ回路は、通過周波数帯域が変更可能な狭帯域フィルタを複数備え、何れかの狭帯域フィルタを選択する手段と、選択した狭帯域フィルタの通過周波数帯域を、前記制御電圧メモリの出力信号に基づいて制御する手段を備えたことを特徴とするPLL発振回路。
- 請求項1乃至3の何れか一項記載のPLL発振回路において、前記制御電圧メモリからデジタル信号が出力されるものであり、そのデジタル信号をアナログ信号に変換するデジタル・アナログ変換器を備え、前記狭帯域フィルタは、変換したアナログ信号の変化によりリアクタンス値が変化する可変リアクタンス素子を含むことを特徴とするPLL発振回路。
- 前記可変リアクタンス素子が、可変容量ダイオードであることを特徴とする請求項4記載のPLL発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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JP2010045616A true JP2010045616A (ja) | 2010-02-25 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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A621 | Written request for application examination |
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