JP2010045567A - 直流過電流遮断装置 - Google Patents

Abstract

【課題】直流給電において、負荷に過電流が流れた場合、負荷電流路を瞬時に自動的に遮断する。さらに、負荷短絡が発生した場合でも、瞬時に自動的に負荷電流路を遮断する。
【解決手段】第１コイルの一端に外部の直流電源の一方の極の電位が印加され、第１半導体素子の他端に外部の直流電源の他方の極の電位が印加されているとき、第１コイルの他端と第２コイルの他端間に所定の電流値を超えた電流が流れると、第１半導体素子の一端の電位により、第２制御端を制御し、さらに第２半導体素子の一端の電位により、第１制御端を制御し、第１半導体素子が有する電流路を遮断する。
【選択図】図５

Description

本発明は、直流の過電流を遮断する装置に関する。

従来から直流の過電流を自動的に遮断するものとしては、溶断遮断器であるヒューズが一般的に使用されているが、アーク放電を抑制するために大型なものとなり高価である。さらに、溶断時間を要する。
また、直流電流開閉器である真空遮断器を制御して自動的に遮断するものは、装置が大がかりであり、さらに大型・高価となる。

特許文献１には、電流検出部を備えて、電流を検出した結果に基づきＦＥＴのゲートを制御してＦＥＴをオン／オフする過電流防止装置が開示されている。

特開２００７−２３６０６１号公報

特許文献１では、通常の負荷過電流は防止できるが、負荷が短絡した場合ような極端な過電流には対応できず、ＦＥＴが破壊される。

以上の現状に鑑み、本発明は、負荷が短絡した場合でもＦＥＴが破壊されることなく直流過電流を遮断できる装置を実現する。

上記の目的を実現するべく本発明は以下の構成を有する。
（１）請求項１に係る直流過電流遮断装置は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第１抵抗素子と、
共通磁気回路に巻回された第１コイル及び第２コイルを有するインダクターとを備え、
前記第１コイルと前記第２コイルにより発生する磁束が相殺されるべく該第１コイル及び該第２コイルは前記共通磁気回路に巻回されるそれぞれの巻回方向が定められ且つ該第１コイル及び該第２コイルに流れるそれぞれの電流方向が定められ、
前記第１コイルは、外部の直流電源の一方の極の電位が印加される一端を有し、かつ、外部の負荷の一端が接続される他端を有し、
前記第２コイルは、前記第１半導体素子の一端が接続された一端を有し、かつ、前記外部の負荷の他端が接続される他端を有し、
前記第１半導体素子の他端は、前記外部の直流電源の他方の極の電位が印加されるべく構成され、
前記第１制御端と前記第２半導体素子の一端は、前記第１抵抗素子を介して前記外部の直流電源の一方の極の電位が印加されるべく、かつ、該第２半導体素子の一端の電位が該第１制御端に伝達されるべく、構成され、
前記第２制御端には前記第１半導体素子の一端の電位が伝達されるべく構成され、
前記第２半導体素子の他端には前記第１半導体素子の他端の電位が伝達されるべく構成されていることを特徴とする。
（２）請求項２に係る直流過電流遮断装置は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第１抵抗素子と、
共通磁気回路に巻回された第１コイル及び第２コイルを有するインダクターとを備え、
前記第１コイルと前記第２コイルにより発生する磁束が相殺されるべく該第１コイル及び該第２コイルは前記共通磁気回路に巻回されるそれぞれの巻回方向が定められ且つ該第１コイル及び該第２コイルに流れるそれぞれの電流方向が定められ、
前記第１コイルは、外部の直流電源の正極の電位が印加される一端を有し、かつ、外部の負荷の一端が接続される他端を有し、
前記第２コイルは、前記第１半導体素子の一端が接続された一端を有し、かつ、前記外部の負荷の他端が接続される他端を有し、
前記第１半導体素子の他端は、前記外部の直流電源の負極の電位が印加されるべく構成され、
前記第１制御端と前記第２半導体素子の一端は、前記第１抵抗素子を介して前記外部の直流電源の正極の電位が印加されるべく、かつ、該第２半導体素子の一端の電位が該第１制御端に伝達されるべく、構成され、
前記第２制御端には前記第１半導体素子の一端の電位が伝達されるべく構成され、
前記第２半導体素子の他端には前記第１半導体素子の他端の電位が伝達されるべく構成され、
前記第１コイルの一端に前記外部の直流電源の正極の電位が印加され、前記第１半導体素子の他端に該外部の直流電源の負極の電位が印加されているとき、該第１コイルの他端と前記第２コイルの他端間に所定の電流値を以上の電流が流れると、該第１半導体素子の一端の電位により、前記第２制御端を制御し、さらに前記第２半導体素子の一端の電位により、前記第１制御端を制御し、該第１半導体素子が有する電流路を遮断することを特徴とする。
（３）請求項３に係る直流過電流遮断装置は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第１抵抗素子と、
共通磁気回路に巻回された第１コイル及び第２コイルを有するインダクターとを備え、
前記第１コイルと前記第２コイルにより発生する磁束が相殺されるべく該第１コイル及び該第２コイルは前記共通磁気回路に巻回されるそれぞれの巻回方向が定められ且つ該第１コイル及び該第２コイルに流れるそれぞれの電流方向が定められ、
前記第１コイルは、外部の直流電源の負極の電位が印加される一端を有し、かつ、外部の負荷の一端が接続される他端を有し、
前記第２コイルは、前記第１半導体素子の一端が接続された一端を有し、かつ、前記外部の負荷の他端が接続される他端を有し、
前記第１半導体素子の他端は、前記外部の直流電源の正極の電位が印加されるべく構成され、
前記第１制御端と前記第２半導体素子の一端は、前記第１抵抗素子を介して前記外部の直流電源の負極の電位が印加されるべく、かつ、該第２半導体素子の一端の電位が該第１制御端に伝達されるべく、構成され、
前記第２制御端には前記第１半導体素子の一端の電位が伝達されるべく構成され、
前記第２半導体素子の他端には前記第１半導体素子の他端の電位が伝達されるべく構成され、
前記第１コイルの一端に前記外部の直流電源の負極の電位が印加され、前記第１半導体素子の他端に該外部の直流電源の正極の電位が印加されているとき、該第１コイルの他端と前記第２コイルの他端間に所定の電流値を以上の電流が流れると、該第１半導体素子の一端の電位により、前記第２制御端を制御し、さらに前記第２半導体素子の一端の電位により、前記第１制御端を制御し、該第１半導体素子が有する電流路を遮断することを特徴とする。
（４）請求項４に係る直流過電流遮断装置は、請求項１〜３のいずれかにおいて、
定電圧素子又は第２抵抗素子と、第３抵抗素子とをさらに備え、
前記第１制御端と前記第１半導体素子の他端間に前記定電圧素子又は前記第２抵抗素子が接続され、
前記第２制御端と前記第１半導体素子の一端は前記第３抵抗素子を介して接続されることを特徴とする。
（５）請求項５に係る直流過電流遮断装置は、請求項１〜４のいずれかにおいて、
第１整流素子と、第１容量素子と、第４及び第５抵抗素子とをさらに備え、
前記第１半導体素子の一端と他端間に、前記第４抵抗素子と、前記第１整流素子と前記第５抵抗素子の並列接続回路に前記第１容量素子が直列接続された回路と、が接続され、
前記第１整流素子は、前記第２コイルの一端から印加される電位により順バイアスされることを特徴とする。
（６）請求項６に係る直流過電流遮断装置は、請求項１〜５のいずれかにおいて、
第２及び第３整流素子と、第２容量素子と、第６抵抗素子と、溶断遮断器とをさらに備え、
前記第１コイルの一端に、前記第６抵抗素子が並列接続された前記第２整流素子の一端が接続され、該第２整流素子の他端には前記第２容量素子の一端が接続され、該第２容量素子の他端は前記第１半導体素子の他端に接続され、前記第３整流素子の一端と前記溶断遮断器の一端が接続され、該第３整流素子及び該溶断遮断器のそれぞれの他端は該第１コイルの一端に接続され、
前記第３整流素子の一端に前記外部の直流電源の一方の極の電位が印加され、前記第１半導体素子の他端に該外部の直流電源の他方の極の電位が印加されたとき、前記第２及び第３整流素子は逆バイアスされることを特徴とする。
（７）請求項７に係る直流過電流遮断装置は、請求項１〜６のいずれかにおいて、
開閉器と、第７抵抗素子とをさらに備え
前記開閉器の第１端は前記第３整流素子の一端に接続され、該開閉器には前記外部の直流電源の一方の極の電位が印加されるべく第２端を有し、該開閉器の第３端と前記第２容量素子の他端間に前記第７抵抗素子が接続され、該開閉器の第１端に備えられた導電性可動接片は、該開閉器の第２端又は第３端に切り替え可能であることを特徴とする。
（８）請求項８に係る直流過電流遮断装置は、請求項１において、
前記第１半導体素子は、Ｎチャネル若しくはＰチャネルＦＥＴであり、又は、ＮＰＮ若しくはＰＮＰバイポーラトランジスタであり、
前記第２半導体素子は、ＮＰＮ若しくはＰＮＰバイポーラトランジスタであり、又は、Ｎチャネル若しくはＰチャネルＦＥＴであることを特徴とする。
（９）請求項９に係る直流過電流遮断装置は、請求項２において、
前記第１半導体素子は、ＮチャネルＦＥＴ又はＮＰＮバイポーラトランジスタであり、
前記第２半導体素子は、ＮＰＮバイポーラトランジスタ又はＮチャネルＦＥＴであることを特徴とする。
（１０）請求項１０に係る直流過電流遮断装置は、請求項３において、
前記第１半導体素子は、ＰチャネルＦＥＴ又はＰＮＰバイポーラトランジスタであり、
前記第２半導体素子は、ＰＮＰバイポーラトランジスタ又はＰチャネルＦＥＴであることを特徴とする。
（１１）請求項１１に係る直流過電流遮断装置は、
第２及び第３整流素子と、第２容量素子と、第６及び第７抵抗素子と、溶断遮断器と、開閉器とを備え、
前記開閉器の第１端には、前記溶断遮断器が並列接続された前記第３整流素子の一端が接続され、該第３整流素子の他端には、前記第６抵抗素子が並列接続された前記第２整流素子の一端が接続され、該第２整流素子の他端には、前記第２容量素子の一端が接続され、該開閉器には前記外部の直流電源の一方の極の電位が印加されるべく第２端を有し、該開閉器の第３端と、該外部の直流電源の他方の極の電位が印加されるべき該第２容量素子の他端間には、前記第７抵抗素子が接続され、該開閉器の第１端に備えられた導電性可動接片は、該開閉器の第２端又は第３端に切り替え可能であり、該第２整流素子の一端と該第２容量素子の他端において外部の負荷に電源を供給することを特徴とする。

（Ａ）請求項１〜４に係る直流過電流遮断装置は、この装置を介して負荷に電源を供給することで、アーク放電を発生させないで負荷の過電流及び負荷短絡の過電流を遮断できる。
まず、インダクターにより急激に増加しようとする過電流を抑制し、次に、過電流量に比例して電位が上昇する第１半導体素子の一端の電位を第２半導体素子が検出し、第２半導体素子の一端の電位により第１半導体素子の制御端を制御して、第１半導体素子を非導通とする。
このため、電流遮断時に機械的開閉器で発生するアーク放電は、本発明の装置では発生しない。
（Ｂ）請求項５に係る直流過電流遮断装置は、第１半導体素子の電流路において過電流を遮断したとき、第１整流素子及び第１容量素子により、第１半導体素子の一端と他端間に急激に印加される外部の直流電源電圧を吸収するため、第１半導体素子にかかる負担を軽減できる。
（Ｃ）請求項６、７に係る直流過電流遮断装置は、請求項１〜５の直流過電流遮断装置において、さらに、アーク放電を発生させない溶断遮断回路が備えられるため、過電流に対して二重安全対策が施される。
（Ｄ）請求項１１に係る直流過電流遮断装置は、簡易な構成でアーク放電を発生させない直流過電流遮断装置を実現する。

（１）第１の実施の形態
（１−１）回路構成及びインダクターの説明
図１は、本発明による第１の実施の形態を示す回路構成図である。
端子Ｔ１と端子Ｔ２間には外部の直流電源ＤＣＶが接続され、端子Ｔ３と端子Ｔ４間に出力される直流電源により負荷が動作する。

＜インダクターについて＞
図１の破線内のインダクターＩｎｄは、磁気回路とコイルＬ１及びＬ２を備え、この磁気回路を共通磁気回路としてコイルＬ１及びコイルＬ２が巻回されている。コイルＬ１とコイルＬ２が発生する磁束は相殺されるようにコイルの巻かれる方向が定められて、コイルを流れる電流の方向も定められる。これがコイルＬ１のＸ端及びコイルＬ２のＹ端に示される黒丸印であり、当業者において一般に称される「巻き始め」と言う。
コイルＬ１及びコイルＬ２において、この黒丸印が付されている端から両コイルに電流が流れ込む（流れ出ても同様）と、両コイルから発生する磁束の向きは同一であり、電流が流れ込む方向が相互に逆（一方のコイルには、黒丸印側から電流が流れ込み、他方のコイルには、黒丸印側から電流が流れ出る。）であると、両コイルから発生する磁束の向きは逆となり磁束は相殺される。
図１の回路では、コイルＬ１及びコイルＬ２は直列であるから、両コイルに流れる電流は同一であり、コイルの巻数比が１対１であれば磁束は相殺される。
このように巻回され、電流方向が定められると、□型の磁気回路においては、左右の磁気回路に巻回されたコイルから発生する磁束は互いに向き合い磁束は相殺され、ＥＩ型磁気回路においては、磁気回路の中心脚に巻回されたコイルから発生する磁束の向きは互いに逆方向であり磁束は相殺される。

また、この回路に使用される磁気回路は、リーケージインダクタンスを有するような構造である。すなわち、コイルから発生した磁束の一部はこの磁気回路を通らず磁気回路内の空間（磁束の迂回路）を通り抜け、若しくは、磁気回路内の空間に適度な透磁率を有する磁性体を備えることでその磁性体を通り抜ける。
リーケージインダクタンスをもたせることにより、コイルＬ１及びコイルＬ２に大電流が流れても磁気回路内は磁気飽和しない。このリーケージインダクタンスの働きにより、大電流が流れても両コイルのインダクタンス成分が失われないためリアクタンスが残る。
したがって、コイルＬ１及びコイルＬ２に流れる電流はこのリアクタンスにより急激な電流の増加が抑制される。

＜回路構成について＞
外部の直流電源の正極が印加される端子Ｔ１には、インダクターＩｎｄのコイルＬ１の巻き始めであるＸ端及び第１抵抗素子である抵抗素子Ｒ１の一端が接続され、インダクターＩｎｄのコイルＬ２の巻き始めであるＹ端には、第１半導体素子であるＦＥＴＱ１のドレイン及び第３抵抗素子である抵抗素子Ｒ３の一端が接続される。ＦＥＴＱ１のソースには、第２半導体素子であるバイポーラトランジスタＱ２のエミッタ、定電圧素子であるツェナーダイオードのアノード、第８抵抗素子である抵抗素子Ｒ８の一端及び外部の直流電源の負極が印加される端子Ｔ２が接続される。
なお、図１に図示しないが、ツェナーダイオードに換えて、第２抵抗素子を接続してもよい。
ＦＥＴＱ１のゲートには、抵抗素子Ｒ１の他端、バイポーラトランジスタＱ２のコレクタ及びツェナーダイオードのカソードが接続される。バイポーラトランジスタＱ２のベースには、抵抗素子Ｒ３の他端及び抵抗素子Ｒ８の他端が接続される。
インダクターＩｎｄのコイルＬ１の巻き終わり（巻き始めに対する他端）は、外部の負荷の一端が接続される端子Ｔ３に接続され、インダクターＩｎｄのコイルＬ２の巻き終わりは、外部の負荷の他端が接続される端子Ｔ４に接続される。

（１−２）回路動作
図１を参照して本発明の第１の実施の形態の回路動作を説明する。
図１において、端子Ｔ３、端子Ｔ４間に負荷を接続し、外部の直流電源ＤＣＶを端子Ｔ１に正電位、端子Ｔ２に負電位として印加すると、抵抗素子Ｒ１を介してＦＥＴＱ１のゲートに正電位が印加され、ＮチャネルＦＥＴＱ１は導通状態となり、インダクターＩｎｄのコイルＬ１、負荷、コイルＬ２、ＦＥＴＱ１の経路で負荷電流が流れる。ツェナーダイオードＺｅはＦＥＴＱ１のゲート保護用である。このゲート保護用として、図１には図示しないが、ツェナーダイオードに換えて、抵抗素子Ｒ１と第２抵抗素子により抵抗分圧してもよい。

この状態では、ＦＥＴＱ１のドレイン電位は低電位であり、この電位が抵抗素子Ｒ３を介してバイポーラトランジスタＱ２のベースに印加される電位では、バイポーラトランジスタＱ２のベースを順バイアスできないためバイポーラトランジスタＱ２は非導通である。抵抗素子Ｒ３はバイポーラトランジスタＱ２のベース電流制限用である。

バイポーラトランジスタＱ２が非導通であるため、バイポーラトランジスタＱ２のコレクタ電位は、ツェナーダイオードのカソードに発生しているツェナー電位である。

この状態で、負荷に過電流が流れると、ＦＥＴの導通抵抗にＦＥＴのドレイン電流を乗算じた電圧降下によりＦＥＴＱ１のドレイン電位が上昇する。この電位が所定の値（バイポーラトランジスタＱ２のベースにおける電位が該ベースを順バイアスする電圧、約０．６Ｖ）に達したとき、バイポーラトランジスタＱ２は導通し、コレクタ電流が流れコレクタ電位が低下するため、ＦＥＴＱ１のゲート電位も低下しＦＥＴＱ１は非導通となる。したがって、負荷電流路を遮断する。すなわち、このときのドレイン電流値が所定の電流値である。なお、抵抗素子Ｒ８はブリーダ抵抗である。
抵抗素子Ｒ８が有る場合、ＦＥＴＱ１のドレイン電位は、抵抗素子Ｒ３と抵抗素子Ｒ８により分圧された電位がバイポーラトランジスタＱ２のベースに印加される。ただし、抵抗素子Ｒ３と抵抗素子Ｒ８により分圧された電位は、ベース電流が流れたときＰＮ接合電圧降下である約０．６Ｖとなる。

次に、負荷が短絡した場合や端子Ｔ３と端子Ｔ４間が短絡された場合など、インダクターＩｎｄのコイルＬ１、Ｌ２に急激な大電流が流れようとしたときの説明をする。
この説明に入る前に、負荷に定格電流又は図１の直流過電流遮断装置が許容する電流（ＦＥＴＱ１のドレイン電位がバイポーラトランジスタＱ２のベースを順バイアスするに至らない電位であるドレイン電流）が流れている場合を考える。
負荷電流は、インダクターＩｎｄのコイルＬ１及びコイルＬ２を流れるが、コイルＬ１とコイルＬ２の発生する磁束は相殺されるため、インダクターＩｎｄの磁気回路には磁束が存在しなく磁束密度は０に近い値（インダクターＩｎｄの両コイルに、負荷に供給すべき大電流が流れていても磁気飽和でない状態であり、１つのコイルしか存在しないインダクターであれば、当然に磁気飽和する状態であっても）である。したがって、インダクターＩｎｄのインダクタンスはコイルＬ１及びコイルＬ２に電流が流れていないときと同等のインダクタンスを保持し、十分なリアクタンスがある状態である。

この状態において、インダクターＩｎｄのコイルＬ１及びコイルＬ２に負荷短絡によらない急激な過電流が流れようとしたときは、インダクターＩｎｄの十分なリアクタンスにより、過電流を抑制する。
さらには負荷短絡時のように、過電流が無制限に増大しようとするときは、磁気飽和によるインダクタンスを失うことがないリーケージインダクタンスにより、なおもインダクタンスを保持しつつリアクタンスを確保することにより、無防備な状態において見られる負荷短絡電流を流さない。
なお、リーケージインダクタンスは、コイルＬ１及びＬ２を流れる電流の大小に係わらず、磁束の洩れにより常に存在するが、リーケージインダクタンスにより大電流においても磁気飽和を抑制しインダクタンスを保持する。

しかしながら、急激な過電流を抑制しながらも、電流の総量は着実に増加するので、ＦＥＴＱ１のドレイン電位は上昇し、バイポーラトランジスタＱ２のベースを順バイアスすることにより、バイポーラトランジスタＱ２を導通させ、バイポーラトランジスタＱ２のコレクタ電位を低下させ、ＦＥＴＱ１のゲート電位を低下させることにより、ＦＥＴＱ１を非導通とし、最終的に負荷電流路を遮断する。

（２）第２の実施の形態
（２−１）回路構成
図２は、本発明による第２の実施の形態を示す回路構成図である。
図２は、第１の実施の形態である図１の回路に、いくつかの素子が追加されている。
この追加された素子による回路以外の回路は、図１の回路と同一の構成であり、図１と同一の構成のものは、同一符号を付して説明を省略する。

図２は、図１の回路のＦＥＴＱ１のドレイン、ソース間に、第４抵抗素子である抵抗素子Ｒ４が接続され、さらに、第１整流素子であるダイオードＤ１と第５抵抗素子である抵抗素子Ｒ５の並列接続回路に第１容量素子であるコンデンサＣ１が直列接続された回路が接続される。ダイオードＤ１のアノードはＦＥＴＱ１のコレクタ側に接続される。

（２−２）回路動作
図２を参照して本発明の第２の実施の形態の回路動作を説明する。
第１の実施の形態である図１の回路の動作説明は重複するので省略し、追加された素子の回路の動作説明と該回路と図１の回路との関連する動作を説明する。

第１の実施の形態である図１の回路において説明した負荷短絡のような急激な過電流が発生したとき、インダクターＩｎｄにより過電流を抑制するが、図１で説明した負荷電流路を遮断するためにＦＥＴＱ１が非導通となったとき、外部の直流電源電圧が急激にＦＥＴＱ１のドレイン、ソース間に印加され、ＦＥＴＱ１を破壊する虞がある。

図２における付加回路は、この急激な直流電圧を吸収しＦＥＴＱ１を保護する。
図２のダイオードＤ１は、インダクターＩｎｄのコイルＬ２のＹ端の電位に順方向接続されているため、ＦＥＴＱ１が非導通となった瞬間、コンデンサＣ１に電流を流し、ＦＥＴＱ１のドレイン電位をダイオードの順バイアス電圧である約０．６Ｖとする。なお、コンデンサＣ１の電荷は十分放電されているものとする。

それから、時間の経過とともにコンデンサＣ１が充電されてダイオードＤ１のアノード電位がインダクターＩｎｄのコイルＬ２のＹ端の電位に向かって上昇するが、コイルＬ１及びＬ２のリアクタンスとコンデンサＣ１の容量による時定数により、緩慢にＦＥＴＱ１のドレイン電位を上昇させる。

コンデンサＣ１が充電され、ＦＥＴＱ１のドレイン電位は、インダクターＩｎｄのコイルＬ２のＹ端の電位、すなわち、外部の直流電源の電位まで上昇するが、急激にこの電位が印加されることが無いため、ＦＥＴＱ１は破壊されない。

ＦＥＴＱ１が非導通となり、ＦＥＴＱ１のドレインに外部の直流電源の電位が印加されている状態では、コンデンサＣ１は満充電されているが、負荷短絡を復旧させ、端子Ｔ３、端子Ｔ４間を開放すると、コンデンサＣ１の電荷は、抵抗素子Ｒ５及び抵抗素子Ｒ４により放電される。

図２において、コンデンサＣ１の電流路に、ダイオードＤ１と抵抗素子Ｒ５の並列接続回路が挿入されているため、コンデンサＣ１の充電時はダイオードＤ１が働き、コンデンサＣ１の放電時には抵抗素子Ｒ５が働く。

ダイオードＤ１と抵抗素子Ｒ５の並列接続回路の両端を導線で短絡しスルー（すなわち、ダイオードＤ１と抵抗素子Ｒ５の並列接続回路がない場合）とした回路でもコンデンサＣ１を充電する動作は問題ないが、上記のように負荷電流路を遮断した後、コンデンサＣ１が満充電されている状態で、ＦＥＴＱ１を導通（ＦＥＴＱ１には外部の直流電源の電位が印加されていない状態）とした場合、コンデンサＣ１の放電電流としてＦＥＴＱ１のドレイン、ソース間に過電流が流れＦＥＴＱ１を破壊する虞がある。
ダイオードＤ１と抵抗素子Ｒ５の並列接続回路は、このＦＥＴＱ１の破壊保護用である。
これは、抵抗素子Ｒ４の抵抗値は小さくできないため（発熱）コンデンサＣ１の放電に時間を要し、その間に、負荷短絡が復旧し、ＦＥＴＱ１を導通としたとき発生する。このため、抵抗素子Ｒ５によりコンデンサＣ１の放電電流を制限する。

（３）第３の実施の形態
（３−１）回路構成
図３は、本発明による第３の実施の形態を示す回路構成図である。
図３において、端子Ｔ１−３と端子Ｔ２−３間には外部の直流電源ＤＣＶが接続され、端子Ｔ３−３と端子Ｔ４−３間に出力される直流電源により負荷が動作する。

端子Ｔ１−３には開閉器ＳＷの接点Ａが接続され、開閉器ＳＷの基点Ｃと溶断遮断器であるヒューズＦの一端の接続部に第３整流素子であるダイオードＤ３のカソードが接続され、ダイオードＤ３のアノードに第２整流素子であるダイオードＤ２のカソードが接続され、ダイオードＤ２のアノードに第２容量素子であるコンデンサＣ２の一端が接続され、コンデンサＣ２の他端は、端子Ｔ２−３と端子Ｔ４−３の接続部に接続される。ダイオードＤ２には第６抵抗素子である抵抗素子Ｒ６が並列接続され、ダイオードＤ２のカソードとヒューズＦの他端の接続部は端子Ｔ３−３に接続される。
開閉器ＳＷの接点ＢとコンデンサＣ２の他端間には、第７抵抗素子である抵抗素子Ｒ７が接続される。
開閉器ＳＷの基点Ｃに存在する導電性可動接片は、開閉器ＳＷの接点Ａ又は接点Ｂに選択的に切り替え可能である。

（３−２）回路動作
図３を参照して本発明の第３の実施の形態の回路動作を説明する。
図３において、端子Ｔ３−３と端子Ｔ４−３との間に負荷が接続され、外部の直流電源の電位が端子Ｔ１−３を正、端子Ｔ２−３を負として印加されているとき、開閉器ＳＷの基点Ｃの導電性可動接片が開閉器ＳＷの接点Ａに接続され、負荷に電源を給電している状態で、負荷短絡によらない負荷に過電流が流れた場合を説明する。

このとき、ヒューズＦの電流容量定格値を超えるのでヒューズＦは溶断されてヒューズＦ内部の電流路は物理切断されるが、図３の回路構成を有しない単なるヒューズ回路（図３における交流仕様のヒューズ）のみの直流過電流遮断回路では、アーク放電が発生する。このアーク放電を防止するため、直流仕様ヒューズを使用しなければならないが、直流用ヒューズは大型でヒューズの両端間を長くしなければならない。加えて高価である。

本発明の第３の実施の形態における図３の回路では、交流用である小型ヒューズでもアーク放電を発生することなく容易に直流電流を遮断可能である。
ヒューズＦが溶断して直流電流が遮断される瞬間、コンデンサＣ２に充電された外部の直流電源と同一の電位をダイオードＤ２を通じてヒューズＦの他端に印加し、該他端の電位を外部の直流電源の電位が印加されているヒューズＦの一端の電位と同一とすることで、ヒューズＦの一端と他端の電位差をなくし、ヒューズＦの両端間にアーク放電を発生させない。

ヒューズＦは、電流容量定格値を超えて負荷に過電流が流れることにより外部の直流電源が供給する電流により溶断される。
ヒューズＦが溶断されたときから、コンデンサＣ２は負荷への過電流に供し、ヒューズＦにおいて電流が遮断されたことによる外部の直流電源の電流を代替し、アーク放電を阻止する。

並列接続されているダイオードＤ２及び抵抗素子Ｒ６において、抵抗素子Ｒ６は、過電流が発生していない正常時の負荷への給電時に、コンデンサＣ２に突入電流が発生しないように緩やかに外部の直流電源の電位まで充電し、ダイオードＤ２はヒューズＦが溶断された瞬間以降、コンデンサＣ２の電荷を急速に負荷へ放電させヒューズＦの他端の電位を維持させる働きを有する。
このようにして、アーク放電を発生させることなく且つ交流用のごく普通のヒューズにより負荷の過電流を遮断できる。

なお、開閉器は接点Ｂを有し、負荷を端子Ｔ３−３、端子Ｔ４−３から取り外すときなどにおいて、開閉器ＳＷの基点Ｃの導電性可動接片をＳＷの接点Ｂに切り替えることで、抵抗素子Ｒ７を通してコンデンサＣ２に蓄積されている電荷を放電し、端子Ｔ３−３、端子Ｔ４−３に出力されるコンデンサＣ２からの電圧を無くして、危険を防止する。

（４）第４の実施の形態
（４−１）回路構成
図４は、本発明による第４の実施の形態を示す回路構成図である。
図４は、第１の実施の形態である図１と第３の実施の形態である図３を合成したものであり、図１の端子Ｔ１と図３の端子Ｔ３−３、図１の端子Ｔ２と図３の端子Ｔ４−３を接続すると図４となる。
したがって、図４の回路構成のにおいて、図１及び図３の説明を援用し、図１及び図３に使用される各素子は、図４において同一符号を付して説明を省略する。

（４−２）回路動作
図４を参照して本発明の第４の実施の形態の回路動作を説明する。
図４は、図１と図３の合成回路であるため、図１及び図３の両機能を有する。
図１及び図３の回路動作は説明済であるため重複する説明を省略する。
図４における図１の回路部分は電子回路により過電流を検出して負荷電流路を遮断するため、図３の回路部分のヒューズＦの溶断動作より負荷電流路の遮断が高速である。
図４において図１の回路部分に異常があり動作不良の場合、図３の回路部分により負荷電流路を遮断する。したがって、二重安全対策が講じられている。

（５）第５の実施の形態
（５−１）回路構成
図５は、本発明による第５の実施の形態を示す回路構成図である。
図５は、第２の実施の形態である図２と第３の実施の形態である図３を合成したものであり、図２の端子Ｔ１と図３の端子Ｔ３−３、図２の端子Ｔ２と図３の端子Ｔ４−３を接続すると図５となる。
したがって、図５の回路構成のにおいて、図２及び図３の説明を援用し、図２及び図３に使用される各素子は、図５において同一符号を付して説明を省略する。

（５−２）回路動作
図５を参照して本発明の第５の実施の形態の回路動作を説明する。
図５は、図２と図３の合成回路であるため、図２及び図３の両機能を有する。
図２及び図３の回路動作は説明済であるため重複する説明を省略する。
図５における図２の回路部分は電子回路により過電流を検出して負荷電流路を遮断するため、図３の回路部分のヒューズＦの溶断動作より負荷電流路の遮断が高速である。
図５において図２の回路部分に異常があり動作不良の場合、図３の回路部分により負荷電流路を遮断する。したがって、二重安全対策が講じられている。

以上、第１〜第５の実施の形態を説明してきたが、第１の実施の形態である図１（他の実施の形態における図１の回路を含む図２、図４及び図５も同様）に使用されるＮチャネルＦＥＴＱ１は、ＰチャネルＦＥＴＱ１、ＮＰＮバイポーラトランジスタＱ１又はＰＮＰバイポーラトランジスタＱ１でもよい。
また、図１のＮＰＮバイポーラトランジスタＱ２は、ＰＮＰバイポーラトランジスタＱ２、ＮチャネルＦＥＴＱ２又はＰチャネルＦＥＴＱ２でもよい。

ＦＥＴとバイポーラトランジスタを相互交換する場合、ドレイン＝コレクタ、ソース＝エミッタ及びゲート＝ベースとして当該回路に接続する。

図１のＮチャネル及びＮＰＮ素子をＰチャネル及びＰＮＰ素子に交換した場合、外部の直流電源の極性は逆にし、ダイオードＤ１〜Ｄ３及びツェナーダイオードＺｅのアノード、カソード逆にする。電解コンデンサを使用する場合も極性を逆にする。

は、本発明による整流回路の第１の実施の形態を示す回路図である。 は、本発明による整流回路の第２の実施の形態を示す回路図である。 は、本発明による整流回路の第３の実施の形態を示す回路図である。 は、本発明による整流回路の第４の実施の形態を示す回路図である。 は、本発明による整流回路の第５の実施の形態を示す回路図である。

符号の説明

Ｑ１、Ｑ２ 半導体素子（ＦＥＴ又はバイポーラトランジスタ）
Ｒ１、Ｒ３〜Ｒ８ 抵抗素子
Ｄ１〜Ｄ３ 整流素子（ダイオード）
Ｚｅ 定電圧素子（ツェナーダイオード）
Ｃ１、Ｃ２ 容量素子（コンデンサ）
ＳＷ 開閉器
Ｉｎｄ インダクター
Ｌ１、Ｌ２ コイル
Ｆ ヒューズ
Ｔ１〜Ｔ４、Ｔ１−３〜Ｔ４−３ 端子
ＤＣＶ 外部の直流電源

Claims (11)

1. 第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
   第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
   第１抵抗素子と、
   共通磁気回路に巻回された第１コイル及び第２コイルを有するインダクターとを備え、
   前記第１コイルと前記第２コイルにより発生する磁束が相殺されるべく該第１コイル及び該第２コイルは前記共通磁気回路に巻回されるそれぞれの巻回方向が定められ且つ該第１コイル及び該第２コイルに流れるそれぞれの電流方向が定められ、
   前記第１コイルは、外部の直流電源の一方の極の電位が印加される一端を有し、かつ、外部の負荷の一端が接続される他端を有し、
   前記第２コイルは、前記第１半導体素子の一端が接続された一端を有し、かつ、前記外部の負荷の他端が接続される他端を有し、
   前記第１半導体素子の他端は、前記外部の直流電源の他方の極の電位が印加されるべく構成され、
   前記第１制御端と前記第２半導体素子の一端は、前記第１抵抗素子を介して前記外部の直流電源の一方の極の電位が印加されるべく、かつ、該第２半導体素子の一端の電位が該第１制御端に伝達されるべく、構成され、
   前記第２制御端には前記第１半導体素子の一端の電位が伝達されるべく構成され、
   前記第２半導体素子の他端には前記第１半導体素子の他端の電位が伝達されるべく構成されていることを特徴とする直流過電流遮断装置。
2. 第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
   第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
   第１抵抗素子と、
   共通磁気回路に巻回された第１コイル及び第２コイルを有するインダクターとを備え、
   前記第１コイルと前記第２コイルにより発生する磁束が相殺されるべく該第１コイル及び該第２コイルは前記共通磁気回路に巻回されるそれぞれの巻回方向が定められ且つ該第１コイル及び該第２コイルに流れるそれぞれの電流方向が定められ、
   前記第１コイルは、外部の直流電源の正極の電位が印加される一端を有し、かつ、外部の負荷の一端が接続される他端を有し、
   前記第２コイルは、前記第１半導体素子の一端が接続された一端を有し、かつ、前記外部の負荷の他端が接続される他端を有し、
   前記第１半導体素子の他端は、前記外部の直流電源の負極の電位が印加されるべく構成され、
   前記第１制御端と前記第２半導体素子の一端は、前記第１抵抗素子を介して前記外部の直流電源の正極の電位が印加されるべく、かつ、該第２半導体素子の一端の電位が該第１制御端に伝達されるべく、構成され、
   前記第２制御端には前記第１半導体素子の一端の電位が伝達されるべく構成され、
   前記第２半導体素子の他端には前記第１半導体素子の他端の電位が伝達されるべく構成され、
   前記第１コイルの一端に前記外部の直流電源の正極の電位が印加され、前記第１半導体素子の他端に該外部の直流電源の負極の電位が印加されているとき、該第１コイルの他端と前記第２コイルの他端間に所定の電流値を以上の電流が流れると、該第１半導体素子の一端の電位により、前記第２制御端を制御し、さらに前記第２半導体素子の一端の電位により、前記第１制御端を制御し、該第１半導体素子が有する電流路を遮断することを特徴とする直流過電流遮断装置。
3. 第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
   第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
   第１抵抗素子と、
   共通磁気回路に巻回された第１コイル及び第２コイルを有するインダクターとを備え、
   前記第１コイルと前記第２コイルにより発生する磁束が相殺されるべく該第１コイル及び該第２コイルは前記共通磁気回路に巻回されるそれぞれの巻回方向が定められ且つ該第１コイル及び該第２コイルに流れるそれぞれの電流方向が定められ、
   前記第１コイルは、外部の直流電源の負極の電位が印加される一端を有し、かつ、外部の負荷の一端が接続される他端を有し、
   前記第２コイルは、前記第１半導体素子の一端が接続された一端を有し、かつ、前記外部の負荷の他端が接続される他端を有し、
   前記第１半導体素子の他端は、前記外部の直流電源の正極の電位が印加されるべく構成され、
   前記第１制御端と前記第２半導体素子の一端は、前記第１抵抗素子を介して前記外部の直流電源の負極の電位が印加されるべく、かつ、該第２半導体素子の一端の電位が該第１制御端に伝達されるべく、構成され、
   前記第２制御端には前記第１半導体素子の一端の電位が伝達されるべく構成され、
   前記第２半導体素子の他端には前記第１半導体素子の他端の電位が伝達されるべく構成され、
   前記第１コイルの一端に前記外部の直流電源の負極の電位が印加され、前記第１半導体素子の他端に該外部の直流電源の正極の電位が印加されているとき、該第１コイルの他端と前記第２コイルの他端間に所定の電流値を以上の電流が流れると、該第１半導体素子の一端の電位により、前記第２制御端を制御し、さらに前記第２半導体素子の一端の電位により、前記第１制御端を制御し、該第１半導体素子が有する電流路を遮断することを特徴とする直流過電流遮断装置。
4. 定電圧素子又は第２抵抗素子と、第３抵抗素子とをさらに備え、
   前記第１制御端と前記第１半導体素子の他端間に前記定電圧素子又は前記第２抵抗素子が接続され、
   前記第２制御端と前記第１半導体素子の一端は前記第３抵抗素子を介して接続されることを特徴とする請求項１〜３のいずれかに記載の直流過電流遮断装置。
5. 第１整流素子と、第１容量素子と、第４及び第５抵抗素子とをさらに備え、
   前記第１半導体素子の一端と他端間に、前記第４抵抗素子と、前記第１整流素子と前記第５抵抗素子の並列接続回路に前記第１容量素子が直列接続された回路と、が接続され、
   前記第１整流素子は、前記第２コイルの一端から印加される電位により順バイアスされることを特徴とする請求項１〜４のいずれかに記載の直流過電流遮断装置。
6. 第２及び第３整流素子と、第２容量素子と、第６抵抗素子と、溶断遮断器とをさらに備え、
   前記第１コイルの一端に、前記第６抵抗素子が並列接続された前記第２整流素子の一端が接続され、該第２整流素子の他端には前記第２容量素子の一端が接続され、該第２容量素子の他端は前記第１半導体素子の他端に接続され、前記第３整流素子の一端と前記溶断遮断器の一端が接続され、該第３整流素子及び該溶断遮断器のそれぞれの他端は該第１コイルの一端に接続され、
   前記第３整流素子の一端に前記外部の直流電源の一方の極の電位が印加され、前記第１半導体素子の他端に該外部の直流電源の他方の極の電位が印加されたとき、前記第２及び第３整流素子は逆バイアスされることを特徴とする請求項１〜５のいずれかに記載の直流過電流遮断装置。
7. 開閉器と、第７抵抗素子とをさらに備え
   前記開閉器の第１端は前記第３整流素子の一端に接続され、該開閉器には前記外部の直流電源の一方の極の電位が印加されるべく第２端を有し、該開閉器の第３端と前記第２容量素子の他端間に前記第７抵抗素子が接続され、該開閉器の第１端に備えられた導電性可動接片は、該開閉器の第２端又は第３端に切り替え可能であることを特徴とする請求項１〜６のいずれかに記載の直流過電流遮断装置。
8. 前記第１半導体素子は、Ｎチャネル若しくはＰチャネルＦＥＴであり、又は、ＮＰＮ若しくはＰＮＰバイポーラトランジスタであり、
   前記第２半導体素子は、ＮＰＮ若しくはＰＮＰバイポーラトランジスタであり、又は、Ｎチャネル若しくはＰチャネルＦＥＴであることを特徴とする請求項１に記載の直流過電流遮断装置。
9. 前記第１半導体素子は、ＮチャネルＦＥＴ又はＮＰＮバイポーラトランジスタであり、
   前記第２半導体素子は、ＮＰＮバイポーラトランジスタ又はＮチャネルＦＥＴであることを特徴とする請求項２に記載の直流過電流遮断装置。
10. 前記第１半導体素子は、ＰチャネルＦＥＴ又はＰＮＰバイポーラトランジスタであり、
    前記第２半導体素子は、ＰＮＰバイポーラトランジスタ又はＰチャネルＦＥＴであることを特徴とする請求項３に記載の直流過電流遮断装置。
11. 第２及び第３整流素子と、第２容量素子と、第６及び第７抵抗素子と、溶断遮断器と、開閉器とを備え、
    前記開閉器の第１端には、前記溶断遮断器が並列接続された前記第３整流素子の一端が接続され、該第３整流素子の他端には、前記第６抵抗素子が並列接続された前記第２整流素子の一端が接続され、該第２整流素子の他端には、前記第２容量素子の一端が接続され、該開閉器には前記外部の直流電源の一方の極の電位が印加されるべく第２端を有し、該開閉器の第３端と、該外部の直流電源の他方の極の電位が印加されるべき該第２容量素子の他端間には、前記第７抵抗素子が接続され、該開閉器の第１端に備えられた導電性可動接片は、該開閉器の第２端又は第３端に切り替え可能であり、該第２整流素子の一端と該第２容量素子の他端において外部の負荷に電源を供給することを特徴とする直流過電流遮断装置。

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