WO2018131307A1

WO2018131307A1 - アーク抑制装置

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Publication number: WO2018131307A1
Application number: PCT/JP2017/042932
Authority: WO
Inventors: 直森田
Original assignee: ソニー株式会社
Priority date: 2017-01-13
Filing date: 2017-11-30
Publication date: 2018-07-19
Also published as: EP3570309A1; EP3570309A4; US20190348237A1; JPWO2018131307A1; CN110168691B; JP7036033B2; CN110168691A

Abstract

【課題】交流電力を遮断するアーク抑制装置において、交流電源からの交流電力の供給と遮断とを切り替える遮断器の長寿命化を図ることが可能な、アーク抑制装置を提供する。【解決手段】交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して並列に備え、各前記電流制限回路は、前記交流電源からの交流電力が負荷に供給される際には前記交流電源からの電流を遮断し、前記交流電源からの交流電力の前記負荷への供給が遮断された際には遮断時に発生する電位差により生じる電流を流した後に前記交流電源からの電流を遮断する、アーク抑制装置。

Description

アーク抑制装置

　本開示は、アーク抑制装置に関する。

　直流給電でも交流給電でも、電力の切断時にはアーク放電が発生する。交流の場合、所定の時間毎（例えば１０ミリ秒毎）に電圧がゼロとなる瞬間があるので、アーク放電は少なくとも上記所定の時間内（例えば１０ミリ秒以内）に自然に止まる。しかし、交流給電の場合でもアーク放電を発生させないことが望ましく、交流電力の遮断時にアークの発生を抑制するための技術が開示されている（例えば特許文献１参照）。

特開２０１３－００８６０７号公報

　交流の遮断に用いられる遮断回路の接点の乖離時に、その瞬間の接点電圧と電流がある一定の値以上であるとアークが発生するが、そのアークにより接点が劣化してしまい、遮断回路の寿命を短縮させることに繋がっていた。

　そこで本開示では、交流電力を遮断するアーク抑制装置において、交流電源からの交流電力の供給と遮断とを切り替える遮断器の長寿命化を図ることが可能な、新規かつ改良されたアーク抑制装置を提案する。

　本開示によれば、交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して並列に備え、各前記電流制限回路は、前記交流電源からの交流電力が負荷に供給される際には前記交流電源からの電流を遮断し、前記交流電源からの交流電力の前記負荷への供給が遮断された際には遮断時に発生する電位差により生じる電流を流した後に前記交流電源からの電流を遮断する、アーク抑制装置が提供される。

　また本開示によれば、交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して並列に備え、各前記電流制限回路は、前記交流電源からの交流電力が負荷に供給された際にはオフ状態となり、前記交流電源からの交流電力の前記負荷への供給が遮断される際には遮断時に発生する電位差によりオン状態となった後、該電位差により生じる電流を流した後にオフ状態となるスイッチング素子と、前記交流電源からの交流電力の前記負荷への供給が遮断された際に前記スイッチング素子のゲート電圧を上昇させる容量素子と、を備える、アーク抑制装置が提供される。

　また本開示によれば、交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して直列に備え、各前記電流制限回路は、前記交流電源からの交流電力が負荷に供給される際には前記交流電源からの電流を遮断し、前記交流電源からの交流電力の前記負荷への供給が遮断された際には遮断時に発生する電位差により生じる電流を流した後に前記交流電源からの電流を遮断する、アーク抑制装置が提供される。

　また本開示によれば、交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して直列に備え、各前記電流制限回路は、前記交流電源からの交流電力が負荷に供給された際にはオフ状態となり、前記交流電源からの交流電力の前記負荷への供給が遮断される際には遮断時に発生する電位差によりオン状態となった後、該電位差により生じる電流を流した後にオフ状態となるスイッチング素子と、前記交流電源からの交流電力の前記負荷への供給が遮断された際に前記スイッチング素子のゲート電圧を上昇させる容量素子と、を備える、アーク抑制装置が提供される。

　以上説明したように本開示によれば、交流電力を遮断するアーク抑制装置において、交流電源からの交流電力の供給と遮断とを切り替える遮断器の長寿命化を図ることが可能な、新規かつ改良されたアーク抑制装置を提供することが出来る。

　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。

本開示の一実施形態に係るアーク抑制装置の回路構成例を示す説明図である。アーク抑制装置１００における電流及び電圧の時間的推移を示す説明図である。同実施形態に係るアーク抑制装置の回路構成例を示す説明図である。同実施形態に係るアーク抑制装置の回路構成例を示す説明図である。

　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

　なお、説明は以下の順序で行うものとする。
　１．本開示の実施の形態
　　１．１．背景
　　１．２．構成例
　２．まとめ

　＜１．本開示の一実施形態＞
　［１．１．背景］
　本開示の一実施形態について詳細に説明する前に、まず本開示の一実施形態の背景について説明する。

　直流給電でも交流給電でも、電力の切断時には、電圧と電流がある所定の値以上になると、電極間の電位差によるスパークやアーク放電が発生する。交流の場合、所定の時間毎（例えば１０ミリ秒毎）に電圧がゼロとなる瞬間があるので、アーク放電は少なくとも上記所定の時間内（例えば１０ミリ秒以内）に自然に止まる。

　しかし、交流の遮断に用いられる遮断回路の接点の乖離時に、その瞬間の接点電圧と電流がある一定の値以上であるとアークが発生するが、そのアークにより接点が劣化してしまい、遮断回路の寿命を短縮させることに繋がっていた。半導体のサイリスタ等を用いて、交流電のゼロクロス点で遮断する方式もあるが、電流を導通させている間、半導体の内部抵抗による発熱があり、小型化が出来ず、遮断は交流のゼロクロス点を利用するため、ゼロクロス点になるまで遮断できない。

　そこで本件開示者は、上述した点に鑑み、交流を遮断する際に、接点の乖離時のアークの発生を抑え、接点の劣化を防ぐことで長寿命化を図ることが可能なアーク抑制装置について鋭意検討を行った。その結果、本件開示者は、以下で説明するように、交流を遮断する際に、接点の乖離時のアークの発生を抑え、接点の劣化を防ぐことで長寿命化を図ることが可能なアーク抑制装置を考案するに至った。

　以上、本開示の一実施形態の背景について説明した。続いて、本開示の一実施形態について詳細に説明する。

　［１．２．構成例］
　図１は、本開示の一実施形態に係るアーク抑制装置の回路構成例を示す説明図である。図１に示したアーク抑制装置は、交流電力の遮断時に発生しうるアークを抑制する装置である。以下、図１を用いて本開示の一実施形態に係るアーク抑制装置の回路構成例について説明する。

　図１に示したアーク抑制装置１００は、交流電源Ｖ１から供給される交流電力をリレーＲＹ１で遮断する際に、リレーＲＹ１でのアークの発生を抑制する装置である。交流電源Ｖ１は、例えば１００Ｖの交流電力を供給する電源である。またリレーＲＹ１は、直流電源Ｖ２からの電力によりオンとオフとが切り替わる。図１に示したように、アーク抑制装置１００はリレーＲＹ１と並列に設けられる。またアーク抑制装置１００は、並列に設けられた電流制限回路ＡＦ１、ＡＦ２を有する。

　電流制限回路ＡＦ１は、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）　Ｍ２と、ツェナーダイオードＤ３と、ダイオードＤ４と、抵抗Ｒ３、Ｒ５と、コンデンサＣ４と、を有する。電流制限回路ＡＦ２は、ＭＯＳＦＥＴ　Ｍ１と、ツェナーダイオードＤ１と、ダイオードＤ２と、抵抗Ｒ１、Ｒ２と、コンデンサＣ４と、を有する。

　電流制限回路ＡＦ１は、交流電源Ｖ１が負の電圧の状態でリレーＲＹ１により電流の遮断がなされた際に、リレーＲＹ１でのアークの発生を抑制する回路である。電流制限回路ＡＦ２は、交流電源Ｖ１が正の電圧の状態でリレーＲＹ１により電流の遮断がなされた際に、リレーＲＹ１でのアークの発生を抑制する回路である。

　まず電流制限回路ＡＦ１を構成する各素子について説明する。ＭＯＳＦＥＴ　Ｍ２は、本実施形態ではｎ型のＭＯＳＦＥＴを用いている。ＭＯＳＦＥＴ　Ｍ２は交流電源Ｖ１から電流が流れる経路上に設けられる。コンデンサＣ４は、ＭＯＳＦＥＴ　Ｍ２のドレイン端子とゲート端子との間に設けられる。また抵抗Ｒ３は、ＭＯＳＦＥＴ　Ｍ２のゲート端子とソース端子との間に設けられる。抵抗Ｒ３は、ＭＯＳＦＥＴ　Ｍ２のゲート端子に電圧を印加する時間を、コンデンサＣ４と共に設定するために設けられる。そしてコンデンサＣ４と抵抗Ｒ３とは直列に接続されている。ツェナーダイオードＤ３は、リレーＲＹ１の接点が接続された際に、コンデンサＣ４に蓄えられている電荷を放電するために設けられる。またツェナーダイオードＤ３は、ＭＯＳＦＥＴ　Ｍ２のゲート端子の保護のために設けられる。ダイオードＤ４は、ＭＯＳＦＥＴ　Ｍ２の寄生逆ダイオードによる電流を抑制する。電流制限回路ＡＦ１は、交流電源Ｖ１が正の電圧の状態でリレーＲＹ１により電流の遮断がなされた際に、ダイオードＤ４によって逆バイアスとなっており、アーク抑制装置１００から切り離される。

　次に電流制限回路ＡＦ２を構成する各素子について説明する。ＭＯＳＦＥＴ　Ｍ１は、本実施形態ではｎ型のＭＯＳＦＥＴを用いている。ＭＯＳＦＥＴ　Ｍ１は交流電源Ｖ１から電流が流れる経路上に設けられる。コンデンサＣ１は、ＭＯＳＦＥＴ　Ｍ１のドレイン端子とゲート端子との間に設けられる。また抵抗Ｒ１は、ＭＯＳＦＥＴ　Ｍ１のゲート端子とソース端子との間に設けられる。抵抗Ｒ１は、ＭＯＳＦＥＴ　Ｍ１のゲート端子に電圧を印加する時間を、コンデンサＣ１と共に設定するために設けられる。そしてコンデンサＣ１と抵抗Ｒ１とは直列に接続されている。ツェナーダイオードＤ１は、リレーＲＹ１の接点が接続された際に、コンデンサＣ１に蓄えられている電荷を放電するために設けられる。またツェナーダイオードＤ１は、ＭＯＳＦＥＴ　Ｍ１のゲート端子の保護のために設けられる。ダイオードＤ２は、ＭＯＳＦＥＴ　Ｍ２の寄生逆ダイオードによる電流を抑制する。電流制限回路ＡＦ２は、交流電源Ｖ１が負の電圧の状態でリレーＲＹ１により電流の遮断がなされた際に、ダイオードＤ２によって逆バイアスとなっており、アーク抑制装置１００から切り離される。

　続いてアーク抑制装置１００の機能について説明する。リレーＲＹ１がオン状態にある際は、ＭＯＳＦＥＴ　Ｍ１、Ｍ２はいずれもオフ状態となっている。従ってアーク抑制装置１００には電流が流れない。

　交流電源Ｖ１が負の電圧の状態でリレーＲＹ１により電流の遮断がなされると、リレーＲＹ１の端子間に所定の電位差が発生する。この電位差は、遮断時の交流電源Ｖ１の電圧値に対応する。リレーＲＹ１の端子間に発生した電位差は、コンデンサＣ４を介してＭＯＳＦＥＴ　Ｍ２のゲート電圧を誘起させて、ＭＯＳＦＥＴ　Ｍ２をオン状態にする。ＭＯＳＦＥＴ　Ｍ２がオン状態となると、リレーＲＹ１の端子間の電位差を低下させる方向に電流が流れる。すなわちＭＯＳＦＥＴ　Ｍ２がオン状態となると、ノードＮ５からノードＮ１の方向に電流が流れる。

　ＭＯＳＦＥＴ　Ｍ２がオン状態となると、リレーＲＹ１の端子間の電位差を低下させる方向に電流が流れることにより、リレーＲＹ１の端子間の電位差が低減される。従って、交流電源Ｖ１が負の電圧の状態でリレーＲＹ１により電流の遮断がなされた際に、仮にアークの発生条件を満たしていた場合であっても、リレーＲＹ１においてアークの発生に至ることは無い。

　ＭＯＳＦＥＴ　Ｍ２のドレイン端子とソース端子との間の電圧は、ＦＥＴのゲート電圧による伝達関数に沿った電圧に収まる。リレーＲＹ１の端子間に発生した電位差によってコンデンサＣ４の充電が進むと、ＭＯＳＦＥＴ　Ｍ２のゲート電圧が低下する。ＭＯＳＦＥＴ　Ｍ２のゲート電圧が低下するとやがてＭＯＳＦＥＴ　Ｍ２はオフ状態に移行する。ＭＯＳＦＥＴ　Ｍ２がオフ状態に移行することでＭＯＳＦＥＴ　Ｍ２に電流が流れなくなる。

　交流電源Ｖ１が正の電圧の状態でリレーＲＹ１により電流の遮断がなされると、リレーＲＹ１の端子間に所定の電位差が発生する。この電位差は、遮断時の交流電源Ｖ１の電圧値に対応する。リレーＲＹ１の端子間に発生した電位差は、コンデンサＣ１を介してＭＯＳＦＥＴ　Ｍ１のゲート電圧を誘起させて、ＭＯＳＦＥＴ　Ｍ１をオン状態にする。ＭＯＳＦＥＴ　Ｍ１がオン状態となると、リレーＲＹ１の端子間の電位差を低下させる方向に電流が流れる。すなわちＭＯＳＦＥＴ　Ｍ１がオン状態となると、ノードＮ１からノードＮ５の方向に電流が流れる。

　ＭＯＳＦＥＴ　Ｍ１がオン状態となると、リレーＲＹ１の端子間の電位差を低下させる方向に電流が流れることにより、リレーＲＹ１の端子間の電位差が低減される。従って、交流電源Ｖ１が正の電圧の状態でリレーＲＹ１により電流の遮断がなされた際に、仮にアークの発生条件を満たしていた場合であっても、リレーＲＹ１においてアークの発生に至ることは無い。

　ＭＯＳＦＥＴ　Ｍ１のドレイン端子とソース端子との間の電圧は、ＦＥＴのゲート電圧による伝達関数に沿った電圧に収まる。リレーＲＹ１の端子間に発生した電位差によってコンデンサＣ１の充電が進むと、ＭＯＳＦＥＴ　Ｍ１のゲート電圧が低下する。ＭＯＳＦＥＴ　Ｍ１のゲート電圧が低下するとやがてＭＯＳＦＥＴ　Ｍ１はオフ状態に移行する。ＭＯＳＦＥＴ　Ｍ１がオフ状態に移行することでＭＯＳＦＥＴ　Ｍ１に電流が流れなくなる。

　図２は、アーク抑制装置１００におけるＭＯＳＦＥＴ　Ｍ１、Ｍ２を流れる電流、交流電源Ｖ１の電圧（図１のノードＮ１の電圧）及び出力電圧Ｖｏｕｔ（図１のノードＮ５の電圧）、リレーＲＹ１のオン、オフ状態の時間的推移を示す説明図である。図２ではリレーＲＹ１のオン・オフ状態を直流電源Ｖ２の電圧の時間的推移に置き換えて示す。本実施形態では５Ｖの電圧がリレーＲＹ１に印加されるとリレーＲＹ１がオン状態となる。図２では、符号１１１がＭＯＳＦＥＴ　Ｍ２を流れる電流、符号１１２がＭＯＳＦＥＴ　Ｍ１を流れる電流、符号１２１が図１のノードＮ１の電圧、符号１２２が図１のノードＮ５の電圧、符号１３１が直流電源Ｖ２の電圧の時間的推移をそれぞれ示すものである。

　リレーＲＹ１がオフ状態にある場合は、交流電源Ｖ１からの電流はリレーＲＹ１及びアーク抑制装置１００により遮断されており、出力電圧Ｖｏｕｔは０Ｖである。リレーＲＹ１がオン状態となると、交流電源Ｖ１からの電流はリレーＲＹ１を通って流れる。出力電圧Ｖｏｕｔの電圧は交流電源Ｖ１の電圧の変化に応じて変化する。

　交流電源Ｖ１の電圧が負の電圧となっている時点ｔ１（例えば図２における４０ｍｓ）でリレーＲＹ１がオン状態からオフ状態に切り替わると、出力電圧Ｖｏｕｔは再び０Ｖとなる。またリレーＲＹ１がオン状態からオフ状態に切り替わると、リレーＲＹ１の端子間の電位差によってＭＯＳＦＥＴ　Ｍ２がオン状態になり、短時間の間に電流が流れる。そして上述したようにＭＯＳＦＥＴ　Ｍ２のゲート電圧が低下し、やがてＭＯＳＦＥＴ　Ｍ２はオフ状態に移行する。このようにリレーＲＹ１の端子間の電位差によってＭＯＳＦＥＴ　Ｍ２がオン状態になることで、リレーＲＹ１の端子間のアークの発生を抑えることができる。

　一方、交流電源Ｖ１の電圧が正の電圧となっている時点ｔ２（例えば図２における１１０ｍｓ）でリレーＲＹ１がオン状態からオフ状態に切り替わると、出力電圧Ｖｏｕｔは再び０Ｖとなる。またリレーＲＹ１がオン状態からオフ状態に切り替わると、リレーＲＹ１の端子間の電位差によってＭＯＳＦＥＴ　Ｍ１がオン状態になり、短時間の間に電流が流れる。そして上述したようにＭＯＳＦＥＴ　Ｍ１のゲート電圧が低下し、やがてＭＯＳＦＥＴ　Ｍ１はオフ状態に移行する。このようにリレーＲＹ１の端子間の電位差によってＭＯＳＦＥＴ　Ｍ１がオン状態になることで、リレーＲＹ１の端子間のアークの発生を抑えることができる。

　このように、本開示の一実施形態に係るアーク抑制装置１００は、リレーＲＹ１を用いて交流電源Ｖ１からの電力供給を遮断する際のアークの発生を抑えることができる。アーク抑制装置１００は、リレーＲＹ１の接点間のアークの発生を抑制することで、リレーＲＹ１の長寿命化を図ることが可能となる。

　（変形例）
　図１に示したアーク抑制装置１００の電流制限回路ＡＦ１、ＡＦ２にそれぞれ設けられているダイオードＤ４、Ｄ２は、ＭＯＳＦＥＴ　Ｍ２、Ｍ１のドレイン端子側に設けられていても良い。図３は、本開示の一実施形態に係るアーク抑制装置の回路構成例を示す説明図である。図３に示したアーク抑制装置は、交流電力の遮断時に発生しうるアークを抑制する装置である。

　図３に示したアーク抑制装置１００は、電流制限回路ＡＦ１、ＡＦ２において、ダイオードＤ４、Ｄ２がＭＯＳＦＥＴ　Ｍ２、Ｍ１のドレイン端子側に設けられている点を除けば、図１に示したアーク抑制装置１００と同一の回路構成を有する。このようにダイオードＤ４、Ｄ２がＭＯＳＦＥＴ　Ｍ２、Ｍ１のドレイン端子側に設けられていても、同様に、リレーＲＹ１を用いて交流電源Ｖ１からの電力供給を遮断する際のアークの発生を抑えることができる。

　また図１に示したアーク抑制装置１００は、電流制限回路ＡＦ１、ＡＦ２が並列に設けられていたが、電流制限回路ＡＦ１、ＡＦ２は直列に設けられていても良い。図４は、本開示の一実施形態に係るアーク抑制装置の回路構成例を示す説明図である。図４に示したアーク抑制装置は、交流電力の遮断時に発生しうるアークを抑制する装置である。

　図４に示したアーク抑制装置２００は、交流電源Ｖ１から供給される交流電力をリレーＲＹ１１、ＲＹ１２で遮断する際に、リレーＲＹ１１、１２でのアークの発生を抑制する装置である。交流電源Ｖ１は、例えば１００Ｖの交流電力を供給する電源である。またリレーＲＹ１１、ＲＹ１２は、直流電源Ｖ２からの電力によりオンとオフとが切り替わる。図４に示したように、アーク抑制装置１００はリレーＲＹ１１、ＲＹ１２と並列に設けられる。またアーク抑制装置１００は、直列に設けられる電流制限回路ＡＦ１１、１２を有する。

　電流制限回路ＡＦ１１は、ダイオードＤ４がＭＯＳＦＥＴ　Ｍ２のソース端子とドレイン端子との間に設けられる点を除けば、図１に示したアーク抑制装置１００のＡＦ１と同一の回路構成を有する。また電流制限回路ＡＦ１２は、ダイオードＤ２がＭＯＳＦＥＴ　Ｍ１のソース端子とドレイン端子との間に設けられる点を除けば、図１に示したアーク抑制装置１００のＡＦ１と同一の回路構成を有する。

　図４に示したアーク抑制装置２００では、リレーＲＹ１１、ＲＹ１２がオフになると、電流制限回路ＡＦ１１の抵抗Ｒ３、コンデンサＣ４と、電流制限回路ＡＦ１２のコンデンサＣ１、抵抗Ｒ１とが直列に接続される状態となる。すなわち、図４に示したアーク抑制装置２００は、負荷（抵抗Ｒ４）に繋がるインピーダンスが大きくなるので、リレーＲＹ１１、ＲＹ１２がオフになった際の漏れ電流を少なくすることができる。

　＜２．まとめ＞
　以上説明したように本開示の一実施形態によれば、交流を遮断する際に、交流電源からの交流電力の供給と遮断とを切り替える遮断器の接点の乖離時のアークの発生を抑え、接点の劣化を防ぐことで長寿命化を図ることが可能なアーク抑制装置を提供することが出来る。

　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。

　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して並列に備え、
　各前記電流制限回路は、前記交流電源からの交流電力が負荷に供給される際には前記交流電源からの電流を遮断し、前記交流電源からの交流電力の前記負荷への供給が遮断された際には遮断時に発生する電位差により生じる電流を流した後に前記交流電源からの電流を遮断する、アーク抑制装置。
（２）
　前記電流制限回路は、前記交流電源からの交流電力が負荷に供給された際にはオフ状態となり、前記交流電源からの交流電力の前記負荷への供給が遮断される際には遮断時に発生する電位差によりオン状態となった後、該電位差により生じる電流を流した後にオフ状態となるスイッチング素子を備える、前記（１）に記載のアーク抑制装置。
（３）
　前記電流制限回路は、前記交流電源からの交流電力の前記負荷への供給が遮断された際に前記スイッチング素子のゲート電圧を上昇させる容量素子を備える、前記（２）に記載のアーク抑制装置。
（４）
　前記電流制限回路は、前記スイッチング素子のゲート端子に電圧を印加する時間を、前記容量素子と共に設定する抵抗素子を備える、前記（３）に記載のアーク抑制装置。
（５）
　前記電流制限回路は、前記スイッチング素子のソース端子とゲート端子との間にツェナーダイオードを備える、前記（３）または（４）に記載のアーク抑制装置。
（６）
　交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して並列に備え、
　各前記電流制限回路は、
　前記交流電源からの交流電力が負荷に供給された際にはオフ状態となり、前記交流電源からの交流電力の前記負荷への供給が遮断される際には遮断時に発生する電位差によりオン状態となった後、該電位差により生じる電流を流した後にオフ状態となるスイッチング素子と、
　前記交流電源からの交流電力の前記負荷への供給が遮断された際に前記スイッチング素子のゲート電圧を上昇させる容量素子と、
を備える、アーク抑制装置。
（７）
　前記電流制限回路は、前記スイッチング素子のゲート端子に電圧を印加する時間を、前記容量素子と共に設定する抵抗素子を備える、前記（６）に記載のアーク抑制装置。
（８）
　前記電流制限回路は、前記スイッチング素子のソース端子とゲート端子との間にツェナーダイオードを備える、前記（６）または（７）に記載のアーク抑制装置。
（９）
　交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して直列に備え、
　各前記電流制限回路は、前記交流電源からの交流電力が負荷に供給される際には前記交流電源からの電流を遮断し、前記交流電源からの交流電力の前記負荷への供給が遮断された際には遮断時に発生する電位差により生じる電流を流した後に前記交流電源からの電流を遮断する、アーク抑制装置。
（１０）
　前記電流制限回路は、前記交流電源からの交流電力が負荷に供給される際にはオフ状態となり、前記交流電源からの交流電力の前記負荷への供給が遮断される際には遮断時に発生する電位差によりオン状態となった後、該電位差により生じる電流を流した後にオフ状態となるスイッチング素子を備える、前記（９）に記載のアーク抑制装置。
（１１）
　前記電流制限回路は、前記交流電源からの交流電力の前記負荷への供給が遮断された際に前記スイッチング素子のゲート電圧を上昇させる容量素子を備える、前記（１０）に記載のアーク抑制装置。
（１２）
　前記電流制限回路は、前記スイッチング素子のゲート端子に電圧を印加する時間を、前記容量素子と共に設定する抵抗素子を備える、前記（１１）に記載のアーク抑制装置。
（１３）
　前記電流制限回路は、前記スイッチング素子のソース端子とゲート端子との間にツェナーダイオードを備える、前記（１１）または（１２）に記載のアーク抑制装置。
（１４）
　交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して直列に備え、
　各前記電流制限回路は、
　前記交流電源からの交流電力が負荷に供給された際にはオフ状態となり、前記交流電源からの交流電力の前記負荷への供給が遮断される際には遮断時に発生する電位差によりオン状態となった後、該電位差により生じる電流を流した後にオフ状態となるスイッチング素子と、
　前記交流電源からの交流電力の前記負荷への供給が遮断された際に前記スイッチング素子のゲート電圧を上昇させる容量素子と、
を備える、アーク抑制装置。
（１５）
　前記電流制限回路は、前記スイッチング素子のゲート端子に電圧を印加する時間を、前記容量素子と共に設定する抵抗素子を備える、前記（１４）に記載のアーク抑制装置。
（１６）
　前記電流制限回路は、前記スイッチング素子のソース端子とゲート端子との間にツェナーダイオードを備える、前記（１５）に記載のアーク抑制装置。

　１００、２００　　アーク抑制装置
　ＡＦ１、ＡＦ２、ＡＦ１１、ＡＦ１２　　電流制限回路

Claims

　交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して並列に備え、
　各前記電流制限回路は、前記交流電源からの交流電力が負荷に供給される際には前記交流電源からの電流を遮断し、前記交流電源からの交流電力の前記負荷への供給が遮断された際には遮断時に発生する電位差により生じる電流を流した後に前記交流電源からの電流を遮断する、アーク抑制装置。
　前記電流制限回路は、前記交流電源からの交流電力が負荷に供給された際にはオフ状態となり、前記交流電源からの交流電力の前記負荷への供給が遮断される際には遮断時に発生する電位差によりオン状態となった後、該電位差により生じる電流を流した後にオフ状態となるスイッチング素子を備える、請求項１に記載のアーク抑制装置。
　前記電流制限回路は、前記交流電源からの交流電力の前記負荷への供給が遮断された際に前記スイッチング素子のゲート電圧を上昇させる容量素子を備える、請求項２に記載のアーク抑制装置。
　前記電流制限回路は、前記スイッチング素子のゲート端子に電圧を印加する時間を、前記容量素子と共に設定する抵抗素子を備える、請求項３に記載のアーク抑制装置。
　前記電流制限回路は、前記スイッチング素子のソース端子とゲート端子との間にツェナーダイオードを備える、請求項３に記載のアーク抑制装置。
　交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して並列に備え、
　各前記電流制限回路は、
　前記交流電源からの交流電力が負荷に供給された際にはオフ状態となり、前記交流電源からの交流電力の前記負荷への供給が遮断される際には遮断時に発生する電位差によりオン状態となった後、該電位差により生じる電流を流した後にオフ状態となるスイッチング素子と、
　前記交流電源からの交流電力の前記負荷への供給が遮断された際に前記スイッチング素子のゲート電圧を上昇させる容量素子と、
を備える、アーク抑制装置。
　前記電流制限回路は、前記スイッチング素子のゲート端子に電圧を印加する時間を、前記容量素子と共に設定する抵抗素子を備える、請求項６に記載のアーク抑制装置。
　前記電流制限回路は、前記スイッチング素子のソース端子とゲート端子との間にツェナーダイオードを備える、請求項６に記載のアーク抑制装置。
　交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して直列に備え、
　各前記電流制限回路は、前記交流電源からの交流電力が負荷に供給される際には前記交流電源からの電流を遮断し、前記交流電源からの交流電力の前記負荷への供給が遮断された際には遮断時に発生する電位差により生じる電流を流した後に前記交流電源からの電流を遮断する、アーク抑制装置。
　前記電流制限回路は、前記交流電源からの交流電力が負荷に供給される際にはオフ状態となり、前記交流電源からの交流電力の前記負荷への供給が遮断される際には遮断時に発生する電位差によりオン状態となった後、該電位差により生じる電流を流した後にオフ状態となるスイッチング素子を備える、請求項９に記載のアーク抑制装置。
　前記電流制限回路は、前記交流電源からの交流電力の前記負荷への供給が遮断された際に前記スイッチング素子のゲート電圧を上昇させる容量素子を備える、請求項１０に記載のアーク抑制装置。
　前記電流制限回路は、前記スイッチング素子のゲート端子に電圧を印加する時間を、前記容量素子と共に設定する抵抗素子を備える、請求項１１に記載のアーク抑制装置。
　前記電流制限回路は、前記スイッチング素子のソース端子とゲート端子との間にツェナーダイオードを備える、請求項１１に記載のアーク抑制装置。
　交流電源からの交流電力の供給と遮断とを切り替える遮断器と並列に設けられる電流制限回路を前記交流電源からの双方向の電流に対応して直列に備え、
　各前記電流制限回路は、
　前記交流電源からの交流電力が負荷に供給された際にはオフ状態となり、前記交流電源からの交流電力の前記負荷への供給が遮断される際には遮断時に発生する電位差によりオン状態となった後、該電位差により生じる電流を流した後にオフ状態となるスイッチング素子と、
　前記交流電源からの交流電力の前記負荷への供給が遮断された際に前記スイッチング素子のゲート電圧を上昇させる容量素子と、
を備える、アーク抑制装置。
　前記電流制限回路は、前記スイッチング素子のゲート端子に電圧を印加する時間を、前記容量素子と共に設定する抵抗素子を備える、請求項１４に記載のアーク抑制装置。
　前記電流制限回路は、前記スイッチング素子のソース端子とゲート端子との間にツェナーダイオードを備える、請求項１５に記載のアーク抑制装置。