JP2010040977A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】コンタクトプラグの断面積及び層毎のコンタクト接続部の面積を縮小することができる積層構造を有する半導体記憶装置と、その製造方法を提供する。
【解決手段】半導体基板と、この半導体基板上に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイ層を複数積層してなるセルアレイブロックと、複数の前記セルアレイ層の複数の第１の配線間、複数の第２の配線間、前記第１若しくは第２の配線及び前記半導体基板間、又は前記第１若しくは第２の配線及び他の金属配線間を接続する前記セルアレイ層の積層方向に延びる複数のコンタクトプラグとを備え、所定の前記セルアレイ層の第１又は第２の配線は、前記コンタクトプラグの両側面と接触するコンタクト接続部が形成されている
【選択図】図７

Description

本発明は、半導体記憶装置に関し、特に、積層構造を有する不揮発性半導体記憶に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電体ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすメモリ素子等が知られている（特許文献１）。
この抵抗変化型メモリはトランジスタに替えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で３ 次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
このような積層構造を持つ半導体記憶装置の多くは、所定のメモリ層の配線と異なるメモリ層の配線とを接続するためのコンタクトプラグを備えている。更に、各メモリ層の配線の端部には、このコンタクトプラグに接続するためのコンタクト接続部が形成されている。そのため、これらコンタクトプラグ及びコンタクト接続部を形成するためのスペースを設ける必要があり、チップ面積の増大を招くばかりでなく、接続状態によっては、メモリ層の配線毎の電気的特性にばらつきが生じるため問題となる。
特開２００６−３４４３４９号、段落００２１ 特開２００５−５２２０４５号
本発明は、積層構造を有し、層間接続により生ずる接触抵抗の増大を招くことなく、コンタクトプラグの断面積及び層毎のコンタクト接続部の面積を縮小することができる半導体記憶装置と、その製造方法を提供することを目的とする。
本発明の一態様に係る半導体記憶装置は、半導体基板と、この半導体基板上に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイ層を複数積層してなるセルアレイブロックと、複数の前記セルアレイ層の複数の第１の配線間、複数の第２の配線間、前記第１若しくは第２の配線及び前記半導体基板間、又は前記第１若しくは第２の配線及び他の金属配線間を接続する前記セルアレイ層の積層方向に延びる複数のコンタクトプラグとを備え、所定の前記セルアレイ層の第１又は第２の配線は、前記コンタクトプラグの両側面と接触するコンタクト接続部が形成されていることを特徴とする。
本発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上に、互いに交差する第１及び第２の配線とこれら第１及び第２の配線の各交差部で両配線間に接続されたメモリセルを備えたセルアレイ層を複数多層に形成する工程と、所定の間隙を持つ２つの凸形状を有するマスクを用い、前記第１及び第２の配線にコンタクト接続部を形成する工程と、複数の前記セルアレイ層に形成された前記コンタクト接続部の間隙を貫通する貫通孔を形成する工程と、形成された前記貫通孔に導電性材料を充填して前記各セルアレイ層の前記第１又は第２の配線と前記半導体基板とをそれぞれ個別に接続する前記セルアレイ層の積層方向に延びる複数のコンタクトプラグを形成する工程とを有することを特徴とする。
本発明によれば、積層構造を有し、層間接続により生ずる接触抵抗の増大を招くことなく、コンタクトプラグの断面積及び層毎のコンタクト接続部の面積を縮小することができる半導体記憶装置と、その製造方法を提供することができる。
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置のブロック図である。
この半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を複数積層してなるセルアレイブロックを備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリ層へのアクセスかを判定し、そのメモリ層に対応するパラメータを用いて、パルスジェネレータ８からのパルスの高さ・幅を制御する。このパラメータは、メモリ層ごとの書き込み等の特性を把握した上で、各メモリ層の書き込み特性が均一になるように求められた値であり、メモリセルに保存されている。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本の第１の配線としてビット線ＢＬ（０）〜ＢＬ（２）が平行に配設され、これと交差して複数本の第２の配線としてワード線ＷＬ（０）〜ＷＬ（２）が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ２、ＥＬ１が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
図４は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１０、１１の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１０を固定電位、電極層１１側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１１側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１１側に移動した拡散イオンは、電極層１１から電子を受け取り、メタルとして析出するため、メタル層１１を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
なお、電極ＥＬ２及びビット線ＢＬ間には、タングステン（Ｗ）からなるストッパＳＴが設けられている。これは、後述する半導体記憶装置の製造工程において、ＣＭＰによる平坦化処理を積層方向の所定位置で止める役割を果たすものである。
図５は、本実施形態に係る半導体記憶装置のワード線ＷＬ、ビット線ＢＬ及びコンタクトプラグＣＬの接続を示す概略図である。
この半導体記憶装置は、半導体基板ＳＢ上に形成された積層構造体のうち最下層の金属配線Ｍ１から最上層の金属配線Ｍ２にかけて複数のビット線ＢＬ１、ＢＬ２が配置されている。また、金属配線Ｍ１及びビット線ＢＬ１間、ビット線ＢＬ１及びＢＬ２間、ビット線ＢＬ２及び金属配線Ｍ２間には、それぞれビット線ＢＬと交差する複数のワード線ＷＬ１、ＷＬ２、ＷＬ３が配置されている。さらに、ワード線ＷＬ１及びビット線ＢＬ１、ビット線ＢＬ１及びワード線ＷＬ２、ワード線ＷＬ２及びビット線ＢＬ２、ビット線ＢＬ２及びワード線ＷＬ３の各交差部には、図３に示すメモリセルＭＣが接続されている。これにより、積層方向に隣接するメモリセルＭＣによりビット線ＢＬあるいはワード線ＷＬが共有される４層構造のメモリセルアレイ１が構成される。
所定のワード線ＷＬ２、ＷＬ３及び金属配線Ｍ２は、ワード線ＷＬ２、ＷＬ３の端部において積層方向に延びるコンタクトプラグＣＬｗ２により接続されている。このコンタクトプラグＣＬｗ２は、金属配線Ｍ２から所定のワード線ＷＬ２にかけて次第に細くなる錐台形状になっており、ワード線ＷＬ３上面において段差が形成されている。所定のワード線ＷＬ３の端部には、このコンタクトプラグＣＬｗ２の段差直下の両側面を挟むように形成された２枚の平行な板状部分からなるコンタクト接続部が形成されている。これにより、所定のワード線ＷＬ２、ＷＬ３及び金属配線Ｍ２は、ほぼ同電位となる。同様に、所定のワード線ＷＬ２及び金属配線Ｍ１は、ワード線ＷＬ２、ＷＬ１の端部において、積層方向に延びるコンタクトプラグＣＬｗ１により接続されている。コンタクトプラグＣＬｗ１にも、ワード線ＷＬ１の上面において段差が形成されており、ワード線ＷＬ１の端部には、コンタクトプラグＣＬｗ１の段差直下の両側面を挟むように形成された２枚の平行な板状部分からなるコンタクト接続部が形成されている。
また、その他必要に応じて、所定のワード線ＷＬ２と半導体基板ＳＢとのコンタクトをとるための積層方向に延びるコンタクトプラグＣＬｗ３が形成されている。
一方、金属配線Ｍ１、Ｍ２及びビット線ＢＬ１、ＢＬ２の間にも、積層方向に延びるコンタクトプラグＣＬｂ１〜ＣＬｂ４が形成されている。なお、図ではメモリセルアレイ１に対してワード線ＷＬ１〜ＷＬ３のコンタクトプラグＣＬｗ１〜ＣＬｗ３とは反対側にビット線ＢＬ１、ＢＬ２のコンタクトプラグＣＬｂ１〜ＣＬｂ４が形成されているように表現されているが、実際にはビット線ＢＬ１、ＢＬ２の延びる方向の一方の側にコンタクトプラグＣＬｂ１〜ＣＬｂ４が形成される。コンタクトプラグＣＬｂ１は、所定のビット線ＢＬ２、ＢＬ１及び金属配線Ｍ１を接続する。同様に、コンタクトプラグＣＬｂ２、ＣＬｂ３、ＣＬｂ４は、金属配線Ｍ２及びビット線ＢＬ２、ビット線ＢＬ２及び金属配線Ｍ１、金属配線Ｍ２及びビット線ＢＬ２をそれぞれ接続する。
（ビット線、ワード線の端部の形状）
次に、ビット線ＢＬ及びワード線ＷＬの端部の形状について説明する。
図６は、コンタクトプラグＣＬｂが貫通しないコンタクト接続部が形成されたビット線ＢＬ（例えば、図５のＢＬ２）の端部の形状を示す図である。
ビット線ＢＬは、メモリセルＭＣが配置されるメモリセル領域ＡＲ１及びコンタクトプラグＣＬｂが配置される周辺領域ＡＲ２に亘って形成されている（以下の説明において、ビット線ＢＬと平行で、周辺領域ＡＲ２からメモリセル領域ＡＲ１に向かう方向を「カラム方向」、ワード線ＷＬと平行で、カラム方向に対し直交する方向を、「ロウ方向」という）。
複数のビット線ＢＬは、所定の幅Ｆ（例えば、４３ｎｍ）で形成されており、相互にロウ方向に長さＦの間隔をもって平行に配置されている。
ロウ方向に所定位置からｋ（ｋは整数）番目のビット線ＢＬ（ｋ）は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までカラム方向に伸びている。
ｋ＋１番目のビット線ＢＬ（ｋ＋１）は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までカラム方向に伸び、この位置からカラム方向に距離２Ｆ離れた位置Ｐ１１、位置Ｐ１１からカラム方向に距離２Ｆ、ロウ方向に距離２Ｆ離れた位置Ｐ１２、位置Ｐ１２からカラム方向に距離２６Ｆ離れた位置Ｐ１３、位置Ｐ１３からカラム方向に距離２Ｆ、ロウ方向に距離２Ｆ離れた位置Ｐ１４を経由してカラム方向に延びる。また、位置Ｐ１４からカラム方向に距離７Ｆ離れた位置と、この位置からカラム方向に４Ｆ、ロウ方向に距離６．５Ｆ離れた位置とを頂点とする矩形状のコンタクト接続部Ｃｂ１が形成されている。
ｋ＋２番目のビット線ＢＬ（ｋ＋２）は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までカラム方向に伸びている。
ｋ＋３番目のビット線ＢＬ（ｋ＋３）は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までカラム方向に伸び、さらに、この位置からカラム方向に距離２８Ｆ離れた位置まで伸びている。また、領域ＡＲ１及びＡＲ２の境界の位置からカラム方向に距離１４Ｆの位置と、この位置からカラム方向に距離４Ｆ、ロウ方向に距離８．５Ｆ離れた位置を頂点とする矩形状のコンタクト接続部Ｃｂ３が形成されている。
ｋ＋４番目のビット線ＢＬ（ｋ＋４）は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までカラム方向に伸びている。
ｋ＋５番目のビット線ＢＬ（ｋ＋５）は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までカラム方向に伸び、この位置からカラム方向に距離２Ｆ離れた位置Ｐ５１、位置Ｐ５１からカラム方向に距離６Ｆ、ロウ方向に距離６Ｆ離れた位置Ｐ５２を経由し、位置Ｐ５２からカラム方向に距離２０Ｆ離れた位置まで伸びる。また、位置Ｐ５２からカラム方向に距離１Ｆ、ロウ方向に距離−８．５Ｆ離れた位置と、この位置からカラム方向に距離４Ｆ、ロウ方向に距離８Ｆ離れた位置とを頂点とする矩形状のコンタクト接続部Ｃｂ５が形成されている。
ｋ＋６番目のビット線ＢＬ（ｋ＋６）は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までカラム方向に伸びている。
ｋ＋７番目のビット線ＢＬ（ｋ＋７）は、メモリセル領域ＡＲ１において、周辺領域ＡＲ２の境界までカラム方向に伸び、この位置からカラム方向に距離２Ｆ離れた位置Ｐ７１、位置Ｐ７１からカラム方向に距離４Ｆ、ロウ方向に距離４Ｆ離れた位置Ｐ７２、位置Ｐ７２からカラム方向に距離２４Ｆ離れた位置Ｐ７３、位置Ｐ７３からカラム方向に距離４Ｆ、ロウ方向に距離−４Ｆ離れた位置Ｐ７４を経由し、カラム方向に延びている。また、位置Ｐ７４から、カロウ方向に距離−６．５Ｆ離れた位置と、この位置からカラム方向に距離４Ｆ、ロウ方向に距離６．５Ｆ離れた位置とを頂点とする矩形状のコンタクト接続部Ｃｂ７が形成されている。
また、これらビット線ＢＬ（ｋ）〜ＢＬ（ｋ＋７）のいずれにも接続されない島状のコンタクト接続部Ｃｂ１´、Ｃｂ３´、Ｃｂ５´及びＣｂ７´が形成されている。
コンタクト接続部Ｃｂ１´は、位置Ｐ７４からカラム方向に距離１５Ｆ、ロウ方向に距離６．５Ｆ離れた位置と、この位置から、カラム方向に距離４Ｆ、ロウ方向に距離５Ｆ離れた位置とを頂点とする矩形状の領域である。
コンタクト接続部Ｃｂ３´は、位置Ｐ５２からカラム方向に距離１６Ｆ、ロウ方向に距離−８．５Ｆ離れた位置と、この位置からロウ方向に距離４Ｆ、カラム方向に距離７Ｆ離れた位置とを頂点とする矩形状の領域である。
コンタクト接続部Ｃｂ５´は、位置Ｐ５２からカラム方向に距離１１Ｆ、ロウ方向に距離−８．５Ｆ離れた位置と、この位置からロウ方向に距離４Ｆ、カラム方向に距離７Ｆ離れた位置とを頂点とする矩形状の領域である。
コンタクト接続部Ｃｂ７´は、位置Ｐ１４からカラム方向に距離１０Ｆ、ロウ方向に距離６．５Ｆ離れた位置と、この位置から、カラム方向に距離４Ｆ、ロウ方向に距離５Ｆ離れた位置とを頂点とする矩形状の領域である。
これらコンタクト接続部Ｃｂ１´、Ｃｂ３´、Ｃｂ５´及びＣｂ７´の図示されない面には、コンタクトプラグＣＬｂを介して下層のビット線ＢＬに接続されている。他方、図示された面には、コンタクトプラグＣＬｂを介して上層のビット線ＢＬに接続されている。つまり、コンタクト接続部Ｃｂ１´、Ｃｂ３´、Ｃｂ５´及びＣｂ７´は、下層及び上層のビット線ＢＬの接続を中継するものである。
上記、ビット線ＢＬ（ｋ）〜ＢＬ（ｋ＋７）とコンタクト接続部Ｃｂ１´、Ｃｂ３´、Ｃｂ５´及びＣｂ７´からなるレイアウトパターンが、ロウ方向に繰り返し配置されている。
図７は、コンタクトプラグＣＬｂが貫通するコンタクト接続部が形成されたビット線ＢＬ（例えば図５のＢＬ１）の端部の形状を示す図である。
図７のレイアウトは、コンタクト接続部Ｃｂを除いて、図６と同様である。
ビット線ＢＬ（ｋ＋１）のコンタクト接続部Ｃｂ１は、位置Ｐ１４からカラム方向に距離１２Ｆ離れた位置と、この位置からカラム方向に距離４Ｆ、ロウ方向に距離６．５Ｆ離れた位置とを頂点とする矩形領域に形成されている。
ビット線ＢＬ（ｋ＋３）のコンタクト接続部Ｃｂ３は、ビット線ＢＬ（ｋ＋３）とメモリセル領域ＡＲ１及び周辺領域ＡＲ２との境界面とが交差する位置からカラム方向に距離２４Ｆ、ロウ方向に０．５Ｆ離れた位置と、この位置からカラム方向に距離４Ｆ、ロウ方向に距離８Ｆ離れた位置とを頂点とする矩形領域に形成されている。
ビット線ＢＬ（ｋ＋５）のコンタクト接続部Ｃｂ５は、位置Ｐ５２からカラム方向に距離１１Ｆ、ロウ方向にロウ方向に距離−８．５Ｆ離れた位置と、この位置からカラム方向に距離４Ｆ、ロウ方向に距離８Ｆ離れた位置を頂点とする矩形領域に形成されている。
ビット線ＢＬ（ｋ＋７）のコンタクト接続部Ｃｂ７は、位置Ｐ７４からカラム方向に距離１０Ｆ、ロウ方向に距離−６．５Ｆ離れた位置と、この位置からカラム方向に距離４Ｆ、ロウ方向に距離６Ｆ離れた位置とを頂点とする矩形領域に形成されている。
図７に示すコンタクト接続部Ｃｂは、図６に示したコンタクト接続部Ｃｂと異なる形状をしている。具体的には、ビット線ＢＬに対して直交する方向に張り出した２つの板状部分からなる。これら２つの板状部分は、コンタクトプラグＣＬｂの両側面を挟むように形成されており、コンタクトプラグＣＬｂの側面に形成された段差部分に接触するように配置されている。これにより、各ビット線ＢＬは、それぞれが有するコンタクト接続部Ｃｂ及びこのコンタクト接続部Ｃｂに挟まれたコンタクトプラグＣＬｂを介して、異なる層のビット線ＢＬに接続される。
なお、図６、図７は、ビット線ＢＬについて説明したが、ワード線ＷＬについても、カラム方向及びロウ方向が相互に変わることを除いて、同様の形状となる。
次に、上述したコンタクト接続部Ｃｂ及びコンタクトプラグＣＬｂのサイズについて説明する。
図８は、図５の点線で囲まれた部分におけるコンタクト接続部Ｃｂ及びコンタクトプラグＣＬｂの形状を示す図である。図中の各箇所の長さ表示は、ビット線ＢＬ１とコンタクト接続部ＣｂとコンタクトプラグＣＬｂの接触幅を６０ｎｍ以上、ビット線ＢＬ１の高さにおけるコンタクトプラグＣＬｂの幅ｗｃｍ１を８０ｎｍ以上確保する条件により算出された値である。その他、金属配線Ｍ１からビット線ＢＬ１上面の高さｈｂｍ＝４９０ｎｍ、ビット線ＢＬ１上面からビット線ＢＬ２底面の高さｈｍｔ＝４８０ｎｍ、ビット線ＢＬ１の厚さｔｌｍ＝５０ｎｍとなっている。
はじめに、カラム方向のサイズを求める。
先ず、ビット線ＢＬ１の端部に形成され、コンタクトプラグを挟むよう形成された板状部分の幅ｗｌｍ、２つの板状部分の間隔ｗｃｍ１、ビット線ＢＬ１上面の高さにおけるコンタクトプラグの幅ｗｃｍ２を求める。ｗｌｍのばらつきを±２０％、ｗｃｌ２のばらつきを±２０％、ビット線ＢＬ１のコンタクト接続部ＣｂとコンタクトプラグＣＬｂの合わせずれを２５ｎｍとすると、５ｎｍのマージンを確保したい場合、以下の（１）、（２）式が成立する。
Figure 2010040977
Figure 2010040977
（１）、（２）式よりｗｌｍ≒１１０ｎｍ、ｗｃｍ２≒２１０ｎｍとなる。したがって、ｗｌｍのばらつき±２０％、ｗｃｌ２のばらつき±２０％を考慮すると、ｗｌｍ＝１１０±２２ｎｍ、ｗｃｍ２＝２１０±４２ｎｍ、ｗｃｍ１＝９６±１６ｎｍとなる。
続いて、ビット線ＢＬ２底面（コンタクトプラグＣＬｂ上面）の幅ｗｃｔとビット線ＢＬ２のコンタクト接続部Ｃｂの幅を求める。ここで、ｗｃｔは、コンタクトプラグのテーパー角度を８７°とすると、
Figure 2010040977
となり、ｗｃｔ≒２６０ｎｍとなる。したがって、ｗｃｔの寸法ばらつき２０％を考慮すると、ｗｃｔ＝２６０±５２ｎｍとなる。また、ビット線ＢＬ２のコンタクト接続部の寸法ばらつき±２０％、テーパー角度のばらつき±０．５°、ビット線ＢＬ２方向の規格合わせずれ２５ｎｍ及びビット線ＢＬ２のコンタクト接続部の幅ｗｌｔ自身の寸法ばらつき２０％を考慮すると、ビット線ＢＬ２のコンタクト接続部の幅ｗｌｔは、４６０±９２ｎｍとなる。
続いて、ビット線ＢＬ１上面（コンタクトプラグＣＬｂ底面）の幅ｗｃｂと、金属配線Ｍ１のコンタクト接続部Ｍ１の幅ｗｌｂを求める。ここで、ｗｃｂは、コンタクトプラグのテーパー角度を８７°とすると、
Figure 2010040977
となり、ｗｃｂ≒５０ｎｍとなる。したがって、ｗｃｂの寸法ばらつき２０％を考慮すると、ｗｃｂ＝５０±１０ｎｍとなる。また、金属配線Ｍ１のコンタクト接続部の寸法ばらつき±２０％、テーバー角度のばらつき±０．５°、金属配線Ｍ１方向の規格合わせずれ２５ｎｍ及び金属配線Ｍ１のコンタクト接続部の幅ｗｌｂ自身の寸法ばらつき２０％を考慮すると、金属配線Ｍ１のコンタクト接続部の幅ｗｌｂは、１３３±２７ｎｍとなる。
次に、ロウ方向のサイズを求める。
先ず、コンタクトプラグＣＬｂ底部の奥行ｄｃｂを求める。ここで、４３ｎｍ世代のＮＡＮＤフラッシュメモリのコンタクトプラグ底部の面積が４３ｎｍ×４３ｎｍであり、これと同程度の面積を確保したい場合、先ほど求めたコンタクトプラグＣＬｂ底部の幅ｗｃｂ＝５０ｎｍから、ｄｃｂ≒３６ｎｍとなる。また、ｄｃｂの寸法ばらつき１５％を考慮すると、ｄｃｂ＝３６±１０ｎｍとなる。また、金属配線Ｍ１のコンタクト接続部の奥行ｄｌｂと、金属配線Ｍ１のコンタクト接続部のワード線ＷＬ方向のフリンジｄｍｂとすると、５ｎｍのマージンを確保したい場合、以下の（５）、（６）式が成立する。
Figure 2010040977
Figure 2010040977
（５）、（６）式より、ｄｍｂ≒６２ｎｍ、ｄｌｂ≒１６０ｎｍとなる。したがって、ｄｌｂの寸法ばらつき１５％を考慮するとｄｌｂ＝１６０±２４ｎｍとなる。
続いて、ビット線ＢＬ１上面の高さにおけるコンタクトプラグＣＬｂの奥行ｄｃｍとビット線ＢＬ２底面の高さにおけるコンタクトプラグｄｌｂの奥行ｄｃｔを求める。ここで、コンタクトプラグのカラム方向のテーパー角度を８８．５°とすると、ｄｃｍ≒６２ｎｍとなり、寸法ばらつき１５％を考慮すると、ｄｃｍ＝６２±１０ｎｍとなる。また、ｄｃｔ≒８６ｎｍとなり、寸法ばらつき１５％を考慮すると、ｄｃｔ＝８６±１３ｎｍとなる。
参考までに、比較例に係る半導体装置のコンタクト接続部とコンタクトプラグの各サイズを図２６に示す。これは、図２５に示すように、ビット線ＢＬの端部に形成されたコンタクト接続部の板状部分が、コンタクトプラグの一方にしかない場合のコンタクトプラグ及びコンタクト接続部の場合である。図中の各値も、図８の場合と同様に、ビット線ＢＬ１のコンタクト接続部上面とコンタクトプラグの接触幅ｗｌｃを６０ｎｍ以上、ビット線ＢＬ１の高さにおけるコンタクトプラグの幅ｗｃｍ１を８０ｎｍ以上確保する条件により算出されている。
この場合、ビット線ＢＬ２０１上面におけるビット線ＢＬ方向のずれは、コンタクトプラグの寸法ばらつき等のアライメント誤差を考慮すると５６ｎｍとなる。よって、ｗｌｃ＝１１７±５６ｎｍ、ｗｃｍ１＝１３７±５６ｎｍとなり、ビット線ＢＬ２上面における幅ｗｃｍ２については２５５±５１ｎｍとなる。
次に、ビット線ＢＬ方向のコンタクトプラグＣＬｂのテーパー角度を８７°とし、アライメント誤差を考慮すると、ビット線ＢＬ１下面及び金属配線Ｍ１上面におけるコンタクトプラグＣＬｂの幅ｗｃｔ及びｗｃｂは、それぞれ、ｗｃｂ＝８５±１７ｎｍ及びｗｃｔ＝３００±６０ｎｍとなる。これに伴い、例えばビット線ＢＬ２のコンタクト接続部の幅ｗｌｔを、ｗｌｔ＝５０５±１０１ｎｍ確保する必要がある。
以上から分かるように、本実施形態によれば、図２６に示す比較例の場合に比べるコンタクト接続部及びコンタクトプラグのサイズ（幅）を小さくできることが分かる。これは、図２６の比較例のようにコンタクト接続部の板状部分が一方にしかない場合、コンタクト接続部に対してコンタクトプラグがずれる結果、そのずれに比例して接触面積が増減するため、コンタクト接続部及びコンタクトプラグの寸法ばらつき以外にもコンタクト接続部に対するコンタクトプラグの合わせずれをも考慮して接触面積を確保する必要があるためである。この点、図８に示す本実施形態のようにコンタクト接続部の板状部分がコンタクトプラグの両側面にある場合、コンタクト接続部に対してコンタクトプラグがずれ、一方の板状部分とコンタクトプラグとの接触面積が減少したとしても、他方の板状部分とコンタクトプラグとの接触面積が増大するため、２枚の板状部分とコンタクトプラグとの総接触面積に大きく影響しない。つまり図８に示す本実施形態は、図２５に示す比較例に比べ、コンタクト接続部とコンタクトプラグとの合わせずれに強い構造を有していると言える。
また、コンタクト接続部及びコンタクトプラグを小さくできる結果、本実施形態によれば、コンタクト接続部及びコンタクトプラグの領域確保に伴うチップ面積の増大をより抑止することができる。
（本実施形態に係る半導体記憶装置の製造工程）
図９〜図２０は、ワード線ＷＬ１以上の形成工程を工程順に示した斜視図である。これら図９〜図２０を適宜参照しながら、上層部の形成プロセスを説明する。なお、説明の便宜上、一部の絶縁体は図示を省略している。
まず、層間絶縁膜が形成されたら、その上に順次、層Ｌ１１〜Ｌ１７を堆積させる。ここで、層Ｌ１１〜Ｌ１７は、後に、ワード線ＷＬ１、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、及びストッパＳＴとなる。
続いて、上記積層構造の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第１の異方性エッチングを行う。これにより、層Ｌ１１〜Ｌ１７を貫通する所定ピッチでカラム方向に延びる溝Ｔ１が形成される。ここで、層Ｌ１１は、ワード線ＷＬ１となる。また、ワード線ＷＬ１の端部のコンタクト接続部が省略されているが、コンタクト接続部は図７に示すようなパターンのマスクを使用して形成されている。
続いて、溝Ｔ１に層間絶縁層ＩＬ１１を埋め込む。この層間絶縁膜ＩＬ１１の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いて、ＣＭＰ等による平坦化処理を行い、余分な層間絶縁膜ＩＬ１１の除去と、層Ｌ１７の露出を行う。ここで、層Ｌ１７（後にストッパＳＴ）は、ＣＭＰによる平坦化処理を積層方向の所定位置で止める役割を果たす。
続いて、ＣＭＰを行った面上に順次、層Ｌ２１〜Ｌ２７を堆積させる。層Ｌ２１〜層Ｌ２７は、後にビット線ＢＬ１、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパＳＴとなる。ここまでの状態を図９に示す。
続いて、図９に示した積層構造の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第２の異方性エッチングを行う。これにより、図１０に示すように、層Ｌ２１〜Ｌ２７、層Ｌ１２〜Ｌ１７を貫通する所定ピッチでロウ方向に延びる溝Ｔ２が形成される。ここで、層Ｌ２１は、ビット線ＢＬ１となる。また、ビット線ＢＬ１の端部も図７に示すようなパターンのマスクを使用してコンタクト接続部が形成されている。この工程により、層Ｌ１２〜Ｌ１７は、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、及びストッパＳＴとからなるメモリセルＭＣが形成される。
続いて、溝Ｔ２に層間絶縁層ＩＬ１２を埋め込む。この層間絶縁膜ＩＬ１２の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。次に、ＣＭＰ等による平坦化処理を行い、余分な層間絶縁膜ＩＬ１２の除去と、層Ｌ２７の露出を行う。ここで、層Ｌ２７（後にストッパＳＴ）は、ＣＭＰによる平坦化処理を積層方向の所定位置で止める役割を果たす。この平坦化処理後の断面図を図１１に示す。また、図１１に示す工程において、周辺領域に、層間絶縁層ＩＬ１２（図示せず）を貫通するように、コンタクトプラグＣＬｗを形成する。ここで、コンタクトプラグＣＬｗは、ワード線ＷＬ１の端部に形成されたコンタクト接続部に形成される。また、コンタクトプラグＣＬｗは、ワード線ＷＬ１の下部に位置する下部配線Ｍ１（図５参照）に接するように形成する。
続いて、ＣＭＰを行った図１１に示す面上に順次、層Ｌ３１〜Ｌ３７を堆積させる。層Ｌ３１〜層Ｌ３７は、後にワード線ＷＬ２、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、及びストッパＳＴとなる。ここまでの状態を図１２に示す。
続いて、図１２に示した積層構造の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第３の異方性エッチングを行う。これにより、層Ｌ３１〜Ｌ３７、層Ｌ２２〜Ｌ２７を貫通する所定ピッチでロウ方向に延びる溝Ｔ３が形成される。ここで、層Ｌ３１は、ワード線ＷＬ２となる。このワード線ＷＬ２の端部のコンタクト接続部は、図６に示すようなパターンのマスクを用いて形成される。また、コンタクトプラグＣＬｗの上面は、ワード線ＷＬ２のコンタクト接続部に接することとなる。この工程により、層Ｌ２２〜Ｌ２７は、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパＳＴとなり、メモリＭＣが形成される。次に、溝Ｔ３に層間絶縁層ＩＬ１３を埋め込む。この層間絶縁膜ＩＬ１３の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いて、ＣＭＰ等による平坦化処理を行い、余分な層間絶縁膜ＩＬ１３の除去と、層Ｌ３７の露出を行う。ここで、層Ｌ３７（後にストッパＳＴ）は、ＣＭＰによる平坦化処理を積層方向の所定位置で止める役割を果たす。この平坦化処理後の断面図を図１３に示す。
続いて、図１４に示す工程において、層間絶縁層ＩＬ１１〜ＩＬ１３を貫通するように、コンタクトプラグＣＬｂを形成する。ここで、コンタクトプラグＣＬｂは、ビット線ＢＬ１の端部に形成されたコンタクト接続部に接するように形成する。コンタクトプラグＣＬｂは、ワード線ＷＬ１の下部に位置する下部配線Ｍ１（図５参照）に接するように形成する。
続いて、図１５に示すように、ＣＭＰを行った図１４に示す面上に順次、層Ｌ４１〜Ｌ４７を堆積させる。層Ｌ４１〜層Ｌ４７は、後にビット線ＢＬ２、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパＳＴとなる。
続いて、図１５に示した積層構造の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第４の異方性エッチングを行う。これにより、層Ｌ４１〜Ｌ４７、層Ｌ３２〜Ｌ３７を貫通する所定ピッチでカラム方向に延びる溝Ｔ４が形成される。ここで、層Ｌ４１は、ビット線ＢＬ２となる。このビット線ＢＬ２の端部のコンタクト接続部も図６に示すようなパターンのマスクを用いて形成されている。また、コンタクトプラグＣＬｂの上面は、ビット線ＢＬ２の端部に接することとなる。この工程により、層Ｌ３２〜Ｌ３７は、バリアメタルＢＭ、非オーミック素子ＮＯ、電極ＥＬ１、可変抵抗素子ＶＲ、電極ＥＬ２、及びストッパＳＴとなり、メモリＭＣが形成される。
続いて、溝Ｔ４に層間絶縁層ＩＬ１４を埋め込む。この層間絶縁膜ＩＬ１４の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。次に、ＣＭＰ等による平坦化処理を行い、余分な層間絶縁膜ＩＬ１４の除去と、層Ｌ４７の露出を行う。ここで、層Ｌ４７（後にストッパＳＴ）は、ＣＭＰによる平坦化処理を積層方向の所定位置で止める役割を果たす。この平坦化処理後の断面図を図１６に示す。
続いて、図１７に示すように、ＣＭＰを行った図１６に示す面上に、層Ｌ５１を堆積させる。層Ｌ５１は、後にワード線ＷＬ３となる。
続いて、図１７に示した層Ｌ５１の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第５の異方性エッチングを行う。これにより、層Ｌ５１、層Ｌ４２〜Ｌ４７を貫通する所定ピッチでロウ方向に延びる溝Ｔ５が形成される。ここで、層Ｌ５１は、ワード線ＷＬ３となる。このワード線ＷＬ３の端部のコンタクト接続部は、図６に示すようなパターンのマスクを用いて形成される。この工程により、層Ｌ４２〜Ｌ４７は、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ１、非オーミック素子ＮＯ、バリアメタルＢＭ、及びストッパＳＴとなり、メモリＭＣが形成される。次に、溝Ｔ５に層間絶縁層ＩＬ１５を埋め込む。この層間絶縁膜ＩＬ１５の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。この処理後の断面図を図１８に示す。
続いて、層間絶縁層ＩＬ１５の上に、さらに層間絶縁層を堆積させる。その後、層間絶縁層ＩＬ１６〜ＩＬ１３を貫通するようにコンタクトプラグＣＬｗを形成する。コンタクトプラグＣＬｗは、ワード線ＷＬ３の端部に形成されたコンタクト接続部に接するように形成する。コンタクトプラグＣＬｗは、ワード線ＷＬ２の端部上面に接するように形成する。また、層間絶縁層ＩＬ１６〜ＩＬ１４を貫通するようにコンタクトプラグＣＬｂを形成する。コンタクトプラグＣＬｂは、ビット線ＢＬ２の端部上面に接するように形成する。コンタクトプラグＣＬｂは、ビット線ＢＬ２の端部上面に接するように形成する。これら処理後の断面図を図１９に示す。
そして、層間絶縁層ＩＬ６の上部（コンタクトプラグＣＬの上面）に上部配線層Ｍ２を形成することで、図２０に示す半導体記憶装置が製造される。
本実施形態によれば、積層構造を持つ半導体記憶装置において、層間接続により生ずる接触抵抗の増大を招くことなく、コンタクトプラグの断面積及び層毎のコンタクト接続部の面積を縮小することができる。
［第２の実施形態］
図２１、２２は、本発明の第２の実施形態に係る半導体記憶装置のコンタクト接続部とコンタクトプラグの形状であり、半導体記憶装置の積層方向を面法線とする断面形状を示す図である。
コンタクトプラグの断面形状は、特定の断面形状に限定されるものではなく、例えば、図２１のような円形状、図２２のようなカラム方向に長軸をもつ楕円形状であっても、第１の実施形態と同様の効果を得ることができる。なお、楕円形状の場合、円形状に比べカラム方向のコンタクトプラグのずれに対するコンタクトプラグとコンタクト接続部の接触面積への影響をより低減させることができる。
［第３の実施形態］
図２３、２４は、本発明の第３の実施形態に係る半導体記憶装置のコンタクト接続部及びコンタクトプラグを示す図であり、半導体記憶装置の積層方向を面法線とする断面形状である。
図２３のコンタクトプラグＣＬは、ビット線ＢＬ２００、ＢＬ２０１及びＢＬ２０２を接続するものであり、コンタクトプラグＣＬｂとビット線ＢＬ２０１との接触面積ｓ２０１ａ、ｓ２０１ｂの総和と、コンタクトプラグＣＬｂとビット線ＢＬ２００の接触面積ｓ２００が同じになっている。これにより、コンタクトプラグＣＬｂ及びビット線ＢＬ２００、ＢＬ２０１の接続抵抗を同じにすることができる。
また、図２４のコンタクトプラグＣＬｂは、ビット線ＢＬ２０５
〜ＢＬ２０８を接続するものであり、コンタクトプラグＣＬｂとビット線ＢＬ２０７との接触面積ｓ２０７ａ、ｓ２０７ｂの総和、コンタクトプラグＣＬｂとビット線ＢＬ２０６との接触面積ｓ２０６ａ、ｓ２０６ｂの総和、コンタクトプラグＣＬｂとビット線ＢＬ２０５の接触面積ｓ２０５が同じになっている。この場合も、図２３の場合と同様、コンタクトプラグＣＬｂ及びビット線ＢＬ２０５〜ＢＬ２０７の各接続抵抗を同じにすることができる。
本実施形態によれば、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、配線毎のコンタクトプラグとコンタクト接続部との接触面積を同じにすることができ、各ビット線の特性ばらつきを抑制することができる。
なお、図２３及び図２４は、ビット線ＢＬ及びコンタクトプラグＣＬｂの接続について説明したが、ワード線ＷＬ及びコンタクトプラグＣＬｗの接続の場合であっても同様である。
本発明の第１実施形態に係る半導体記憶装置のブロック図である。 同実施形態に係る半導体記憶装置のメモリセルセルアレイの一部を示す斜視図である。 図２におけるＩ−Ｉ´線で切断して矢印方向に見たメモリセル１個分の断面図である。 同実施形態に係る半導体記憶装置の可変抵抗素子の一例を示す模式的な断面図である。 同実施形態に係る半導体記憶装置のワード線、ビット線及びコンタクトプラグの接続を示す概略図である。 同実施形態に係る半導体記憶装置のビット線の上面図である。 同実施形態に係る半導体記憶装置のビット線の上面図である。 同実施形態に係る半導体記憶装置のコンタクト接続部及びコンタクトプラグについてのワード線を面法線とする断面形状を示す図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 同実施形態に係る半導体記憶装置の製造工程を示す斜視図である。 本発明の第２の実施形態に係る半導体記憶装置のビット線の上面図及びコンタクトプラグの断面図である。 同実施形態に係る他の半導体記憶装置のビット線の上面図とコンタクトプラグの断面図である。 本発明の第３の実施形態に係る半導体記憶装置のコンタクト接続部及びコンタクトプラグについてのワード線を面法線とする断面形状を示す図である。 同実施形態に係る他の半導体記憶装置のコンタクト接続部及びコンタクトプラグについてのワード線を面法線とする断面形状を示す図である。 第１の実施形態との比較例である半導体記憶装置のビット線の上面図である。 同半導体記憶装置のコンタクト接続部及びコンタクトプラグについてのワード線を面法線とする断面形状を示す図である。
符号の説明
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、９・・・パルスジェネレータ、１０、１１・・・電極層、１２・・・記録層、１３・・・メタル層。

Claims (5)

  1. 半導体基板と、
    この半導体基板上に形成されて、複数の第１の配線、これら複数の第１の配線と交差する複数の第２の配線、及び前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルを有するセルアレイ層を複数積層してなるセルアレイブロックと、
    複数の前記セルアレイ層の複数の第１の配線間、複数の第２の配線間、前記第１若しくは第２の配線及び前記半導体基板間、又は前記第１若しくは第２の配線及び他の金属配線間を接続する前記セルアレイ層の積層方向に延びる複数のコンタクトプラグと
    を備え、
    所定の前記セルアレイ層の第１又は第２の配線は、前記コンタクトプラグの両側面と接触するコンタクト接続部が形成されている
    ことを特徴とする半導体記憶装置。
  2. 前記コンタクトプラグは、前記セルアレイの積層方向と直交する断面が円形状である
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記コンタクトプラグは、前記セルアレイの積層方向と直交する断面が楕円形状である
    ことを特徴とする請求項１記載の半導体記憶装置。
  4. 前記コンタクトプラグと前記半導体基板及び前記セルアレイ層の第１又は第２の配線との複数ある接触部分のうち少なくとも２箇所の接触面積が同一である
    ことを特徴とする請求項１〜３記載のいずれか１項記載の半導体記憶装置。
  5. 半導体基板上に、互いに交差する第１及び第２の配線とこれら第１及び第２の配線の各交差部で両配線間に接続されたメモリセルを備えたセルアレイ層を複数多層に形成する工程と、
    所定の間隙を持つ２つの凸形状を有するマスクを用い、前記第１及び第２の配線にコンタクト接続部を形成する工程と、
    複数の前記セルアレイ層に形成された前記コンタクト接続部の間隙を貫通する貫通孔を形成する工程と、
    形成された前記貫通孔に導電性材料を充填して前記各セルアレイ層の前記第１又は第２の配線と前記半導体基板とをそれぞれ個別に接続する前記セルアレイ層の積層方向に延びる複数のコンタクトプラグを形成する工程と
    を有することを特徴とする半導体記憶装置の製造方法。
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