JP2010040717A - チップ型電子部品 - Google Patents

Abstract

【課題】素子の方向を容易に且つ正確に識別することができるチップ型電子部品を提供すること。
【解決手段】積層型フィルタ１０は、ＺｎＯを主成分とするセラミック材料からなる複数の機能層が積層された第１の領域Ａと、ＺｎＯを主成分とすると共に電圧非直線特性を発現する誘電性セラミック材料から複数の機能層が積層された第２の領域Ｂとを有する素体１２を備えている。素体１２には、積層型フィルタ１０の上下方向を識別するための方向識別マークＭｋが設けられている。方向識別マークＭｋは、ＺｎＯとＺｒＯ_２とからなっている。
【選択図】図１

Description

本発明は、チップ型電子部品に関するものである。

チップ型電子部品としては、例えば特許文献１に記載されているように、ＺｎＯを主成分とする材料からなる複数のバリスタ層と、各バリスタ層間に形成された内部電極と、内部電極と電気的に接続された外部端子電極とを備えたバリスタが知られている。
特開２００２−２４６２０７号公報

近年では、高速伝送用のチップバリスタの開発が進んでいる。高速伝送用のチップバリスタは、バリスタ部とインダクタ部とを有している。このようなチップバリスタを回路基板に実装する際に、誤ってインダクタ部が回路基板側となるように実装されると、インダクタ部のＬ値が減少してしまう。そのため、上記チップバリスタのような方向性のある素子を回路基板に実装するときには、素子の方向を識別する必要がある。

本発明の目的は、素子の方向を容易に且つ正確に識別することができるチップ型電子部品を提供することである。

本発明のチップ型電子部品は、ＺｎＯを主成分とする材料を含有してなる素体を有するＺｎＯ系半導体素子と、素体に形成され、ＺｎＯ系半導体素子の方向を識別するためのマークと、を備え、当該マークはＺｎＯとＺｒＯ_２とからなることを特徴とする。

このようにＺｎＯ系半導体素子における素体にマークを形成することにより、ＺｎＯ系半導体素子の方向が画像認識等により容易に分かるようになるので、ＺｎＯ系半導体素子の方向を確実に識別することができる。ここで、ＺｎＯを主成分とする材料を含有してなる素体は、半導体化により着色される傾向にあるため、ＺｎＯ系半導体素子に対しては、ＺｒＯ_２を含有するマークとするのが好適である。また、マークがＺｎＯとＺｒＯ_２とからなる場合には、マークの材質を例えばＺｒＯ_２のみや、Ｍｇ（ＯＨ）_２又はＴｉＯ_２等とした場合に比べて、マークが剥がれ難く、更には素子の特性を変化させることが少ない。このことは、本発明者等の実験等によって明らかにされている。従って、ＺｎＯ系半導体素子の方向を識別するためのマークをＺｎＯとＺｒＯ_２とからなるマークとすることにより、ＺｎＯ系半導体素子の特性に殆ど影響を及ぼすことなく、マークの高耐久性が実現されるようになる。

好ましくは、上記マークにおけるＺｎＯとＺｒＯ_２との比率は、重量比で９９：１〜９５：５である。ＺｎＯがＺｒＯ_２との比率（重量比）で９９：１よりも多く含まれていると、マークの色が素体の色と似てしまうため、マークの認識率が大幅に低下してしまう。

ところで、チップ型電子部品の外部電極には、実装時におけるはんだ耐熱性やはんだ濡れ性の向上のために、めっき処理が施される。ＺｒＯ_２がＺｎＯとの比率（重量比）で９５：５よりも多く含まれていると、上述しためっき処理の際に、マークにめっきが付着（以下、このような現象を「めっき付着」という）してしまう。このようなめっき付着は、外部電極間のショート不良の発生原因として顕著となってきており、好ましくない。

好ましくは、上記マークは、ＺｎＯ系半導体素子との同時焼成によって形成されたものである。ＺｎＯとＺｒＯ_２とからなるマークをＺｎＯ系半導体素子との同時焼成によって形成することにより、方向性のあるＺｎＯ系半導体素子における素体の表面の適正な位置に確実にマークを形成することができる。また、素体にマークを形成する工程の一部が焼成工程と一緒に実施されるので、チップ型電子部品の製造工程の簡略化を図ることができる。

好ましくは、ＺｎＯ系半導体素子は、素体の一部を構成するバリスタ部と、バリスタ部に対して積層され、素体の他の一部を構成するインダクタ部とを有し、上記マークは、素体のインダクタ部側の表面に形成されている。この場合には、バリスタ部とインダクタ部とを有するＺｎＯ系半導体素子を回路基板に実装する際には、ＺｎＯ系半導体素子においてＺｎＯとＺｒＯ_２とからなるマークが形成された表面が上面となるように実装することにより、誤ってインダクタ部が回路基板側になるように実装されることを簡単に防止できる。

本発明によれば、ＺｎＯとＺｒＯ_２とからなるマークをＺｎＯ系半導体素子における素体に形成したので、ＺｎＯ系半導体素子の方向を容易に且つ正確に識別することができる。これにより、例えばＺｎＯ系半導体素子を回路基板に実装する際に、ＺｎＯ系半導体素子の方向を間違えることを回避できる。また、マークの消滅及び変色が防止されるため、マークを確実に画像認識することができる。さらに、マークがＺｎＯ系半導体素子の特性に影響を及ぼすことも防止できる。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

（第１の実施形態）
図１〜図４を参照して、第１実施形態に係る積層型フィルタ１０について説明する。図１は、第１の実施形態に係る積層型フィルタを示す斜視図である。図２は、図１に示す素体を層ごとに分解して示す分解斜視図である。図３は、図１におけるIII−III線に沿った素体の断面構成を示す図である。図４は、第１の実施形態に係る積層型フィルタを示す回路図である。

図１に示すように、積層型フィルタ１０は、インダクタとコンデンサとからそれぞれ構成された４個のＬ型フィルタ素子が並列に設けられた積層型フィルタアレイ部品である。積層型フィルタ１０は、略直方体の形状の素体１２、四対の端子電極１４ａ，１６ａと、１４ｂ，１６ｂと、１４ｃ，１６ｃと、１４ｄ，１６ｄ、および、一対のグランド端子電極１８ａ，１８ｂから構成されている。

端子電極１４ａ，１４ｂ，１４ｃ，１４ｄは、素体１２の側面である第１の面１２ａに順に設けられており、それぞれ素体１２の積層方向に延びた形状をなしている。同様に、端子電極１６ａ，１６ｂ，１６ｃ，１６ｄは、素体１２に対して第１の面１２ａと反対側の側面である第２の面１２ｂに順に設けられており、それぞれ素体１２の積層方向に延びた形状をなしている。すなわち、端子電極１４ａ，１４ｂ，１４ｃ，１４ｄと端子電極１６ａ，１６ｂ，１６ｃ，１６ｄとは、それぞれ一対の端子電極をなしており、互いに対向するように素体１２の外表面に設けられている。

グランド端子電極１８ａは、素体１２に対して第１の面１２ａおよび第２の面１２ｂに直交する側面である第３の面１２ｃの中央部に設けられており、素体１２の積層方向に延びた形状をなしている。同様に、グランド端子電極１８ｂは、素体１２に対して第３の面１２ｃと反対側の側面である第４の面１２ｄの中央部に設けられており、素体１２の積層方向に延びた形状をなしている。すなわち、グランド端子電極１８ａとグランド端子電極１８ｂとは、それぞれ一対のグランド端子電極をなしており、互いに対向するように素体１２の外表面に設けられている。

素体１２には複数の機能層が積層されており、素体１２は、これら複数の機能層の積層方向に沿って第１の領域Ａと第２の領域Ｂとを有している。素体１２における第１の領域Ａ（インダクタ部）と第２の領域Ｂ（バリスタ部）とには、それぞれ異なる機能を有する機能層が積層されている。以下では、素体１２の構成を詳細に説明する。

図２に示すように、素体１２の第１の領域Ａには、複数の機能層２０，２１，２２，２３，２４，２５，２２，２３，２６が順に積層されている。機能層２０〜２６はＺｎＯを主成分とするセラミック材料からなる。機能層を構成するセラミック材料は、主成分としてのＺｎＯのほか、添加物としてＰｒ、Ｋ、Ｎａ、Ｃｓ、Ｒｂ等の金属元素を含有している。

素体１２の第２の領域Ｂには、複数の機能層２７，２８，２９，３０が順に積層されている。機能層２７〜３０は誘電性を有する材料からなる。本実施形態では、機能層２７〜３０はＺｎＯを主成分とすると共に電圧非直線特性を発現する誘電性セラミック材料からなっている。このセラミック材料中には、添加物として、Ｐｒ及びＢｉからなる群より選ばれる少なくとも一種の元素、ＣｏおよびＡｌが更に含まれている。

ここで、機能層２７〜３０は、Ｐｒに加えてＣｏを含むことから、優れた電圧非直線特性、高い誘電率（ε）を有するものとなる。また、Ａｌを更に含むことから、低抵抗となる。機能層２７〜３０は、更なる特性の向上を目的として、添加物として上述したもの以外の金属元素等（例えば、Ｃｒ、Ｃａ、Ｓｉ、Ｋ等）を更に含有していてもよい。

なお、実際の素体１２では、機能層２０〜２６と機能層２７〜３０とは、互いの間の境界が視認できない程度に一体化されている。

次に、素体１２の第１の領域Ａの構成を詳細に説明する。複数の機能層２１，２２，２３，２４，２５，２２，２３，２６の一方の主面上には、それぞれ、導体パターン４１，４２，４３，４４，４５，４２，４３，４６が４体ずつ設けられている。４体の導体パターン４１は、それぞれ、機能層２０〜２６の積層方向に直交する方向であって一対のグランド端子電極１８ａ〜１８ｂの対向方向に併置されている。同様に、導体パターン４２〜４６も、それぞれ４体ずつ、一対のグランド端子電極１８ａ〜１８ｂの対向方向に併置されている。

導体パターン４１，４６は端子電極引き出しのために設けられており、導体パターン４２〜４５はインダクタンスを大きくするためにコイル状をなしている。換言すれば、導体パターン４２〜４５は、略長方形の辺に沿って形成されたコの字状をなしている。

４体の導体パターン４１の一端４１ａは、それぞれ、図１に示す第１の面１２ａの一部を形成する機能層２１の一縁に沿って設けられており、図１に示す端子電極１４ａ，１４ｂ，１４ｃ，１４ｄにそれぞれ接続されている。４体の導体パターン４１の他端４１ｂは、スルーホール導体を介して４体の導体パターン４２の一端４２ａにそれぞれ接続されている。４体の導体パターン４２の他端４２ｂは、スルーホール導体を介して４体の導体パターン４３の一端４３ａにそれぞれ接続されており、４体の導体パターン４３の他端４３ｂは、スルーホール導体を介して４体の導体パターン４４の一端４４ａにそれぞれ接続されている。また、４体の導体パターン４４の他端４４ｂは、スルーホール導体を介して４体の導体パターン４５の一端４５ａにそれぞれ接続されており、４体の導体パターン４５の他端４５ｂは、スルーホール導体を介して４体の導体パターン４２の一端４２ａにそれぞれ接続されている。

同様に、４体の導体パターン４２の他端４２ｂは、スルーホール導体を介して４体の導体パターン４３の一端４３ａにそれぞれ接続されており、４体の導体パターン４３の他端４３ｂは、スルーホール導体を介して４体の導体パターン４６の一端４６ａにそれぞれ接続されている。４体の導体パターン４６の他端４６ｂは、それぞれ、図１に示す第２の面１２ｂの一部を形成する機能層２６の一縁に沿って設けられており、図１に示す端子電極１６ａ，１６ｂ，１６ｃ，１６ｄにそれぞれ接続されている。

このように、素体１２の積層方向に隣り合う導体パターン４２〜４６同士がそれぞれ直列に接続されて、４体のインダクタ導体４８ａ，４８ｂ，４８ｃ，４８ｄを形成している。

次に、素体１２の第２の領域Ｂの構成を詳細に説明する。機能層２７〜３０の間には、機能層２７〜３０の積層方向に対向するように複数の内部電極５１，５２，５３，５４，５５が配されている。具体的には、機能層２９の一方の主面上には４体の第１の電極導体５１，５２，５３，５４が設けられており、機能層２８の一方の主面上には第２の電極導体５５が設けられている。

４体の第１の電極導体５１〜５４は、機能層２７〜３０の積層方向に直交する方向であって一対のグランド端子電極１８ａ，１８ｂの対向方向に併置されている。４体の第１の電極導体５１〜５４の一端５１ａ，５２ａ，５３ａ，５４ａは、それぞれ、図１に示す第２の面１２ｂの一部を形成する機能層２９の一縁に沿って設けられており、図１に示す端子電極１６ａ，１６ｂ，１６ｃ，１６ｄにそれぞれ接続されている。すなわち、４体の第１の電極導体５１〜５４の一端５１ａ〜５４ａは、それぞれ異なる４体のインダクタ導体４８ａ〜４８ｄの一端に接続されている。

図３に示すように、第１の電極導体５１〜５４の他端部５１ｂ〜５４ｂは、機能層２７〜３０の積層方向に第２の電極導体５５と対向している。換言すれば、第２の電極導体５５は、第１の電極導体５１〜５４に対して配されており、第１の電極導体５１，５２の他端部５１ｂ，５２ｂと、第１の電極導体５３，５４の他端部５３ｂ，５４ｂと、にそれぞれ対向するように一対のグランド端子電極１８ａ，１８ｂの対向方向に延びている。

第２の電極導体５５の一端５５ａは、図１に示す第３の面１２ｃの一部を形成する機能層２８の一縁に沿って設けられており、図１に示すグランド端子電極１８ａに接続されている。第２の電極導体５５の他端５５ｂは、図１に示す第４の面１２ｄの一部を形成する機能層２８の一縁に沿って設けられており、図１に示すグランド端子電極１８ｂに接続されている。

第１の電極導体５１の一端部５１ｂ、第２の電極導体５５の一部（一端部５１ｂに対向する部分）５５ｃ、及びこれらの間の機能層２８によってサージ吸収素子５８ａが形成されており、第１の電極導体５２の一端部５２ｂ、第２の電極導体５５の一部（一端部５２ｂに対向する部分）５５ｄ、及びこれらの間の機能層２８によってサージ吸収素子５８ｂが形成されている。同様に、第１の電極導体５３の一端部５３ｂ、第２の電極導体５５の一部（一端部５３ｂに対向する部分）５５ｅ、及びこれらの間の機能層２８によってサージ吸収素子５８ｃが形成されており、第１の電極導体５４の一端部５４ｂ、第２の電極導体５５の一部（一端部５４ｂに対向する部分）５５ｆ、及びこれらの間の機能層２８によってサージ吸収素子５８ｄが形成されている。

以上のような積層型フィルタ１０において、素体１２の機能層２０側の表面には、積層型フィルタ１０の上下方向を識別するための方向識別マークＭｋが設けられている。方向識別マークＭｋは、矩形形状（本実施形態では、長方形状）を呈しており、素体１２の機能層２０側の表面の略中央に位置している。ここでは、素体１２において方向識別マークＭｋが付されている表面が、実装すべき回路基板（図示せず）に対して上面となる。方向識別マークＭｋは、ＺｎＯとＺｒＯ_２とからなっている。このＺｎＯとＺｒＯ_２とからなる方向識別マークＭｋは、素体１２との同時焼成（後述）によって形成されている。

ＺｎＯを主成分とするセラミック材料は、添加物の注入により半導体化された状態で焼成すると、着色されるようになる。例えば、ＺｎＯを主成分とするセラミック材料にＰｒが添加されると、元来は白色であるＺｎＯは、焼結体の粒界部分にＰｒ酸化物の形態で存在し、全体としてＰｒ酸化物の色（茶色）を呈するようになる。つまり、焼結後の素体１２は、茶色に着色されることになる。このため、方向識別マークＭｋを素体１２と鮮明に区別するためには、ＺｎＯとＺｒＯ_２とからなるマークのような白いマークを付するのが適切である。

図４に示すように、積層型フィルタ１０には、インダクタ導体４８ａ，４８ｂ，４８ｃ，４８ｄとサージ吸収素子５８ａ，５８ｂ，５８ｃ，５８ｄとからそれぞれ構成された４個のＬ型フィルタ素子が形成される。

次に、上述した積層型フィルタ１０の製造方法について説明する。まず、素体１２の第１の領域Ａにおける機能層２０〜２６となる複数のインダクタグリーンシートを用意する。これらのインダクタグリーンシートは、例えば、ＺｎＯ、Ｐｒ_６Ｏ_１１、Ｃｒ_２Ｏ_３、ＣａＣＯ_３、ＳｉＯ_２及びＫ_２ＣＯ_３の混合粉を原料としたスラリーを、例えば厚さが２０μｍ程度となるようにドクターブレード法によりフィルム上に塗布することで形成される。

また、素体１２の第２の領域Ｂにおける機能層２７〜３０となる複数のバリスタグリーンシートを用意する。これらのバリスタグリーンシートは、例えば、ＺｎＯ、Ｐｒ_６Ｏ_１１、ＣｏＯ、Ｃｒ_２Ｏ_３、ＣａＣＯ_３、ＳｉＯ_２、Ｋ_２ＣＯ_３及びＡｌ_２Ｏ_３の混合粉を原料としたスラリーを、例えば厚さが３０μｍ程度となるようにドクターブレード法によりフィルム上に塗布することで形成される。

続いて、機能層２１〜２５となるインダクタグリーンシートの所定の位置（すなわち、導体パターン４１〜４６に対してスルーホールを形成すべき位置）に、レーザー加工等によってスルーホールを形成する。

続いて、機能層２１〜２６となるインダクタグリーンシート上に、インダクタ導体４８ａ〜４８ｄのための導体パターン４１〜４６を形成する。この導体パターン４１〜４６は、Ａｇ及びＰｄを主成分とする導体ペーストをインダクタグリーンシート上にスクリーン印刷することで、例えば、焼成後の厚さが１４μｍ程度となるように形成される。なお、機能層２１〜２５となるインダクタグリーンシートに形成されたスルーホール内には、インダクタグリーンシート上への導体ペーストのスクリーン印刷によって、スルーホール導体のための導体ペーストが充填される。

また、機能層２８，２９となるバリスタグリーンシート上に、第２の電極導体５５および第１の電極導体５１〜５４に対応する導体パターンを形成する。この導体パターンは、Ａｇ及びＰｄを主成分とする導体ペーストをバリスタグリーンシート上にスクリーン印刷することで、例えば、焼成後の厚さが３μｍ程度となるように形成される。

また、上記の方向識別マークＭｋを形成するためのマーク用ペーストを用意し、このマーク用ペーストを機能層２０となるインダクタグリーンシート上の所定位置にスクリーン印刷する。マーク用ペーストは、ＺｎＯとＺｒＯ_２との混合粉、バインダ、及び溶剤等からなる。このとき、インダクタグリーンシートは、ＺｎＯを主成分とする材料からなるグリーンシートであるため、白っぽくなっている。また、マーク用ペーストも、ＺｎＯを多く含んでいるため、白っぽくなっている。このため、白いマーク用ペーストをそのままインダクタグリーンシート上に印刷すると、マーク用ペーストの画像認識が行いにくくなる。そこで、マーク用ペーストにカーボンブラックや有機色素（例えばアマランス）を微量に混合させることで、マーク用ペーストを着色するのが望ましい。カーボンブラックや有機色素は、後述する焼成によって飛散するため、焼成後に残ることはない。このため、焼成後には、方向識別マークＭｋは白い状態になる。

続いて、機能層２０〜２６となるインダクタグリーンシートと、機能層２７〜３０となるバリスタグリーンシートとを所定の順序で積層して圧着し、グリーンシート積層体を得る。各バリスタグリーンシートを積層する際には、マーク用ペーストが印刷されたインダクタグリーンシート（機能層２０〜２６となるインダクタグリーンシート）がマーク用ペーストが印刷された面側を下向きとした状態で最下層となるように各グリーンシートを積層する。

続いて、得られたグリーンシート積層体を所望のサイズとなるようにチップ単位に切断した後、所定の温度（例えば、１１００〜１２００℃程度の温度）で焼成して、素体１２を得る。

続いて、素体１２の外表面に、４対の端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄおよび一対のグランド端子電極１８ａ，１８ｂを形成して、積層型フィルタ１０を完成させる。端子電極１４ａ〜１４ｄ、端子電極１６ａ〜１６ｄ、およびグランド端子電極１８ａ，１８ｂは、素体１２の外表面に、Ａｇを主成分とする導体ペーストを転写して所定の温度（例えば、７００℃〜８００℃の温度）で焼付けを行い、更に、Ｎｉ／Ｓｎ、Ｃｕ／Ｎｉ／Ｓｎ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、Ｎｉ／Ｐｄ／Ａｇ、又はＮｉ／Ａｇを用いた電気めっきを施すことで、形成される。積層型フィルタ１０の完成寸法は、長さ２．０ｍｍ、幅１．０ｍｍ、厚さ０．８ｍｍである（２０１０タイプ）。

以上のように、素体１２の機能層２０側の表面に方向識別マークＭｋを設けたので、積層型フィルタ１０の上下方向を簡単且つ確実に識別することができる。つまり、積層型フィルタ１０において方向識別マークＭｋが付いている面側がインダクタ導体４８ａ，４８ｂ，４８ｃ，４８ｄが配置された第１の領域Ａ側であることを、直ちに知ることができる。

ここで、積層型フィルタ１０を回路基板（図示せず）に実装する際に、第１の領域Ａを回路基板側にした状態で実装すると、第１の領域Ａが回路基板のグランド電極に近くなるため、例えば回路基板のグランド電極と第１の領域Ａのインダクタ導体４８ａ，４８ｂ，４８ｃ，４８ｄとの間に浮遊容量が発生し、インダクタ導体４８ａ，４８ｂ，４８ｃ，４８ｄのＬ値自体が変化し、積層型フィルタ１０の特性に悪影響を及ぼしてしまう。そこで、方向識別マークＭｋが付いている側の面が回路基板に対して積層型フィルタ１０の上面となるように、積層型フィルタ１０を回路基板に実装することにより、第２の領域Ｂが必ず回路基板側に位置することになる。この場合には、積層型フィルタ１０の特性に悪影響を及ぼすことを回避できる。

方向識別マークＭｋがＺｎＯとＺｒＯ_２とで形成されているので、方向識別マークＭｋが容易に消失することは無く、方向識別マークＭｋが容易に変色することも無い。このため、画像解析装置等による方向識別マークＭｋの識別が長期間にわたって確実に行えるようになる。

方向識別マークＭｋをＺｎＯとＺｒＯ_２とからなるものとすることにより、積層型フィルタ１０の電気的特性に悪影響を及ぼすことが防止される。方向識別マークＭｋに含まれるＺｎＯは、各機能層２０〜３０の主成分でもあるので、積層型フィルタ１０の電気的特性に悪影響を及ぼすことはない。ＺｒＯ_２は、焼結抑制剤として一般に用いられる材料であり、焼結性が劣るほど多量に含有していないので、積層型フィルタ１０の電気的特性に悪影響を及ぼす懼れはない。

方向識別マークＭｋは、ＺｎＯとＺｒＯ_２とを含むマーク用ペーストをスクリーン印刷し、積層体を形成した後、積層体の焼成と一緒に形成される。つまり、積層体の焼成前に、予め積層体の第１の領域Ａ側の面にマーク付けの基礎となる上記マーク用ペーストの印刷が行われるため、上下方向の正しい位置への方向識別マークＭｋの形成を簡単かつ確実に行うことができる。積層体の焼成工程と方向識別マークＭｋの形成工程とを完全に別々に実施する場合に比べて、積層型フィルタ１０の製造工程を簡素化することができる。

方向識別マークＭｋを金属材料で形成する場合には、マーク下地層の表面にメッキを付着することになるので、方向識別マークＭｋの変形が生じる、あるいは、メッキの伸びの発生により端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄ，１８ａ，１８ｂ等とのショートが起きる可能性がある。しかしながら、方向識別マークＭｋがＺｎＯとＺｒＯ_２とからなることで、そのような不具合を防止することができる。

ところで、方向識別マークＭｋにおけるＺｎＯとＺｒＯ_２との比率は、重量比で９９：１〜９５：５であることが好ましく、重量比で９８：２〜９６：４であることがより好ましい。

本発明者等は、方向識別マークに関し、ＺｎＯとＺｒＯ_２との比率が異なる積層型フィルタを作成し、以下のような実験を行なった。すなわち、図５の表に示すように、方向識別マークにおけるＺｎＯとＺｒＯ_２との比率を、重量比でそれぞれ１００：０、９９：１、９８：２、９７：３、９６：４、９５：５、９４：６、０：１００とした８種類のサンプルを各１０００個ずつ作製し、サンプル毎にめっき付着率、剥がれ発生率、及び画像誤認率を求めた。各サンプルでの積層型フィルタの構成は、方向識別マークにおけるＺｎＯとＺｒＯ_２との比率を除いて、上述した実施形態の構成と同じとした。

めっき付着に関しては、方向識別マーク上又は周囲にめっきが付着した否かを目視にて確認した。そして、めっき付着が発生した被検体の割合をめっき付着率（めっき付着が発生した被検体の数／１０００×１００）とした。

剥がれ発生に関しては、方向識別マークと素体との間に隙間が発生しているが否か、及び、方向識別マークが脱落しているか否かを目視にて確認した。方向識別マークと素体との間に隙間が発生している及び方向識別マークが脱落している、すなわち剥がれが発生した被検体の割合をめっき付着率（剥がれが発生した被検体の数／１０００×１００）とした。

画像誤認に関しては、カメラによる画像認識により方向識別マークを認識できたか否かを検証した。方向識別マークを画像認識できなかった被検体の割合（方向識別マークを画像認識できなかった被検体の数／１０００×１００）とした。

めっき付着率、剥がれ発生率、及び画像誤認率の良否判定に関しては、各割合が１％より大きいものをＮＧ（図中、「×」にて表示）として判定とした。図５に示された実験結果から、方向識別マークにおけるＺｎＯとＺｒＯ_２との比率（重量比）の好適な範囲は、９９：１〜９５：５であることが分かる。また、方向識別マークにおけるＺｎＯとＺｒＯ_２との比率（重量比）のより好適な範囲は、９８：２〜９６：４であることも分かる。

ＺｎＯがＺｒＯ_２との比率（重量比）で９４：６及び０：１００であると、めっき付着が生じてしまう。これは、ＺｒＯ_２の比率が多いと、焼結性が悪化して、金属成分が酸化しきれないことに因ると考えられる。すなわち、酸化されなかった金属成分にめっきが付着すると考えられる。

ＺｎＯがＺｒＯ_２との比率（重量比）で０：１００であると、剥がれが発生してしまう。これは、ＺｒＯ_２の比率が多いと、焼結性が悪化して、素体との密着性が低下してしまうことに因ると考えられる。

ＺｎＯとＺｒＯ_２との比率（重量比）が１００：０であると、方向識別マークの色が素体の色と似てしまうため、方向識別マークの画像認識が不可能となってしまう。

（第２の実施形態）
次に、図６及び図７を参照して、第２の実施形態に係る積層型フィルタ１０Ａについて説明する。図６は、第２の実施形態に係る素体を層ごとに分解して示す分解斜視図である。図７は、第２の実施形態に係る積層型フィルタを示す回路図である。

積層型フィルタ１０Ａは、４個のπ型フィルタ素子が並列に設けられた積層型フィルタアレイ部品である。積層型フィルタ１０Ａは、図１において素体１２に代えて素体１２Ａを備えている点で第１の実施形態と異なっている。積層型フィルタ１０Ａのその他の構成は第１の実施形態と同一である。

素体１２Ａは、素体１２において機能層２７と機能層２８との間に機能層７１を更に備えている点で第１の実施形態と異なっている。素体１２Ａのその他の構成は第１の実施形態と同一である。

機能層７１は、機能層２７〜３０と同一な材料からなっている。機能層７１の主面上には、機能層２７〜３０の積層方向に対向するように複数の内部電極７２，７３，７４，７５が配されている。具体的には、機能層７１の一方の主面上には４体の第１の電極導体７２，７３，７４，７５が設けられている。

４体の第１の電極導体７２〜７５は、一対のグランド端子電極１８ａ，１８ｂの対向方向に併置されている。４体の第１の電極導体７２〜７５の一端７２ａ，７３ａ，７４ａ，７５ａは、それぞれ、図１に示す第２の面１２ｂの一部を形成する機能層７１の一縁に沿って設けられており、図１に示す端子電極１４ａ，１４ｂ，１４ｃ，１４ｄにそれぞれ接続されている。すなわち、４体の第１の電極導体７２〜７５の一端７２ａ〜７５ａは、それぞれ異なる４体のインダクタ導体４８ａ〜４８ｄの一端に接続されている。

第１の電極導体７２〜７５の他端部７２ｂ〜７５ｂは、機能層２７〜３０の積層方向に第２の電極導体５５と対向している。換言すれば、第２の電極導体５５は、第１の電極導体７２〜７５に対しても配されており、第１の電極導体７２，７３の他端部７２ｂ，７３ｂと、第１の電極導体７４，７５の他端部７４ｂ，７５ｂと、にそれぞれ対向するように一対のグランド端子電極１８ａ，１８ｂの対向方向に延びている。

第１の電極導体７２の一端部７２ｂ、第２の電極導体５５の一部（一端部７２ｂに対向する部分）５５ｃ、およびこれらの間の機能層７１によってサージ吸収素子７８ａが形成されており、第１の電極導体７３の一端部７３ｂ、第２の電極導体５５の一部（一端部７３ｂに対向する部分）５５ｄ、およびこれらの間の機能層７１によってサージ吸収素子７８ｂが形成されている。同様に、第１の電極導体７４の一端部７４ｂ、第２の電極導体５５の一部（一端部７４ｂに対向する部分）５５ｅ、およびこれらの間の機能層７１によってサージ吸収素子７８ｃが形成されており、第１の電極導体７５の一端部７５ｂ、第２の電極導体５５の一部（一端部７５ｂに対向する部分）５５ｆ、およびこれらの間の機能層７１によってサージ吸収素子７８ｄが形成されている。

以上のような積層型フィルタ１０Ａにおいても、素体１２Ａの機能層２０側の表面には、ＺｎＯとＺｒＯ_２とからなる方向識別マークＭｋが設けられている。方向識別マークＭｋは、矩形形状（本実施形態でも、長方形状）を呈しており、素体１２Ａの機能層２０側の表面の略中央に位置している。ここでも、素体１２Ａにおいて方向識別マークＭｋが付されている表面が、実装すべき回路基板（図示せず）に対して上面となる。

積層型フィルタ１０Ａには、図７に示すように、インダクタ導体４８ａ，４８ｂ，４８ｃ，４８ｄ、サージ吸収素子５８ａ，５８ｂ，５８ｃ，５８ｄ、およびサージ吸収素子７８ａ，７８ｂ，７８ｃ，７８ｄからそれぞれ構成された４個のπ型フィルタ素子が形成される。

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

方向識別マークＭｋの位置や形状等は、上記実施形態に限定されるものではない。また、上記実施形態では、方向識別マークＭｋの形成工程の一部をグリーンシート積層体の焼成と同時に行うようにしたが、グリーンシート積層体の焼成後に方向識別マークＭｋを形成してもよい。

本実施形態では、本発明をインダクタとサージ吸収素子とを有する積層型フィルタ１０，１０Ａに適用しているが、本発明は、特にこれには限られず、例えばＺｎＯを主成分とする材料を含有してなる素体を有し、方向性のあるＺｎＯ系半導体素子を備えたものであれば、適用可能である。このとき、ＺｎＯ系半導体素子としては、上下方向に方向性のあるものだけでなく、横方向に方向性のあるものでもよい。横方向に方向性のあるＺｎＯ系半導体素子については、素体の一側面に、方向識別マークＭｋを設ければよい。

第１の実施形態に係る積層型フィルタを示す斜視図である。 図１に示す素体を層ごとに分解して示す分解斜視図である。 図１におけるIII−III線に沿った素体の断面構成を示す図である。 第１の実施形態に係る積層型フィルタを示す回路図である。 めっき付着率、剥がれ発生率、及び画像誤認率に関する実験結果を示す図表である。 第２の実施形態に係る素体を層ごとに分解して示す分解斜視図である。 第２の実施形態に係る積層型フィルタを示す回路図である。

符号の説明

１０…積層型フィルタ、１２…素体、１４ａ〜１４ｄ，１６ａ〜１６ｄ…端子電極、１８ａ，１８ｂ…グランド端子電極、２０〜３０…機能層、４１〜４６…導体パターン、４８ａ〜４８ｄ…インダクタ導体、５１〜５４…第１の電極導体、５５…第２の電極導体、５８ａ〜５８ｄ…サージ吸収素子、Ｍｋ…方向識別マーク。

Claims (4)

1. ＺｎＯを主成分とする材料を含有してなる素体を有するＺｎＯ系半導体素子と、
   前記素体に形成され、前記ＺｎＯ系半導体素子の方向を識別するためのマークと、を備え、
   前記マークはＺｎＯとＺｒＯ_２とからなることを特徴とするチップ型電子部品。
2. 前記マークにおけるＺｎＯとＺｒＯ_２との比率は、重量比で９９：１〜９５：５であることを特徴とする請求項１記載のチップ型電子部品。
3. 前記マークは、前記ＺｎＯ系半導体素子との同時焼成によって形成されたものであることを特徴とする請求項１又は２に記載のチップ型電子部品。
4. 前記ＺｎＯ系半導体素子は、前記素体の一部を構成するバリスタ部と、前記バリスタ部に対して積層され、前記素体の他の一部を構成するインダクタ部とを有し、
   前記マークは、前記素体の前記インダクタ部側の表面に形成されていることを特徴とする請求項１〜３のいずれか一項に記載のチップ型電子部品。
   

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