JP4276233B2 - チップ型電子部品 - Google Patents

Description

本発明は、例えばチップバリスタ等のチップ型電子部品に関するものである。

従来のチップ型電子部品としては、例えば特許文献１に記載されているように、ＺｎＯを主成分とする材料からなる複数のバリスタ層と、各バリスタ層間に形成された内部電極と、内部電極と電気的に接続された外部端子電極とを備えたバリスタが知られている。
特開２００２−２４６２０７号公報

近年では、高速伝送用のチップバリスタの開発が進んでいる。高速伝送用のチップバリスタは、バリスタ部とインダクタ部とを有している。このようなチップバリスタを回路基板に実装する際に、誤ってインダクタ部が回路基板側となるように実装されると、インダクタ部のＬ値が減少してしまう。そのため、上記チップバリスタのような方向性のある素子を回路基板に実装するときには、素子の方向を識別する必要がある。

本発明の目的は、素子の方向を容易に且つ正確に識別することができるチップ型電子部品を提供することである。

本発明のチップ型電子部品は、ＺｎＯを主成分とする材料を含有してなる素体を有するＺｎＯ系半導体素子と、素体の表面に形成され、ＺｎＯ系半導体素子の方向を識別するためのマークとを備え、マークはＺｒＯ_２からなっていることを特徴とするものである。

このようにＺｎＯ系半導体素子における素体の表面にマークを形成することにより、ＺｎＯ系半導体素子の方向が画像認識等により容易に分かるようになるので、ＺｎＯ系半導体素子の方向を確実に識別することができる。ここで、ＺｎＯを主成分とする材料を含有してなる素体は、半導体化により着色される傾向にあるため、ＺｎＯ系半導体素子に対しては、ＺｒＯ_２のような白いマークとするのが好適である。また、マークの材質をＺｒＯ_２とした場合には、マークの材質を例えばＭｇ（ＯＨ）_２やＴｉＯ_２とした場合に比べて、マークが剥がれにくく、変色しにくく、更には素子の特性を変化させることが少ない。このことは、本発明者等の実験等によって明らかにされている。従って、そのようなＺｒＯ_２マークとすることにより、ＺｎＯ系半導体素子の特性に殆ど影響を及ぼすことなく、マークの高耐久性が実現されるようになる。

好ましくは、ＺｒＯ_２からなるマークは、ＺｎＯ系半導体素子との同時焼成によって形成されたものである。焼成前の状態では、焼成後に比べて、ＺｎＯ系半導体素子の方向を容易に選別することが可能である。従って、ＺｒＯ_２からなるマークをＺｎＯ系半導体素子との同時焼成によって形成することにより、方向性のあるＺｎＯ系半導体素子における素体の表面の適正な位置に確実にマークを形成することができる。また、素体の表面にマークを形成する工程の一部が焼成工程と一緒に実施されるので、チップ型電子部品の製造工程の簡略化を図ることができる。

また、好ましくは、ＺｎＯ系半導体素子は、素体の一部を構成するバリスタ部と、バリスタ部に対して積層され、素体の他の一部を構成するインダクタ部とを有し、ＺｒＯ_２からなるマークは、素体のインダクタ部側の表面に形成されている。この場合には、バリスタ部とインダクタ部とを有するＺｎＯ系半導体素子を回路基板に実装する際には、ＺｎＯ系半導体素子においてＺｒＯ_２からなるマークが形成された表面が上面となるように実装することにより、誤ってインダクタ部が回路基板側になるように実装されることを簡単に防止できる。

本発明によれば、ＺｒＯ_２からなるマークをＺｎＯ系半導体素子における素体の表面に形成したので、ＺｎＯ系半導体素子の方向を容易に且つ正確に識別することができる。これにより、例えばＺｎＯ系半導体素子を回路基板に実装する際に、ＺｎＯ系半導体素子の方向を間違えることを回避できる。また、マークの消滅及び変色が防止されるため、マークを確実に画像認識することができる。さらに、マークがＺｎＯ系半導体素子の特性に影響を及ぼすことも防止できる。

以下、本発明に係わるチップ型電子部品の好適な実施形態について、図面を参照して詳細に説明する。

図１は、本発明に係わるチップ型電子部品の一実施形態を示す斜視図である。同図において、本実施形態のチップ型電子部品１は、高速伝送用のＺｎＯ系バリスタ素子２を備えている。

ＺｎＯ系バリスタ素子２は、直方体状の素体３と、この素体３の両側の端面３ａ，３ｂを含む部分にそれぞれ設けられた端子電極４，５と、素体３の側面３ｃを含む部分に設けられた端子電極６と、素体３の反対側の側面３ｄを含む部分に端子電極６と対向するように設けられた外部導体７とを備えている。素体３の寸法は、例えば長さ１ｍｍ程度×幅０．５ｍｍ程度×高さ０．３ｍｍ程度である。端子電極４は、ＺｎＯ系バリスタ素子２の入力端子電極として機能し、端子電極５は、ＺｎＯ系バリスタ素子２の出力端子電極として機能する。端子電極６は、ＺｎＯ系バリスタ素子２のグランド端子電極として機能する。

図２は、素体３の構成を示す分解斜視図である。同図において、素体３は、インダクタ部（コイル部）８と、バリスタ部９と、保護層１０とを有している。素体３は、バリスタ部９、インダクタ部８及び保護層１０が下方から順に積層された構造をなしている。

インダクタ部８は、相互に極性反転結合される内部導体１１，１２を有している。インダクタ部８は、内部導体１１が形成されたインダクタ層１３と内部導体１２が形成されたインダクタ層１４とが積層されることによって構成されている。ここで、「極性反転結合」とは、内部導体１１に相当するインダクタンス成分の巻き始めを端子電極４側とし、内部導体１２に相当するインダクタンス成分の巻き始めを内部導体１１と接続される側とした場合に、内部導体１１，１２の結合が「正」であることを意味する。即ち、「極性反転結合」とは、内部導体１１に端子電極４から電流が流れ込み、内部導体１２に内部導体１１と接続される側から電流が流れ込み、内部導体１１に生じる磁束と内部導体１２に生じる磁束１２とを互いに強め合うことを意味する。

内部導体１１の一端は、素体３の端面３ａに露出するように引き出されて、端子電極４に接続されている。内部導体１２の一端は、素体３の端面３ｂに露出するように引き出されて、端子電極５に接続されている。内部導体１１，１２の他端は、素体３の側面３ｄに露出するように引き出されて、外部導体７に接続されている。つまり、内部導体１１，１２の他端同士は、外部導体７を通して電気的に接続されることとなる。

内部導体１１，１２は、インダクタ層１３，１４の積層方向から見て相互に重なり合う領域１１ａ，１２ａをそれぞれ含んでいる。内部導体１１，１２同士は、領域１１ａ，１２ａにおいて容量結合している。なお、内部導体１１，１２同士は、上記のような外部導体７ではなく、素体３の内部に形成されたスルーホール導体等によって接続されていても良い。内部導体１１，１２を形成する導電材は、例えばＰｄ、Ａｇ及びＡｇ−Ｐｄ合金等の何れかである。

インダクタ層１３，１４は、ＺｎＯを主成分とするセラミック材料から形成されている。このインダクタ層１３，１４を形成するセラミック材料としては、ＺｎＯに加えて、添加物として希土類（例えばＰｒ）またはＢｉの一種以上とＣｒ、Ｃａ、Ｓｉ、Ｋ等の金属元素とが含有されている。また、インダクタ層１３，１４には、バリスタ部９との体積変化率の差の低減を目的として、希土類またはＢｉが添加されていても良い。インダクタ層１３，１４に含まれる金属元素は、金属単体やこれらの酸化物等の種々の形態で存在させることができる。

バリスタ部９は、内部電極１５，１６を有している。バリスタ部９は、内部電極１５が形成されたバリスタ層１７と内部電極１６が形成されたバリスタ層１８とが積層されることによって構成されている。

内部電極１５の一端は、素体３の側面３ｄに露出するように引き出されて、外部導体７に接続されている。これにより、上記の内部導体１１，１２の他端と内部電極１５の一端とは、外部導体７を通して電気的に接続されることとなる。内部電極１５の他端は、素体３の側面３ｃに露出しておらず、当該側面３ｃから引き込まれた位置にある。内部電極１６の一端は、素体３の側面３ｃに露出するように引き出されて、端子電極６に接続されている。内部電極１６の他端は、素体３の側面３ｄに露出しておらず、当該側面３ｄから引き込まれた位置にある。

内部電極１５，１６は、バリスタ層１７，１８の積層方向から見て相互に重なり合う領域１５ａ，１６ａをそれぞれ含んでいる。これにより、バリスタ層１７における領域１５ａ，１６ａに対応する部位が、電圧非直線特性（バリスタ特性）を発現する領域として機能する。内部電極１５，１６を形成する導電材は、例えばＰｄ、Ａｇ及びＡｇ−Ｐｄ合金等の何れかである。

バリスタ層１７，１８は、ＺｎＯを主成分とするセラミック材料から形成されている。このセラミック材料中には、添加物として、希土類（例えばＰｒ）及びＢｉからなる群より選ばれる少なくとも一種の元素、Ｃｏが更に含まれている。ここで、バリスタ層１７，１８は、希土類に加えてＣｏを含むことから、優れたバリスタ特性を有するものとなるほか、高い誘電率（ε）を有するものとなる。バリスタ層１７，１８を形成するセラミック材料としては、添加物として更にＡｌを含んでいても良く、この場合にはバリスタ層１７，１８が低抵抗となる。バリスタ層１７，１８に含まれる金属元素は、金属単体やこれらの酸化物等の形態で存在させることができる。なお、バリスタ層１７，１８は、更なる特性の向上を図るべく、添加物として、上記以外の金属元素等（例えばＣｒ、Ｃａ、Ｓｉ、Ｋ等）を更に含有していても良い。

保護層１０は、ＺｎＯを主成分とするセラミック材料からなる層であり、インダクタ部８を保護する。保護層１０は、ＺｎＯに加えて、添加物として、例えば希土類、Ｃｒ、Ｃａ、Ｓｉ、Ｋ等を含有している。なお、保護層１０は１層だけでも良いし、複数層あっても良い。

このようなインダクタ部８、バリスタ部９及び保護層１０からなる素体３に設けられた端子電極４〜６及び外部導体７は、内部導体１１，１２や内部電極１５，１６を形成するＰｄまたはＡｇ−Ｐｄ等の金属と良好に電気的に接続でき、しかも素体３に対する接着性が良好な金属材料、例えばＡｇで形成されている。また、半田付け性向上のために、更にＮｉやＳｎ等のめっき層を形成しても良い。

以上のようなＺｎＯ系バリスタ素子２において、素体３の保護層１０側の表面には、ＺｎＯ系バリスタ素子２の上下方向を識別するための例えば円形の方向識別マーク１９が設けられている。ここでは、素体３において方向識別マーク１９が付されている表面が、実装すべき回路基板（図示せず）に対して上面となる。方向識別マーク１９は、ＺｒＯ_２からなっている。このＺｒＯ_２からなる方向識別マーク１９は、ＺｎＯ系バリスタ素子２との同時焼成（後述）によって形成されている。

ＺｎＯを主成分とするセラミック材料は、添加物の注入により半導体化された状態で焼成すると、着色されるようになる。例えば、ＺｎＯを主成分とするセラミック材料にＰｒが添加されると、元来は白色であるＺｎＯは、焼結体の粒界部分にＰｒ酸化物の形態で存在し、全体としてＰｒ酸化物の色（茶色）を呈するようになる。つまり、焼結後の素体３は、茶色に着色されることになる。このため、方向識別マーク１９を素体３と鮮明に区別するためには、ＺｒＯ_２マークのような白いマークを付するのが適切である。

次に、上記のチップ型電子部品１を製造する方法について、図３により説明する。まず、上記のインダクタ層１３，１４、バリスタ層１７，１８及び保護層１０の原料となるセラミック材料を含むペーストを作製する（工程１０１）。具体的には、これらのペーストは、主成分であるＺｎＯに対して、上述した添加物を加え、更にバインダ等を添加して混合することにより調製する。

続いて、それらのペーストをプラスチックフィルム上にドクターブレード法等により塗布した後、ペーストを乾燥させて、セラミックグリーンシートを形成する（工程１０２）。これにより、インダクタ層形成用のグリーンシート（以下、インダクタシート）、バリスタ層形成用のグリーンシート（以下、バリスタシート）及び保護層形成用のグリーンシート（以下、保護シート）が、それぞれ所要枚数ずつ得られる。

続いて、上記の内部導体１１，１２及び内部電極１５，１６を形成するための導電ペーストを用意し、この導電ペーストをインダクタシート及びバリスタシート上に、所望のパターンとなるようにスクリーン印刷する（工程１０３）。これにより、インダクタシートに内部導体１１，１２が形成され、バリスタシートに内部電極１５，１６が形成される。

また、上記の方向識別マーク１９を形成するためのＺｒＯ_２ペーストを用意し、このＺｒＯ_２ペーストを保護シート上の所定位置にスクリーン印刷する（工程１０４）。このとき、保護シートは、ＺｎＯを主成分とする材料からなるグリーンシートであるため、白っぽくなっている。このため、白いＺｒＯ_２ペーストをそのまま保護シート上に印刷すると、ＺｒＯ_２の画像認識が行いにくくなる。そこで、ＺｒＯ_２ペーストにカーボンブラックや有機色素（例えばアマランス）を微量に混合させることで、ＺｒＯ_２ペーストを着色するのが望ましい。カーボンブラックや有機色素は、後述する焼成によって飛散するため、焼成後に残ることはない。このため、焼成後には、ＺｒＯ_２は白い状態になる。

続いて、内部電極１５，１６が印刷されたバリスタシートを順次積層し、この上に、内部導体１１，１２が印刷されたインダクタシートを順次積層する。そして、これらの積層構造の上に保護シートを更に重ねた状態で、これらのシートを圧着することにより、積層体を得る（工程１０５）。このとき、保護シートが複数枚ある場合には、例えば画像解析装置によりＺｒＯ_２を認識し、そのＺｒＯ_２ペーストが印刷された保護シートが最上層となるように保護シートを積層する。

続いて、そのようにして得られた積層体を所望のサイズとなるようにチップ単位に切断した後、このチップを所定の温度（例えば１０００〜１４００℃）で焼成することにより、素体３を得る（工程１０６）。これにより、着色された素体３の保護層１０側の表面には、白っぽい方向識別マーク１９が形成されることになる。

最後に、素体３の表面の所定領域に、Ａｇを主成分とするペーストを転写して焼き付けた後、更にめっきを施すことにより、上記の端子電極４〜６及び外部導体７をそれぞれ形成する（工程１０７）。これにより、上述したチップ型電子部品１が完成する。

ここで、方向識別マーク１９の材質を、本実施形態のようにＺｒＯ_２とした場合と、Ｍｇ（ＯＨ）_２及びＴｉＯ_２とした場合とにおける比較結果を図４に示す。なお、これらの材質は、全て上記の焼成温度に対して殆ど影響の無いものである。

図４から分かるように、方向識別マーク１９の材質がＭｇ（ＯＨ）_２及びＴｉＯ_２である場合には、製造工程においてマークの剥がれが見られた。また、方向識別マーク１９の材質がＭｇ（ＯＨ）_２である場合には、製造工程においてマークが白から変色し、方向識別マーク１９の材質がＴｉＯ_２である場合には、方向識別マーク１９を設けることでバリスタ素子２の電気的特性に変化が見られた。

これに対し、方向識別マーク１９の材質がＺｒＯ_２である場合には、製造工程においてマークの剥がれや変色が特に見られず、更にはバリスタ素子２の電気的特性が変化することも殆ど無かった。

また、ＺｎＯに対してＺｒＯ_２がどのような準位を作るか分子軌道計算したところ、ＺｎＯのバンドギャップ間に準位は形成されず、ＺｎＯを半導体化する可能性の低いことが予想された。

以上のことから、ＺｎＯを主成分とするグリーンシートに付ける方向識別マーク１９としては、ＺｒＯ_２製のマークが最も適正であることが実証された。

以上のような本実施形態のチップ型電子部品１にあっては、素体３の保護層１０側の表面に方向識別マーク１９を設けたので、ＺｎＯ系バリスタ素子２の上下方向を簡単且つ確実に識別することができる。つまり、ＺｎＯ系バリスタ素子２において方向識別マーク１９が付いている面側がインダクタ部８側であることを、直ちに知ることができる。

ここで、チップ型電子部品１を回路基板（図示せず）に実装する際に、誤ってＺｎＯ系バリスタ素子２のインダクタ部８を回路基板側にした状態で実装すると、インダクタ部８が回路基板のグランド電極に近くなるため、例えば回路基板のグランド電極とインダクタ部８の内部導体１１，１２との間に浮遊容量が発生し、インダクタ部８のＬ値自体が変化し、ＺｎＯ系バリスタ素子２の特性に悪影響を及ぼしてしまう。そこで、方向識別マーク１９が付いている側の面が回路基板に対してＺｎＯ系バリスタ素子２の上面となるように、チップ型電子部品１を回路基板に実装することにより、バリスタ部９が必ず回路基板側に位置することになる。この場合には、ＺｎＯ系バリスタ素子２の特性に悪影響を及ぼすことを回避できる。

また、方向識別マーク１９がＺｒＯ_２で形成されているので、方向識別マーク１９が容易に消失することは無く、また方向識別マーク１９が容易に変色することも無い。このため、画像解析装置等による方向識別マーク１９の識別が長期間にわたって確実に行えるようになる。さらに、方向識別マーク１９をＺｒＯ_２マークとすることにより、ＺｎＯ系バリスタ素子２の電気的特性に悪影響を及ぼすことが防止される。

また、方向識別マーク１９は、ＺｒＯ_２ペーストをスクリーン印刷し、積層体を形成した後、積層体の焼成と一緒に形成される。つまり、積層体の焼成前に、予め積層体のインダクタ部側の面にマーク付けの基礎となるＺｒＯ_２ペーストの印刷が行われるため、上下方向の正しい位置への方向識別マーク１９の形成を簡単かつ確実に行うことができる。また、積層体の焼成工程と方向識別マーク１９の形成工程とを完全に別々に実施する場合に比べて、チップ型電子部品１の製造工程を簡素化することができる。

さらに、方向識別マーク１９を金属材料で形成する場合には、マーク下地層の表面にメッキを付着することになるので、方向識別マーク１９の変形が生じたり、メッキの伸びの発生により端子電極４〜６等とのショートが起きる可能性があるが、方向識別マーク１９をＺｒＯ_２マークとすることで、そのような不具合を防止することができる。

なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、内部導体が形成されたインダクタ層１３，１４を１層ずつ設け、内部電極が形成されたバリスタ層１７，１８を１層ずつ設ける構成としたが、内部導体が形成されたインダクタ層１３，１４を繰り返し積層することで、インダクタ部におけるコイルのターン数を増加させても良いし、また内部電極が形成されたバリスタ層１７，１８を繰り返し積層しても良い。

また、上記実施形態では、端子電極４〜６及び外部導体７が素体３にそれぞれ１つずつ設けられているが、図５に示すように、端子電極４〜６及び外部導体７を素体３にそれぞれ複数（図５では２つ）ずつ設け、インダクタ及びバリスタが複数組となっているアレイ素子としても良い。

また、方向識別マーク１９の位置や形状等も、上記実施形態に限定されるものではない。図６及び図７に示されるように、素体３の表面の略中央に、長方形の方向識別マーク１９を設けるようにしてもよい。方向識別マーク１９は、素体３の長手方向に伸びる細長い形状となっている。これにより、方向識別マーク１９と端子電極４〜６及び外部導体７とが干渉するのが抑制されることとなり、方向識別マーク１９の認識精度が向上すると共に、ＺｎＯ系バリスタ素子２（素体３）の小型化が可能となる。

また、上記実施形態では、方向識別マーク１９の形成工程の一部を積層体の焼成と同時に行うようにしたが、積層体の焼成後に方向識別マーク１９を形成しても良い。

さらに、上記実施形態のチップ型電子部品１は、上下方向に方向性のあるＺｎＯ系バリスタ素子２を備えたものであるが、本発明は、特にこれには限られず、例えばＺｎＯを主成分とする材料を含有してなる素体を有し、方向性のあるＺｎＯ系半導体素子を備えたものであれば、適用可能である。このとき、ＺｎＯ系半導体素子としては、上下方向に方向性のあるものだけでなく、横方向に方向性のあるものでも良い。横方向に方向性のあるＺｎＯ系半導体素子については、素体の一側面に、ＺｒＯ_２からなる方向識別マークを設ければ良い。

本発明に係わるチップ型電子部品の一実施形態を示す斜視図である。 図１に示す素体の構成を示す分解斜視図である。 図１に示すチップ型電子部品を製造する工程を示すフローチャートである。 図１に示す方向識別マークの材質を種々変えた場合における比較結果を示す表である。 図１に示すチップ型電子部品の変形例を示す斜視図である。 図１に示すチップ型電子部品の更なる変形例を示す斜視図である。 図１に示すチップ型電子部品の更なる変形例を示す斜視図である。

符号の説明

１…チップ型電子部品、２…ＺｎＯ系バリスタ素子（ＺｎＯ系半導体素子）、３…素体、８…インダクタ部、９…バリスタ部、１０…保護層、１３，１４…インダクタ層、１７，１８…バリスタ層、１９…方向識別マーク。

Claims (1)

1. ＺｎＯを主成分とする材料を含有してなる素体を有するＺｎＯ系半導体素子と、
   前記素体の表面に形成され、前記ＺｎＯ系半導体素子の方向を識別するためのマークとを備え、
   前記ＺｎＯ系半導体素子は、前記素体の一部を構成するバリスタ部と、前記バリスタ部に対して積層され、前記素体の他の一部を構成するインダクタ部とを有し、
   前記マークはＺｒＯ_２からなり、
   前記ＺｒＯ _２ からなるマークは、前記ＺｎＯ系半導体素子との同時焼成によって前記素体の前記インダクタ部側の表面に形成されていることを特徴とするチップ型電子部品。

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