JP2010033675A - 半導体記憶装置 - Google Patents

Abstract

【課題】より簡易な構成でメモリセルアレイに接続された配線を選択駆動することのできる制御回路を有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとが直列接続されたメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線の交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。制御回路は、選択されたビット線ＢＬ０１及び選択されたワード線ＷＬ０１の交差部に配置された選択メモリセルＭＣ１１に電位差ＶＳＥＴがかかるよう、選択されたビット線ＢＬ０１に電圧ＶＳＥＴを印加し、選択されたワード線ＷＬ０１に電圧０Ｖを印加するとともに、非選択のビット線ＢＬ００、０２、０３の少なくとも１本をフローティング状態にする。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特に半導体基板上にメモリセルアレイを積層した構造を有する半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。

抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。

一般に半導体記憶装置において、メモリセルアレイのビット線は、カラムデコーダやセンスアンプ等を含むカラム制御回路に接続される。また、メモリセルアレイのワード線は、ロウデコーダやワード線ドライバ等を含むロウ制御回路と接続される。クロスポイント型のメモリセルアレイを有する半導体記憶装置において、選択メモリセルに接続されたビット線及びワード線をカラム制御回路及びロウ制御回路により制御して、選択メモリセルのデータの書き込み／読み出し動作を行う。特許文献２には、半導体記憶装置において、メモリセルアレイに接続された配線を選択駆動する制御回路が記載されている。この制御回路は、２つのトランジスタが直列接続され、デコーダ信号に基づいて配線を選択し、選択された配線に高電圧を、非選択の配線に低電圧を与える構成としている。

メモリセルアレイが積層されたメモリブロックを有する抵抗変化メモリ装置において、全体のチップサイズを削減するために、メモリブロックの下部の半導体基板上に制御回路を配置する場合がある。メモリブロックの下部の領域内に制御回路を配置するためには、制御回路の回路面積を削減する必要がある。そのため、メモリセルアレイに接続された配線を選択駆動する制御回路の構成を簡易にすることが求められている。
特表２００５−５２２０４５号公報 特開２００８−０７７６９７号公報

本発明は、より簡易な構成でメモリセルアレイに接続された配線を選択駆動することのできる制御回路を有する半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、前記第１配線及び前記第２配線を選択駆動する制御回路とを備え、前記制御回路は、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加し、選択された前記第２配線に第２の電圧を印加するとともに、非選択の前記第１配線の少なくとも１本をフローティング状態にすることを特徴とする。

本発明によれば、より簡易な構成でメモリセルアレイに接続された配線を選択駆動することのできる制御回路を有する半導体記憶装置を提供することができる。

以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

［第１の実施の形態］
図１は、本発明の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。

図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム制御回路や、ロウデコーダ等を含むロウ制御回路が設けられていてもよい。

積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。

図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの長手方向（図１に示すｘ方向）及びビット線ＢＬの長手方向（図１に示すｙ方向）に複数個マトリクス状に配置される。

図１に示すように、本実施の形態では、ワード線コンタクト領域５では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域３に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。

図２は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図２に示すメモリセルアレイＭＡは、ビット線ＢＬの長手方向（図２に示すｙ方向）に例えば２Ｋｂｉｔ（２０４８個）、ワード線ＷＬの長手方向（図２に示すｘ方向）に例えば５１２ｂｉｔの単位メモリセルＭＣが配置されている。これにより、１つのメモリセルアレイＭＡ内に１Ｍｂｉｔ（約１０^６個）の単位メモリセルＭＣが配置される。１つのメモリセルアレイＭＡ内では、単位メモリセルＭＣが二次元マトリクス状に配列されている。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加する。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加する。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。

メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をモニターする。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。

図２には、メモリセルＭＣのセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧の状態が示されている。ここで、セット動作によりデータが書き込まれる選択メモリセルＭＣはＭＣ１１であるとして説明を行う。

選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３は、“Ｌ”状態（本実施の形態ではフローティング状態≒０Ｖ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｌ”状態（フローティング状態≒０Ｖ）から“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動される。また、選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧ＶＳＥＴ）から“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。これにより、選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり電流が流れ、選択メモリセルＭＣ１１の可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。

本実施の形態において、非選択のメモリセルＭＣに接続された非選択のビット線ＢＬには、セット動作時に電圧を印加せず、フローティング状態のままとしている。ビット線ＢＬを制御するカラム制御回路は、セット動作時に特定のビット線ＢＬ（本実施の形態においてはビット線ＢＬ０１）にセット電圧（本実施の形態においては電圧ＶＳＥＴ）を印加する。しかし、カラム制御回路はセット動作時に選択されないその他の非選択ビット線ＢＬ（ビット線ＢＬ００、ＢＬ０２、ＢＬ０３）は制御する必要がない。そのため、非選択ビット線ＢＬ（ビット線ＢＬ００、ＢＬ０２、ＢＬ０３）を非選択状態（例えばＶｓｓ＝０Ｖ）に駆動する構成を省略することができる。すなわち、より簡易な構成のカラム制御回路でメモリセルアレイＭＡに対するセット動作を実行することができる。

［第２の実施の形態］
次に、本発明に係る抵抗変化メモリ装置の第２の実施の形態について図３〜図１２を参照して説明する。図３は、抵抗変化メモリ装置のメモリセルアレイＭＡの配線を示す図である。また、図４は抵抗変化メモリ装置のカラム／ロウ制御回路の配置例を示すブロック図である。そして、図５〜図１２は抵抗変化メモリ装置のカラム／ロウ制御回路の構成例を示す回路図である。ここで、第２の実施形態に係る抵抗変化メモリ装置の基本構成は、第１の実施形態に係る抵抗変化メモリ装置と同様である。第２の実施の形態に係る抵抗変化メモリ装置において、第１の実施の形態と同一の構成を有する箇所には、同一の符号を付すことによりその説明を省略する。

図３に示すように、本実施の形態に係るビット線ＢＬ及びワード線ＷＬは階層化構造を有している。一群のビット線ＢＬｙ＜３：０＞はビット線ＢＬｙ０〜ビット線ＢＬｙ３までの４本の配線からなる。また、一群のワード線ＷＬｘ＜７：０＞はワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。ここで、図３のメモリセルアレイＭＡの配線図においては、ビット線ＢＬ及びワード線ＷＬの各交差部に配置されるメモリセルＭＣの記載を省略しているが、これは第１の実施形態と同様に各交差部に単位メモリセルＭＣが配置されているものとする。また、第１の実施の形態と同様に、セット動作時に選択されるビット線ＢＬ及びワード線ＷＬは、ビット線ＢＬ０１及びワード線ＷＬ０１であるものとする。

抵抗変化メモリ装置のセット動作時において、あるビット線群ＢＬｙ＜３：０＞が後述するカラムデコーダにより選択される。本実施の形態においてはビット線群ＢＬ０＜３：０＞が選択されているものとする。選択されたビット線群ＢＬ０＜３：０＞のうち、選択メモリセルＭＣに接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３は、“Ｌ”状態（本実施の形態では０Ｖ）である。セット動作時に、選択されたビット線群ＢＬ０＜３：０＞のうち選択メモリセルＭＣに接続された選択ビット線ＢＬ０１は、“Ｌ”状態（０Ｖ）から“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動される。そして、選択されていない他のビット線群ＢＬｙ＜３：０＞に含まれる全てのビット線ＢＬｙ０〜ＢＬｙ３はフローティング状態（≒０Ｖ）である。

また、抵抗変化メモリ装置のセット動作時には、ワード線群ＷＬｘ＜７：０＞が後述するメインロウデコーダにより選択される。本実施の形態においてはワード線群ＷＬ０＜７：０＞が選択されているものとする。選択されたワード線群ＷＬ０＜７：０＞のうち、選択メモリセルＭＣに接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３等は、“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）である。セット動作時に、選択されたワード線群ＷＬ０＜７：０＞のうち選択メモリセルＭＣに接続された選択ワード線ＷＬ０１は、“Ｈ”状態（電圧ＶＳＥＴ）から“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。そして選択されていない他のワード線群ＷＬｘ＜７：０＞に含まれる全てのワード線ＷＬｘ０〜ＷＬｘ７は“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）である。

これにより、選択ビット線ＢＬ０１及び選択ワード線ＷＬ０１に接続された選択メモリセルＭＣのダイオードＤｉが順方向バイアス状態となり電流が流れ、選択メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。

本実施の形態において、階層化構造を有するビット線ＢＬのうち、選択メモリセルＭＣに接続された選択ビット線ＢＬ０１を含まないビット線群ＢＬｙ＜３：０＞には、セット動作時に電圧を印加せず、フローティング状態のままとしている。ビット線ＢＬを制御するカラム制御回路は、セット動作時に選択ビット線ＢＬ（ビット線ＢＬ０１）にセット電圧（電圧ＶＳＥＴ）を印加する。また、非選択ビット線ＢＬ（ＢＬ００、ＢＬ０２、ＢＬ０３）には電圧Ｖｓｓを印加している。しかし、カラム制御回路はセット動作時に選択されないビット線群ＢＬｙ＜３：０＞は制御する必要がない。そのため、ビット線群ＢＬｙ＜３：０＞を非選択状態（例えばＶｓｓ＝０Ｖ）に駆動する構成を省略して、より簡易な構成としたカラム制御回路でメモリセルアレイＭＡに対するセット動作を実行することができる。

［制御回路の構成］
次に、ビット線ＢＬ及びワード線ＷＬにこのような電圧を印加するためのカラム制御回路及びロウ制御回路の構成について説明する。ここでも、ワード線方向に２Ｋｂｉｔ（＝２０４８ｂｉｔ）、ビット線方向に５１２ｂｉｔのメモリセルＭＣを配列して１ＭｂｉｔのメモリセルアレイＭＡを構成する場合を例として説明する。図４は、抵抗変化メモリ装置のカラム制御回路及びロウ制御回路の配置例を示すブロック図である。

図４に示されるように、ロウ制御回路は、例えばロウデコーダ１０、メインロウデコーダ１１、書き込み駆動線ドライバ１２、ロウ電源線ドライバ１３及びロウ系周辺回路１４により構成される。また、カラム制御回路は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３及びカラム系周辺回路２４により構成される。

本実施の形態に係るワード線ＷＬは階層化構造を有しており、メインロウデコーダ１１は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはひとつのロウデコーダ１０に接続される。

ロウデコーダ１０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬからなるワード線群ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ１１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウデコーダ１０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。書き込み駆動線ドライバ１２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ１３にはロウ電源線ＶＲｏｗが接続されている。このロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬ、ＭＷＬｂｘの階層下のワード線ＷＬ、及び選択されたメインワード線ＭＷＬ、ＭＷＬｂｘの階層下の非選択のワード線ＷＬに供給される電圧（ＶＳＥＴ）が印加される。

書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはロウデコーダ１０に接続される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗには、ロウデコーダ１０がワード線ＷＬを駆動するための電圧が印加される。具体的には、セット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧ＶＳＥＴを供給する。ロウ系周辺回路１４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

本実施の形態に係るビット線ＢＬも階層化構造を有しており、カラムデコーダ２１は、１２８本のカラム選択線ＣＳＬｙ（ｙ＝＜１２７：０＞）のいずれか一本を選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙが“Ｈ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙが“Ｌ”状態となる。一本のカラム選択線ＣＳＬｙはひとつのカラムスイッチ２０に接続される。

カラムスイッチ２０は、カラム選択線ＣＳＬｙの階層下にある４本のビット線ＢＬからなるビット線群ＢＬｙ＜３：０＞のうちの１本を選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、１本のビット線ＢＬが選択駆動される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜３：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜３：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。センスアンプ／書き込みバッファ２２には、４本のローカルデータ線ＬＤＱ＜３：０＞及びカラム電源線ＶＣｏｌ１が接続され、カラム電源線ドライバ２３にはカラム電源線ＶＣｏｌ１が接続されている。

ローカルデータ線ＬＤＱ＜３：０＞はカラムスイッチ２０に接続され、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。具体的には、セット動作時において４本のローカルデータ線ＬＤＱ＜３：０＞のうち選択ビット線ＢＬに対応する１本のローカルデータ線ＬＤＱに電圧ＶＳＥＴを供給し、それ以外の３本には電圧Ｖｓｓ＝０Ｖを供給する。また、セット動作時において、カラム選択線ＣＳＬｙにより選択されなかったカラムスイッチ２０は、ビット線駆動動作を実行せず、ビット線群ＢＬｙ＜３：０＞をフローティング状態にする。カラム系周辺回路２４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

次に、図５〜図８を参照して、ロウ制御回路の構成を詳細に説明する。図５〜図８は抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。

［ロウデコーダ１０の構成］
図４及び図５に示されるように、ロウデコーダ１０には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対、ロウ電源線ＶＲｏｗ並びに書き込み駆動線ＷＤＲＶ＜７：０＞が接続されている。また、ロウデコーダ１０には、ワード線群ＷＬｘ＜７：０＞が接続されており、このワード線群ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように１つのロウデコーダ１０に接続されるワード線群ＷＬｘ＜７：０＞はワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ０〜ＷＤＲＶ７までの８本の配線からなる配線である。

図５に示すように、ロウデコーダ１０は、２つのＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースを互いに接続してなるトランジスタ対を８つ備えて構成されている。トランジスタＱＮ１のゲートにメインワード線ＭＷＬｂｘが、ドレインにロウ電源線ＶＲｏｗが接続されている。また、トランジスタＱＮ２のゲートにメインワード線ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１及びＱＮ２のソースはともにワード線群ＷＬｘ＜７：０＞のいずれか１本に接続されている。

［メインロウデコーダ１１の構成］
図４及び図６に示されるように、メインロウデコーダ１１には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置のワード線ＷＬは階層化構造を有している。メインロウデコーダ１１はプリデコーダであり、一組のメインワード線ＭＷＬｘ、ＭＷＬｂｘは１つのロウデコーダ１０内の８つのトランジスタ対（図５のＱＮ１、ＱＮ２）にそれぞれ接続され、１つのロウデコーダ１０は８本のワード線ＷＬｘ＜７：０＞のいずれか１本を選択することができる。メインロウデコーダ１１は、図６に示すような回路を、１対のメインワード線ＭＷＬｘ、ＭＷＬｂｘごとに有している。

図６に示すように、１つのメインロウデコーダ１１において、メインロウデコーダ１１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ１に接続される。論理ゲートＧＡＴＥ１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳインバータＣＭＯＳ１の入力端子に供給される。トランジスタＱＰ１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ３のソースは接地されている。そして、トランジスタＱＰ１及びＱＮ３のドレインはともにメインワード線ＭＷＬｘに接続される。

また、メインワード線ＭＷＬｘは、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ４からなるＣＭＯＳインバータＣＭＯＳ２に接続されている。トランジスタＱＰ２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ４のソースは接地されている。そして、トランジスタＱＰ２及びＱＮ４のドレインはともにメインワード線ＭＷＬｂｘに接続される。

［書き込み駆動線ドライバ１２の構成］
図４及び図７に示されるように、書き込み駆動線ドライバ１２には、ロウ電源線ＶＲｏｗ及びアドレス信号線が接続されている。ここで、書き込み駆動線ドライバ１２も、プリデコーダである。

書き込み駆動線ドライバ１２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ２に接続される。論理ゲートＧＡＴＥ２の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ５からなるＣＭＯＳインバータＣＭＯＳ３の入力端子に供給される。トランジスタＱＰ３のソースには、後述するように電圧ＶＳＥＴが印加されているロウ電源線ＶＲｏｗが接続され、トランジスタＱＮ５のソースは接地されている。そして、トランジスタＱＰ３及びＱＮ５のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。

［ロウ電源線ドライバ１３の構成］
図４及び図８に示されるように、ロウ電源線ドライバ１３には、ロウ電源線ＶＲｏｗ及び制御信号線が接続されている。ロウ電源線ドライバ１３において、電源ＶＲＥＡＤがＰＭＯＳトランジスタＱＰ４を介して、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ５を介してそれぞれロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ４のゲートには制御信号ＲＥＡＤｏｎが供給され、トランジスタＱＰ５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＡＤｏｎ、ＲＥＳＥＴｏｎは、それぞれデータ読み出し時、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。

また、ロウ電源線ドライバ１３には、電源ＶＳＥＴＨが接続されている。電源ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６のドレイン及びゲートに接続される。トランジスタＱＮ６のソースがＰＭＯＳトランジスタＱＰ６を介してロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ６のゲートには制御信号ＳＥＴｏｎが供給される。

次に、図９〜図１２を参照して、カラム制御回路の構成を詳細に説明する。図９〜図１２は抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。

［カラムスイッチ２０の構成］
図４及び図９に示されるように、カラムスイッチ２０には１２８本のカラム選択線ＣＳＬｙ（ｙ＝＜１２７：０＞）のいずれか一本及びローカルデータ線ＬＤＱ＜３：０＞が接続されている。また、カラムスイッチ２０には、ビット線群ＢＬｙ＜３：０＞が接続されており、このビット線ＢＬは一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ２０に接続されるビット線群ＢＬｙ＜３：０＞はビット線ＢＬｙ０〜ビット線ＢＬｙ３までの４本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜３：０＞は、ＬＤＱ０〜ＬＤＱ３までの４本の配線からなる配線である。

図９に示すように、カラムスイッチ２０は、１つのＮＭＯＳトランジスタＱＮ１１から構成され、１つのカラムスイッチ２０は、このトランジスタＱＮ１１からなる構成を４つ備える。トランジスタＱＮ１１のゲートにカラム選択線ＣＳＬｙが、ドレインにローカルデータ線ＬＤＱ＜３：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１１のソースはビット線群ＢＬｙ＜３：０＞のいずれか１本に接続されている。

［カラムデコーダ２１の構成］
図４及び図１０に示されるように、カラムデコーダ２１には１２８本のカラム選択線ＣＳＬｙ（ｙ＝＜１２７：０＞）及びアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置において、一本のカラム選択線ＣＳＬｙは１つのカラムスイッチ２０内の４つのトランジスタ（図９のＱＮ１１）にそれぞれ接続され、１つのカラムスイッチ２０は４本のビット線群ＢＬｙ＜３：０＞のいずれか１本を選択することができる。カラムデコーダ２１は、図１０に示すような回路を、一本のカラム選択線ＣＳＬｙ毎に有している。

図１０に示すように、１つのカラムデコーダ２１において、カラムデコーダ２１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ３に接続される。論理ゲートＧＡＴＥ３の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１３からなるＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給される。トランジスタＱＰ１１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ１３のソースは接地されている。そして、トランジスタＱＰ１１及びＱＮ１３のドレインはともにカラム選択線ＣＳＬｙに接続されている。

［センスアンプ／書き込みバッファ２２の構成］
図４及び図１１に示されるように、センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１、ローカルデータ線ＬＤＱ＜３：０＞及びデータ入出力線ＩＯ＜３：０＞が接続されている。まず、書き込みバッファ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、レベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１５からなるＣＭＯＳインバータＣＭＯＳ１３に接続される。トランジスタＱＰ１３のソースにはカラム電源線ＶＣｏｌ１が接続されている。カラム電源線ＶＣｏｌ１には後述するように電圧ＶＳＥＴが印加されている。また、トランジスタＱＮ１５のソースは接地されている。そして、トランジスタＱＰ１３及びＱＮ１５のドレインはともにスイッチＳＷ１を介してローカルデータ線ＬＤＱ＜３：０＞に接続されている。

次にセンスアンプ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、センスアンプＳ／Ａに接続される。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いるとこができる。センスアンプＳ／Ａの出力端子はスイッチＳＷ２を介してローカルデータ線ＬＤＱ＜３：０＞に接続されている。

［カラム電源線ドライバ２３の構成］
図４及び図１２に示されるように、カラム電源線ドライバ２３には、カラム電源線ＶＣｏｌ１及び制御信号線が接続されている。カラム電源線ドライバ２３において、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ１５を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。また、電源ＶＳＥＴＨがＮＭＯＳトランジスタＱＮ１６のドレイン及びゲートに接続され、トランジスタＱＮ１６のソースはＰＭＯＳトランジスタＱＰ１４を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１４のゲートには制御信号ＳＥＴｏｎが供給される。

次に、このように構成された抵抗変化メモリ装置のセット動作について説明する。まず、セット動作時における抵抗変化メモリ装置のロウ制御回路の動作について、図４〜図８を参照して説明する。図４に示すようにワード線ＷＬは階層化構造を有している。メインロウデコーダ１１及びロウデコーダ１０により選択駆動されるワード線群ＷＬｘ＜７：０＞には、書き込み駆動線ＷＤＲＶ＜７：０＞又はロウ電源線ＶＲｏｗに印加されている電圧が印加される。まず、ロウデコーダ１０に接続された書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗに対する電圧の印加動作について説明する。

［ロウ電源線ドライバ１３の動作］
セット動作時には、ロウ電源線ドライバ１３において、トランジスタＱＰ６のゲートに供給されていた制御信号（ＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。電源ＶＳＥＴＨの電圧ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６により転送されて電圧ＶＳＥＴとなる。セット動作時に、ロウ電源線ドライバ１３はロウ電源線ＶＲｏｗを電圧ＶＳＥＴに駆動する。

［書き込み駆動線ドライバ１２の動作］
書き込み駆動線ドライバ１２の論理ゲートＧＡＴＥ２には、アドレス信号が入力される。このアドレス信号に基づき、論理ゲートＧＡＴＥ２は、アドレス信号に対応する一の書き込み駆動線（例えばＷＤＲＶ１）について、“Ｈ”信号を、対応しない他の書き込み駆動線について“Ｌ”信号をＣＭＯＳインバータＣＭＯＳ３の入力端子に供給する。アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ５を介して接地電圧Ｖｓｓ（例えば０Ｖ）が書き込み駆動線ＷＤＲＶ１に印加される。アドレス信号に対応しない書き込み駆動線の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ３を介してロウ電源線ＶＲｏｗの電圧（ＶＳＥＴ）が書き込み駆動線ＷＤＲＶに印加される。

次に、メインロウデコーダ１１及びロウデコーダ１０によるメインワード線ＭＷＬｘ、ＭＷＬｂｘとワード線ＷＬｘ＜７：０＞の選択駆動動作について説明する。

［メインロウデコーダ１１の動作］
メインロウデコーダ１１の論理ゲートＧＡＴＥ１の入力端子にも、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ１は、ｘ＝＜２５５：０＞のうち選択されたｘ（例えばｘ＝０）について“Ｌ”信号を、選択されていないｘについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１の入力端子に供給する。まず、選択されたｘ（例えばｘ＝０）について説明する。選択されたｘ（例えばｘ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬ０に供給される。また、メインワード線ＭＷＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＮ４を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｂ０に供給される。すなわち、選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給される。

次に、選択されていないｘについて説明する。選択されていないｘの場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ３を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｘに供給される。また、メインワード線ＭＷＬｘの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＰ２を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬｂｘに供給される。すなわち、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給される。

［ロウデコーダ１０の動作］
ロウデコーダ１０は、メインワード線ＭＷＬｘ及びＭＷＬｂｘに供給された信号に基づき、ロウ電源線ＶＲｏｗ又は書き込み駆動線ＷＤＲＶの電圧をワード線ＷＬに対して印加する。選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ２のゲートに“Ｈ”信号が供給されるため、ワード線群ＷＬ０＜７：０＞には導通したトランジスタＱＮ２を介して書き込み駆動線ＷＤＲＶ＜７：０＞の電圧が印加される。ここで、アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）には、接地電圧（例えば０Ｖ）が印加され、アドレス信号に対応しないその他の書き込み駆動線には、ロウ電源線ＶＲｏｗの電圧（例えばＶＳＥＴ）が印加されている。ワード線群ＷＬ０＜７：０＞のうち、アドレス信号に対応するワード線ＷＬ０１の１本のみに接地電圧（例えば０Ｖ）が印加され、その他のワード線ＷＬには電圧ＶＳＥＴが印加される。

また、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ２のゲートに“Ｌ”信号が供給されるため、ワード群線ＷＬｘ＜７：０＞には導通したトランジスタＱＮ１を介してロウ電源線ＶＲｏｗの電圧（ＶＳＥＴ）が印加される。これにより、セット動作時にはアドレス信号により選択された１本のワード線ＷＬ０１のみに接地電圧（０Ｖ）が印加され、その他の全てのワード線ＷＬにはロウ電源線ＶＲｏｗの電圧（ＶＳＥＴ）が印加される。

次に、セット動作時における抵抗変化メモリ装置のカラム制御回路の動作について、図４及び図９〜図１２を参照して説明する。カラムデコーダ２１及びカラムスイッチ２０により選択駆動されるビット線群ＢＬｙ＜３：０＞には、ローカルデータ線ＬＤＱ＜３：０＞に印加されている電圧が印加される。まず、カラムスイッチ２０に接続されたローカルデータ線ＬＤＱ＜３：０＞及びカラム電源線ＶＣｏｌ１に対する電圧の印加動作について説明する。

［カラム電源線ドライバ２３の動作］
セット動作時には、カラム電源線ドライバ２３において、トランジスタＱＰ１４のゲートに供給されていた制御信号（ＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。電源ＶＳＥＴＨの電圧ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ１６により転送されて電圧ＶＳＥＴとなり、電圧ＶＳＥＴでカラム電源線ＶＣｏｌ１を駆動する。

［センスアンプ／書き込みバッファ２２の動作］
センスアンプ／書き込みバッファ２２において、セット動作時に書き込みバッファ部のスイッチＳＷ１がオンとなり導通状態になるとともに、センスアンプ部のスイッチＳＷ２がオフとなり非導通状態になる。センスアンプ／書き込みバッファ２２には、データ入出力線ＩＯ＜３：０＞より書き込みデータが供給される。この書き込みデータがレベルシフタＬ／Ｓを介してＣＭＯＳインバータＣＭＯＳ１３の入力端子に供給される。このデータに応じてローカルデータ線ＬＤＱ＜３：０＞には電圧ＶＳＥＴ又は接地電圧（Ｖｓｓ＝０Ｖ）が印加される。

次に、カラムデコーダ２１及びカラムスイッチ２０によるカラム選択線ＣＳＬｙとビット線群ＢＬｙ＜３：０＞の選択駆動動作について説明する。

［カラムデコーダ２１の動作］
カラムデコーダ２１の論理ゲートＧＡＴＥ３の入力端子には、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ３は、ｙ＝＜１２７：０＞のうち選択されたｙ（例えばｙ＝０）について“Ｌ”信号を、選択されていないｙについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給する。まず、選択されたｙ（例えばｙ＝０）について説明する。選択されたｙ（例えばｙ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１１を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬ０に供給される。次に、選択されていないｙについて説明する。選択されていないｙの場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ１３を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｙに供給される。

［カラムスイッチ２０の動作］
カラムスイッチ２０は、カラム選択線ＣＳＬｙに供給された信号に基づき、ローカルデータ線ＬＤＱの電圧をビット線ＢＬに対して印加する。選択されたｙ（例えばｙ＝０）の場合、カラム選択線ＣＳＬ０には、“Ｈ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｈ”信号が供給されるため、ビット線群ＢＬ０＜３：０＞には導通したトランジスタＱＮ１２を介してローカルデータ線ＬＤＱ＜３：０＞の電圧が印加される。ここで、アドレス信号に対応するローカルデータ線（例えばＬＤＱ１）には、カラム電源線ＶＣｏｌ１の電圧（ＶＳＥＴ）が印加され、アドレス信号に対応しないその他のローカルデータ線には、接地電圧Ｖｓｓ（＝０Ｖ）が印加されている。ビット線群ＢＬ０＜３：０＞のうち、アドレス信号に対応するビット線ＢＬ０１の１本のみにカラム電源線ＶＣｏｌ１の電圧（ＶＳＥＴ）が印加され、その他のビット線ＢＬには接地電圧Ｖｓｓ（＝０Ｖ）が印加される。

一方、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｌ”信号が供給されるため導通せず、ビット線群ＢＬｙ＜３：０＞には電圧が印加されない。そのため、ビット線群ＢＬｙ＜３：０＞はフローティング状態になる。これにより、セット動作時には、アドレス信号により選択された１本のビット線ＢＬ０１に電圧ＶＳＥＴが、非選択ビット線ＢＬに接地電圧Ｖｓｓが印加されるとともに、その他のビット線群ＢＬｙ＜３：０＞はフローティング状態にされる。

このように、本実施の形態のカラム制御回路によれば、セット動作時にアドレス信号により選択された１本のビット線ＢＬ０１のみにカラム電源線ＶＣｏｌ１の電圧（ＶＳＥＴ）が印加される。また、非選択のビット線ＢＬ００、ＢＬ０２、ＢＬ０３には接地電圧Ｖｓｓが印加される。そして、その他のビット線群ＢＬｙ＜３：０＞はフローティング状態にされる。

本実施の形態において、階層化構造を有するビット線群ＢＬｙ＜３：０＞のうち、選択メモリセルＭＣに接続された選択ビット線ＢＬ０１を含まないビット線群ＢＬｙ＜３：０＞には、セット動作時に電圧を印加せず、フローティング状態のままとしている。カラム制御回路はセット動作時に選択されないビット線群ＢＬｙ＜３：０＞は制御する必要がない。そのため、ビット線群ＢＬｙ＜３：０＞を非選択状態（例えばＶｓｓ＝０Ｖ）に駆動する構成を省略して、より簡易な構成としたカラム制御回路でメモリセルアレイＭＡに対するセット動作を実行することができる。

具体的には、カラムスイッチ２０の構成を１つのトランジスタＱＮ１１からなる構成とすることができる。この構成によれば、カラム選択線ＣＳＬｙにより選択されたカラムスイッチ２０は、ビット線群ＢＬ０＜３：０＞を駆動させることができる。これとともに、カラム選択線ＣＳＬｙにより選択されていないカラムスイッチ２０は、ビット線群ＢＬｙ＜３：０＞をフローティング状態に保つことが可能となる。特許文献２に記載された配線駆動回路のように、トランジスタを２つ直列接続し、これを切り替えることにより配線に駆動電圧又は接地電圧のいずれかを印加する構成とする必要がない。本実施の形態のカラムスイッチ２０によれば、トランジスタの数を低減することができる。本実施の形態では、ワード線方向に２Ｋｂｉｔ、ビット線方向に５１２ｂｉｔのメモリセルＭＣを配列して１ＭｂｉｔのメモリセルアレイＭＡを構成している。カラムスイッチ２０はカラム制御回路内にビット線ＢＬの本数と同数（本実施の形態においては５１２個）設けられる。そのため、カラムスイッチ２０内のトランジスタを削減することにより、カラム制御回路をより簡易な構成とすることができる。

［第３の実施の形態］
次に、本発明に係る抵抗変化メモリ装置の第３の実施の形態について図１３を参照して説明する。図１３は、抵抗変化メモリ装置のカラム／ロウ制御回路の動作タイミングを示すタイミングチャートである。ここで、第３の実施形態に係る抵抗変化メモリ装置の制御回路の構成は第１及び第２の実施形態に係る抵抗変化メモリ装置と同様である。第３の実施の形態に係る抵抗変化メモリ装置において、第１及び第２の実施の形態と同一の構成を有する箇所には、同一の符号を付すことによりその説明を省略する。本実施の形態に係る抵抗変化メモリ装置は、セット動作を実行する際にワード線ＷＬ及びビット線ＢＬに電圧を印加するタイミングを異ならせる点において、第１及び第２の実施の形態と異なる。

図１３に示すように、選択メモリセルＭＣにセット動作を実行する場合に、まず、選択ワード線ＷＬ０１及び非選択ワード線ＷＬを含む全てのワード線ＷＬに対して電圧ＶＳＥＴを印加する（時間ｔ１）。ここで、全てのワード線ＷＬに電圧ＶＳＥＴを印加する間、選択ビット線ＢＬ０１及び非選択ビット線ＢＬは、接地電圧Ｖｓｓに保持されている。その後、選択メモリセルＭＣに接続された選択ワード線ＷＬ０１のみに接地電圧Ｖｓｓを印加する（時間ｔ２）。時間ｔ２において、選択ワード線ＷＬ０１が電位Ｖｓｓに下がった後、選択ビット線ＢＬ０１に電圧ＶＳＥＴを印加するとともに、非選択ビット線ＢＬをフローティング状態（≒０Ｖ）にする。

この結果、選択ビット線ＢＬ０１と選択ワード線ＷＬ０１とに接続された選択メモリセルＭＣのダイオードＤｉが順方向バイアス状態となり電流が流れ、選択メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。一方、選択ビット線ＢＬ０１と非選択ワード線ＷＬとに接続された非選択メモリセルＭＣの両端には共に電圧ＶＳＥＴが印加されるので、電流は流れない。また、非選択ビット線ＢＬと選択ワード線ＷＬ０１とに接続された非選択メモリセルＭＣの両端には０Ｖが印加されるため、こちらも電流が流れない。その後、時間ｔ３において選択ビット線ＢＬ０１及び非選択ワード線ＷＬを電位Ｖｓｓまで下げてセット動作を終了する。

ここで、図１３に示す時間ｔ１から時間ｔ２の間、選択ビット線ＢＬ０１及び非選択ビット線ＢＬを電位Ｖｓｓに保持するためには、図１１に示す書き込みバッファ２２においてローカルデータ線ＬＤＱ＜３：０＞を全て接地電圧Ｖｓｓにする。これとともに、図１０に示すカラムデコーダ２１においてカラム選択線ＣＳＬｙを全て“Ｈ”状態にする。これにより、図９に示す全てのカラムスイッチ２０において、ＮＭＯＳトランジスタＱＮ１１が導通し、ビット線群ＢＬｙ＜３：０＞に、ローカルデータ線ＬＤＱ＜３：０＞の接地電圧Ｖｓｓが印加される。このようにして、図１３に示す時間ｔ１から時間ｔ２の間、選択ビット線ＢＬ０１及び非選択ビット線ＢＬの双方を電位Ｖｓｓに保持することができる。

第２の実施の形態におけるセット動作の際、非選択のビット線ＢＬをフローティング状態として、非選択のワード線ＷＬに電圧ＶＳＥＴを印加すると、カップリングによりフローティング状態の非選択ビット線ＢＬの電位が上昇する場合がある。この場合、非選択ビット線ＢＬに接続された非選択メモリセルＭＣに対し、誤ってセット動作が実行されてしまうおそれがある。

しかし、本実施の形態における抵抗変化メモリ装置においては、ワード線ＷＬ及びビット線ＢＬに電圧を印加するタイミングをずらしている。そのため、ワード線ＷＬを電圧ＶＳＥＴに立ち上げている間は、非選択ビット線ＢＬは接地電圧Ｖｓｓに保持されている。その後、セット動作時に非選択ビット線ＢＬをフローティング状態としても、非選択ビット線ＢＬの電位は接地電圧Ｖｓｓからほとんど上がることがない。本実施の形態における抵抗変化メモリ装置によれば、非選択メモリセルＭＣに対して誤ってセット動作が実行されることがない。

本実施の形態に係る抵抗変化メモリ装置も、カラムスイッチ２０の構成を１つのトランジスタＱＮ１１からなる構成とすることができる。この構成によれば、カラム選択線ＣＳＬｙにより選択されたカラムスイッチ２０は、ビット線群ＢＬ０＜３：０＞を駆動させることができる。これとともに、カラム選択線ＣＳＬｙにより選択されていないカラムスイッチ２０は、ビット線群ＢＬｙ＜３：０＞をフローティング状態に保つことが可能となる。本実施の形態のカラムスイッチ２０によれば、トランジスタの数を低減することができ、カラム制御回路をより簡易な構成とすることができる。

［第４の実施の形態］
次に、本発明に係る抵抗変化メモリ装置の第４の実施の形態について図１４〜図１６を参照して説明する。図１４は抵抗変化メモリ装置のカラム／ロウ制御回路の配置例を示すブロック図である。そして、図１５〜図１６は抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。図１４〜図１６に示す本実施の形態に係る抵抗変化メモリ装置において、第１〜第３の実施の形態と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。

本実施の形態に係る抵抗変化メモリ装置は、センスアンプ／書き込みバッファ２２とカラムスイッチ２０とを接続するローカルデータ線ＬＤＱ＜３：０＞が、ローカルデータ線ＬＤＱｏｄｄ＜３：０＞及びＬＤＱｅｖｅｎ＜３：０＞の２つに分割されている点において、第１〜第３の実施の形態と異なる。以下、図１４〜図１６を参照して、カラム制御回路の構成を説明する。

図１５に示されるように、カラムスイッチ２０には１２８本のカラム選択線ＣＳＬｙ（ｙ＝＜１２７：０＞）のいずれか一本が接続されている。また、カラムスイッチ２０には、ローカルデータ線ＬＤＱｅｖｅｎ＜３：０＞又はＬＤＱｏｄｄ＜３：０＞のいずれかが接続されている。複数個並ぶカラムスイッチ２０には、ローカルデータ線ＬＤＱｅｖｅｎ＜３：０＞又はＬＤＱｏｄｄ＜３：０＞が交互に接続されている。

また、カラムスイッチ２０には、ビット線群ＢＬｙ＜３：０＞が接続されており、このビット線ＢＬは一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ２０に接続されるビット線群ＢＬｙ＜３：０＞はビット線ＢＬｙ０〜ビット線ＢＬｙ３までの４本の配線からなる。同様に、ローカルデータ線ＬＤＱｅｖｅｎ＜３：０＞及びＬＤＱｏｄｄ＜３：０＞は、ＬＤＱｅｖｅｎ０〜ＬＤＱｅｖｅｎ３、ＬＤＱｏｄｄ０〜ＬＤＱｏｄｄ３までの４本の配線からなる配線である。カラムスイッチ２０の構成は図９に示す第２の実施の形態と同様である。

図１６には、カラムスイッチ２０及びローカルデータ線ＬＤＱｅｖｅｎ＜３：０＞及びＬＤＱｏｄｄ＜３：０＞のさらに詳細な構成が示されている。１つのカラムスイッチ２０は、４つのＮＭＯＳトランジスタＱＮ１１を備える。この４つのトランジスタＱＮ１１のゲートにはカラム選択線ＣＳＬｙ（ｙ＝＜１２７：０＞）がそれぞれ接続されている。ここで、カラムスイッチ２０ｎは１２８個設けられたカラムスイッチ２０のうちｎ番目のものを示している。

カラムスイッチ２０内の４つのトランジスタＱＮ１１のうち、ドレインにローカルデータ線ＬＤＱｏｄｄ＜０＞が接続されたトランジスタのソースにはビット線ＢＬｎ＜０＞が接続されている。同様にドレインにローカルデータ線ＬＤＱｏｄｄ＜１＞、＜２＞、＜３＞が接続されたトランジスタのソースにはビット線ＢＬｎ＜１＞、＜２＞、＜３＞がそれぞれ接続されている。また、カラムスイッチ２０ｎに隣接するカラムスイッチ２０ｎ＋１、２０ｎ−１内の４つのトランジスタＱＮ１１のドレインにローカルデータ線ＬＤＱｅｖｅｎ＜３：０＞が、ソースにビット線ＢＬｎ＋１、ＢＬｎ−１がそれぞれ接続されている。これにより、上述したようにローカルデータ線ＬＤＱｅｖｅｎ＜３：０＞が接続されるカラムスイッチ２０と、ＬＤＱｏｄｄ＜３：０＞が接続されるカラムスイッチ２０とが交互に設けられる。

図１４〜図１６に示す抵抗変化メモリ装置におけるセット動作について説明する。ここで、セット動作が実行されるメモリセルＭＣはビット線ＢＬｎ＜０＞、＜３＞が接続されたメモリセルＭＣであるとして説明する。

図１６に示すように、セット動作を実行する際に、センスアンプ／書き込みバッファ２２により、ローカルデータ線ＬＤＱｏｄｄ＜０＞、＜３＞には電圧ＶＳＥＴが印加される。また、ローカルデータ線ＬＤＱｏｄｄ＜１＞、＜２＞には接地電圧Ｖｓｓが印加される。そして、ローカルデータ線ＬＤＱｅｖｅｎ＜３：０＞には全て接地電圧Ｖｓｓが印加される。次に、カラムデコーダ２１により、カラム選択線ＣＳＬｙのうち、セット動作が実行されるメモリセルＭＣを選択駆動するカラムスイッチ２０ｎに接続されたカラム選択線ＣＳＬｎがオン状態にされる。また、カラムスイッチ２０ｎに隣接しているカラムスイッチ２０ｎ＋１、２０ｎ−１に接続されたカラム選択線ＣＳＬｎ＋１、ＣＳＬｎ−１もオン状態にされる。これにより、カラムスイッチ２０ｎ及びカラムスイッチ２０ｎ＋１、２０ｎ−１のトランジスタＱＮ１１が導通する。そして、カラムスイッチ２０ｎ、２０ｎ＋１、２０ｎ−１以外のカラムスイッチ２０に接続されたカラム選択線ＣＳＬｙはオフ状態にされる。

カラムスイッチ２０ｎのうち、ローカルデータ線ＬＤＱｏｄｄ＜０＞、＜３＞に接続されたビット線ＢＬｎ＜０＞、＜３＞には、導通したトランジスタＱＮ１１を介して電圧ＶＳＥＴが印加される。また、ローカルデータ線ＬＤＱｏｄｄ＜１＞、＜２＞に接続されたビット線ＢＬｎ＜１＞、＜２＞には接地電圧Ｖｓｓが印加される。また、カラムスイッチ２０ｎに隣接しているカラムスイッチ２０ｎ＋１、２０ｎ−１では、ローカルデータ線ＬＤＱｅｖｅｎ＜３：０＞に接続されたビット線ＢＬｎ＜３：０＞に、導通したトランジスタＱＮ１１を介して接地電圧Ｖｓｓが印加される。そして、カラムスイッチ２０ｎ、２０ｎ＋１、２０ｎ−１以外のカラムスイッチ２０に接続されたカラム選択線ＣＳＬｙはオフ状態であるため、電圧が印加されずフローティング状態となる。

一方、選択メモリセルＭＣに接続されたワード線ＷＬ０１が接地電圧Ｖｓｓに選択駆動される。これにより選択メモリセルＭＣのダイオードＤｉが順方向バイアス状態となり電流が流れ、選択メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。

ビット線ＢＬの選択駆動を行う場合、選択ビット線ＢＬ０１に電圧ＶＳＥＴを印加する際に、カップリングにより隣接するフローティング状態の非選択ビット線ＢＬの電位が上昇する場合がある。この場合、非選択ビット線ＢＬに接続された非選択メモリセルＭＣに対し、誤ってセット動作が実行されてしまうおそれがある。

しかし、本実施の形態に係る抵抗変化メモリ装置においては、カラムスイッチ２０ｎに隣接しているカラムスイッチ２０ｎ＋１、２０ｎ−１に接続されたビット線群ＢＬｎ＋１＜３：０＞、ＢＬｎ−１＜３：０＞に接地電圧Ｖｓｓが印加されている。そのため、セット動作時に選択ビット線ＢＬ０１に隣接するビット線ＢＬの電圧を確実に接地電圧Ｖｓｓに保持することができる。選択ビット線ＢＬ０１に隣接するビット線ＢＬのシールド効果により、その他の非選択ビット線ＢＬをフローティング状態としても、非選択ビット線ＢＬの電位は接地電圧Ｖｓｓからほとんど上がることがない。本実施の形態における抵抗変化メモリ装置によれば、非選択メモリセルＭＣに対して誤ってセット動作が実行されることがない。

本実施の形態に係る抵抗変化メモリ装置も、カラムスイッチ２０の構成を１つのトランジスタＱＮ１１からなる構成とすることができる。この構成によれば、カラム選択線ＣＳＬｙにより選択されたカラムスイッチ２０は、ビット線群ＢＬ０＜３：０＞を駆動させることができる。これとともに、カラム選択線ＣＳＬｙにより選択されていないカラムスイッチ２０は、ビット線群ＢＬｙ＜３：０＞をフローティング状態に保つことが可能となる。本実施の形態のカラムスイッチ２０によれば、トランジスタの数を低減することができ、カラム制御回路をより簡易な構成とすることができる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。例えば、実施の形態においてセット動作として抵抗変化メモリ装置の動作を説明したが、これはメモリセルＭＣに印加する電圧や電流、電圧の印加時間等を調整することにより選択メモリセルＭＣが低抵抗状態から高抵抗状態へと変化するリセット動作またはリード動作とすることができる。また、実施の形態において、ビット線群ＢＬｙ＜３：０＞は４本の配線からなり、ワード線群ＷＬｘ＜７：０＞は８本の配線からなっていた。このビット線群及びワード線群に含まれるビット線ＢＬの本数及びワード線ＷＬの本数は、抵抗変化メモリ装置の設計により、変更することが可能である。

第１の実施の形態の抵抗変化メモリ装置の構成を示す斜視図である。 第１の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。 第２の実施の形態の抵抗変化メモリ装置のメモリセルアレイの配線を示す図である。 第２の実施の形態の抵抗変化メモリ装置のカラム／ロウ制御回路の配置例を示すブロック図である。 第２の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 第２の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 第２の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 第２の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。 第２の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 第２の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 第２の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 第２の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 第３の実施の形態の抵抗変化メモリ装置のカラム／ロウ制御回路の動作タイミングを示すタイミングチャートである。 第４の実施の形態の抵抗変化メモリ装置のカラム／ロウ制御回路の配置例を示すブロック図である。 第４の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。 第４の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。

符号の説明

１・・・半導体基板、 ２・・・メモリブロック、 ３・・・配線領域、 ４・・・ビット線コンタクト領域、 ５・・・ワード線コンタクト領域、 ６・・・ビット線コンタクト、 ７・・・ワード線コンタクト、 １０・・・ロウデコーダ、 １１・・・メインロウデコーダ、 １２・・・書き込み駆動線ドライバ、 １３・・・ロウ電源線ドライバ、 １４・・・ロウ系周辺回路、 ２０・・・カラムスイッチ、 ２１・・・カラムデコーダ、 ２２・・・センスアンプ／書き込みバッファ、 ２３・・・カラム電源線ドライバ、 ２４・・・カラム系周辺回路、 ＭＡ・・・メモリセルアレイ、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 Ｄｉ・・・ダイオード、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＭＷＬ・・・メインワード線 ＣＳＬ・・・カラム選択線。

Claims (5)

1. 整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
   前記第１配線及び前記第２配線を選択駆動する制御回路と
   を備え、
   前記制御回路は、
   選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加し、選択された前記第２配線に第２の電圧を印加するとともに、
   非選択の前記第１配線の少なくとも１本をフローティング状態にする
   ことを特徴とする半導体記憶装置。
2. 前記制御回路は、
   選択された前記第２配線に第２の電圧を印加した後に、
   選択された前記第１配線に第１の電圧を印加し、非選択の前記第１配線をフローティング状態にする
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記制御回路は、
   前記第１配線に接続され、前記第１配線が選択されるときに導通して前記第１配線に第１の電圧を印加するとともに、前記第１配線が非選択のときは非導通状態になり前記第１配線をフローティング状態にする１つのトランジスタからなる第１配線選択部を有する
   ことを特徴とする請求項１又は２記載の半導体記憶装置。
4. 所定の本数の前記第１配線からなる複数の第１配線群をさらに備え、
   前記制御回路は、
   選択された前記第１配線を含む前記第１配線群内の選択された前記第１配線に第１の電圧を、非選択の前記第１配線に第２の電圧を印加し、
   選択された前記第１配線を含まない前記第１配線群のうち、
   選択された前記第１配線を含む前記第１配線群に隣接する前記第１配線群内の前記第１配線に第２の電圧を印加し、
   選択された前記第１配線を含む前記第１配線群に隣接しない前記第１配線群内の前記第１配線をフローティング状態にする
   ことを特徴とする請求項１乃至３のいずれか記載の半導体記憶装置。
5. 前記制御回路は、
   非選択の前記第２配線に前記第１の電圧を印加する
   ことを特徴とする請求項１乃至４のいずれか記載の半導体記憶装置。

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