JP2010003921A - 半導体光素子を作製する方法 - Google Patents

Abstract

【課題】半導体光素子の作製プロセス中、活性層にダメージを与えることを抑制可能な半導体光素子の作製方法を提供する。
【解決手段】基板１１の上に、所定の膜応力および所定の厚みを有するシリコン酸化膜１３を形成する第１工程と、第１工程の後に、シリコン酸化膜１３の上に形成したレジスト１５を用いてシリコン酸化膜１３を基板１１の表面１１ａが露出するまでエッチングすることにより、シリコン酸化膜１３にストライプ状の溝１７を形成する第２工程と、第２工程の後に、溝１７に、活性層２３を含む半導体積層１９を成長する第３工程と、を備える。
【選択図】図２

Description

本発明は、半導体光素子を作製する方法に関するものである。

従来、例えば特許文献１に示すように、活性層及びその周辺層を幅１〜２μm前後の狭メサストライプ状にエッチングし、その両側面を半導体層から成る電流ブロック層で埋め込んだ形状の半導体レーザが知られている。

図６は、従来の半導体レーザの作製方法の一例を示している。図６（ａ）に示すように、最初に、半導体基板１０１上に、活性層１０２、クラッド層１０３、コンタクト層１０４等を含む半導体積層１０５を形成する。また、半導体積層１０５上に、例えばＳｉＮからなるマスクパターン１０６を形成する。次に、図６（ｂ）に示すように、マスクパターン１０６を用いてドライエッチングを行い、半導体メサ１０７を形成する。次に、図示はしないが、上記ドライエッチングのダメージを除去するために、塩素を含むガスで追加エッチングを行う。そして、電流ブロック層を埋め込んだ後に、電極を形成することにより、半導体レーザを完成する。
特開平１０−３３５７５６

上記のような従来の半導体レーザの作製方法には以下のような問題点があった。すなわち、半導体メサを形成するために行ったドライエッチングの後に、当該半導体メサに含まれている活性層の幅が変動してしまうといった問題点があった。これは、当該ドライエッチングを基本的には半導体積層面に対して垂直に行おうとするが、実際には横方向にも当該ドライエッチングが進行してしまい、その結果、半導体メサを構成する活性層の一部を削ってしまうからである。また、ダメージを除去するための追加エッチングを行っているが、実際にダメージが除去できたかどうかの判断が困難であるといった問題点があった。これは、ダメージ層の厚さをIn-situでモニタすることが事実上できないことに起因する。

そこで、本発明は上記に鑑みてなされたもので、半導体光素子の作製プロセス中、活性層にダメージを与えることを抑制可能な半導体光素子の作製方法を提供することを目的とする。

上記課題を解決するために、本発明の方法は、半導体光素子を作製する方法であって、基板の上に、所定の膜応力および所定の厚みを有するシリコン酸化膜を形成する第１工程と、前記第１工程の後に、前記シリコン酸化膜の上に形成したレジストを用いて前記シリコン酸化膜を前記基板の表面が露出するまでエッチングすることにより、前記シリコン酸化膜にストライプ状の溝を形成する第２工程と、前記第２工程の後に、前記溝に、活性層のための第１III−Ｖ化合物半導体層を含む半導体積層を成長する第３工程と、を備えることを特徴とする。

このような本発明の方法によれば、第１工程〜第３工程の手順を全て順に備えることにより、半導体光素子の作製プロセス中、活性層にダメージを与えることを防止できる。活性層にダメージを与える原因となるドライエッチング工程（第２工程）が活性層の成長する第３工程の前に行われるからである。また、シリコン酸化膜を形成する第１工程が活性層の成長する第３工程の前に行われることから、活性層を成長した上でシリコン酸化膜を成膜することにより、シリコン酸化膜の成膜過程で活性層にダメージを与えることを防止できる。以上により、信頼性の高い半導体光素子を作製することができる。

また、本発明の方法において、前記第１工程では、摂氏５００度以上且つ摂氏７００度以下の温度範囲における膜応力が−１００ＭＰａ以上且つ＋１００ＭＰａ以下となるように、前記シリコン酸化膜を形成し、前記第３工程では、前記半導体積層を前記温度範囲で成長することが好ましい。

また、本発明の方法において、前記第１工程では、摂氏５００度以上且つ摂氏７００度以下の温度範囲における膜応力が−１００ＭＰａ以上且つ０ＭＰａ以下となるように、前記シリコン酸化膜を形成することが更に好ましい。

このように、摂氏５００度以上且つ摂氏７００度以下の温度範囲での膜応力が−１００ＭＰａ以上且つ＋１００ＭＰａ以下となるように、より好ましくは−１００ＭＰａ以上且つ０ＭＰａ以下となるように、シリコン酸化膜を形成した場合には、活性層のための第１III−Ｖ化合物半導体層を含む半導体積層を当該温度範囲で成長する際に、シリコン酸化膜が低応力となる。このため、半導体積層を成長する際にシリコン酸化膜が高応力であることに起因して例えば基板等が割れてしまうことを抑制できる。また、上記のように低応力のシリコン酸化膜に形成された溝内に半導体積層を成長することから、当該半導体積層を、温度による変形を生じさせることなく、溝の形状のままで成長することができる。さらに、シリコン酸化膜におけるクラックや剥れが低減される。

また、本発明の方法では、前記第１工程において、前記所定の厚みは、前記半導体積層の厚み以上であることが好ましい。

このように、半導体積層の厚み以上の厚みでシリコン酸化膜を形成することにより、第３工程では当該厚い厚みに相当する深い溝を用いて半導体積層を容易に成長できる。また、作製された半導体光素子が厚いシリコン酸化膜を有することは半導体光素子の低容量化につながり、その結果、高速動作に適した半導体光素子を作製することができる。更に、厚いシリコン酸化膜を保護膜にした半導体光素子の場合には、厚いシリコン酸化膜の存在により活性層脇を流れるリーク電流を抑制することができる。

また、本発明の方法において、前記第２工程では、前記シリコン酸化膜を前記基板の表面に対してほぼ垂直にエッチングすることが好ましい。

このように、シリコン酸化膜をほぼ垂直にエッチングすることから、エッチングにより形成される溝の壁面がほぼ垂直に形成される。その結果、当該溝内で成長する半導体積層をほぼ垂直に成長することができる。

また、本発明の方法では、前記シリコン酸化膜は、誘導結合型プラズマＣＶＤ装置を用いて形成され、前記シリコン酸化膜の前記膜応力は、前記誘導結合型プラズマＣＶＤ装置のバイアス電力を制御することによって調整されることが好ましい。

この方法によれば、誘導結合型プラズマＣＶＤ装置のバイアス電力を制御することによって、シリコン酸化膜の膜応力を状況によって適切に調整することができる。

また、本発明の方法では、前記シリコン酸化膜は、室温と前記温度範囲内の温度との間において正の温度係数を有することが好ましい。

この場合には、半導体積層を成長する際に、温度の上昇に応じてシリコン酸化膜の膜応力が小さくなる。

また、本発明の方法において、前記第３工程では、前記半導体積層として、第１導電型のクラッド層のための第２III−Ｖ化合物半導体層と、前記活性層のための前記第１III−Ｖ化合物半導体層と、第２導電型のクラッド層のための第３III−Ｖ化合物半導体層と、コンタクト層のための第４III−Ｖ化合物半導体層とを順に成長し、当該方法は、前記第３工程の後に、前記第４III−Ｖ化合物半導体層の上に電極を形成する第４工程を更に備えることが好ましい。

本発明の方法はメサ構造を有する半導体光素子の作製に好適である。また、本発明の方法では困難な窓開け工程が不要であるため、半導体光素子を作製するためのコストを低減することができるといった利点がある。

本発明によれば、半導体光素子の作製プロセス中、活性層にダメージを与えることを抑制可能な半導体光素子の作製方法を提供することができる。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体光素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

本実施形態では、半導体光素子の一例として、例えば半導体レーザといった半導体発光素子を作製する。以下、図１〜図５を参照しながら、半導体レーザ１を作製する方法（第１工程〜第４工程）について詳細に説明する。

（第１工程）
図１は、半導体レーザ１の作製工程を示す図面である。まず、基板１１を準備する。基板１１は、導電性を示す半導体基板であって、例えば第１導電型のIII−Ｖ化合物半導体基板である。本実施形態では、例えばｎ型ＩｎＰ半導体基板を基板１１として用いる。気相成長装置５０ａ内に基板１１を配置する。

次に、図１に示されるように、原料ガスＧ１を気相成長装置５０ａに供給して、基板１１上に、厚さ約２．０〜４．０μｍのシリコン酸化膜１３を成長する。シリコン酸化膜１３の厚みは、半導体積層１９（後述する）の基板１１の上面１１ａからの厚み以上であることが好ましい。また、シリコン酸化膜１３の厚みは、後述する誘導結合型プラズマＣＶＤ装置における膜応力の制御を円滑に行うために、例えば４．０μm以下であることが好ましい。

シリコン酸化膜１３を成長するための気相成長装置としては、低応力のシリコン酸化膜１３を比較的に低温で更に高速に成膜可能な誘導結合型プラズマ（ＩＣＰ）ＣＶＤ装置５０ａを用いることができる。好適な実施例では、テトラエトキシシラン及び酸素が用いられる。誘導結合型プラズマＣＶＤ装置５０ａでは、ＩＰＣ放電により原料ガスＧ１をプラズマ状態にして反応させる。このため、比較的低温、例えば基板材料がＩｎＰの場合、摂氏４００度以下で成膜できる。成膜中にバイアスを印加することにより、膜質を制御できる。膜質は緻密であり、また堆積物は低応力であるので、例えば３００ｎｍ／ｍｉｎ以上の高速の成膜レートで、１０μｍ程度の厚みの膜を成長できる。厚膜を高速で堆積しても、膜のクラック等が生じにくい。誘導結合型プラズマＣＶＤ装置において有機シラン系化合物を含む原料ガスを用いて成膜するので、シリコン酸化厚膜を作製しても膜応力に起因する不具合が生じにくい。

原料ガスＧ１は、シリコン有機化合物及び酸素を含む。シリコン有機化合物として例えば有機シラン系化合物を用いることができる。具体的には、例えばテトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ_２Ｈ_５）_４）、ＴＥＦＳ：Ｓｉ（ＯＣ_２Ｈ_５）_３Ｆ、ＨＳｉ（ＯＣＨ_３）_３等を用いることができる。

シリコン酸化膜１３を形成する際の条件の一例は、例えば以下のようである。
成膜ガスＧ１：テトラエトキシシラン及び酸素
ＴＥＯＳ流量：１０ｓｃｃｍ
Ｏ_２流量：１００ｓｃｃｍ
流量比：ＴＥＯＳ／Ｏ_２＝１／１０
ドーパント：無し（ただし、石英導波路の場合はドーパント有り）
プラズマ発生用高周波電源Ｐ_ＩＰＣ：１０００Ｗ
バイアスパワーＰ_ＢＩＡＳ：０〜３００Ｗ
成膜圧力：５Ｐａ以下
基板温度：摂氏４００度以下
成膜レート：３００ｎｍ／ｍｉｎ以上
厚み：３μｍ

図２は、誘導結合型プラズマＣＶＤ装置を用いて成長されたシリコン酸化膜の膜応力（縦軸）と温度（横軸）との関係を示す図面である。正の膜応力は「引っ張り膜応力」であり、負の膜応力は「圧縮膜応力」である。特性線Ｂ_５０は、５０ワットのバイアスパワーＰ_ＢＩＡＳを印加することにより成長されたシリコン酸化膜の膜応力の温度特性を示す。特性線Ｂ_１５０は、１５０ワットのバイアスパワーＰ_ＢＩＡＳを印加することにより成長されたシリコン酸化膜の膜応力の温度特性を示す。特性線Ｂ_５０及び特性線Ｂ_１５０によって示されるシリコン酸化膜は、室温で圧縮膜応力を内包する。また、特性線Ｂ_５０及び特性線Ｂ_１５０によって示されるシリコン酸化膜は、正の温度係数を有しており、温度が上昇するにつれて膜応力の絶対値が小さくなる。温度係数の範囲は、例えば＋０．１以上、＋０．３以下である。そして、ある温度を境に、圧縮膜応力から引っ張り膜応力に変化する。小さいバイアスパワーで堆積されたシリコン酸化膜は、絶対値の小さい圧縮膜応力を内包し、大きいバイアスパワーで堆積されたシリコン酸化膜は、絶対値の大きな圧縮膜応力を内包する。なお、シリコン酸化膜の膜応力は、シリコン酸化膜を半導体基板上に形成し、その後、この半導体基板の反りの大きさを計測することで測定することができる。

特性線Ｃは、誘導結合型プラズマＣＶＤ装置５０ａと異なるプラズマＣＶＤ装置により成長されたシリコン窒化膜（膜厚、５００ｎｍ程度）の膜応力の温度特性を示す。特性線Ｃによって示されるシリコン酸化膜は、室温で引っ張り膜応力を内包しており、また小さい負の温度係数を有する。このように誘導結合型プラズマＣＶＤ装置と異なるプラズマＣＶＤ装置等により成長されたシリコン窒化膜では、高温で成膜してから室温に降温するまでに、膜に引っ張り膜応力が加わり、しかも小さい負の温度係数を有することから、この引っ張り膜応力が室温に降温するまでに徐々に大きくなるという性質を有する。このようなシリコン酸化膜を用いた場合は、膜内部にクラックが発生し割れるという不具合が生じる。とくに、本実施形態では、シリコン酸化膜の厚みは、３μｍ程度の厚膜のシリコン酸化膜を形成する必要があるので、このシリコン酸化膜に内包する引っ張り応力の影響は顕著である。なぜなら、膜応力は、膜の厚みが大きくなるほど大きくなるからである。さらに、シリコン酸化膜を形成後に、半導体積層を成長する際にシリコン酸化膜が高応力であることに起因して例えば基板の割れ等の不具合が生じる。

本実施の形態では、シリコン酸化膜１３を誘導結合型プラズマＣＶＤ装置５０ａを用いて基板１１上に成長する際に、誘導結合型プラズマＣＶＤ装置５０ａのバイアス電力Ｐ_ＢＩＡＳを制御することによって膜応力およびその温度係数を調整できる（図１参照）。

一実施例では、図２の特性線Ｂ_５０に示されるように、膜応力が、摂氏５００度以上且つ摂氏７００度以下の温度範囲で、−１００ＭＰａ以上且つ＋１００ＭＰａ以下の低応力であることが好ましい。この範囲の膜応力は、基板１１として例えばＩｎＰ基板を用いる場合、シリコン酸化膜１３を成膜する際のバイアスパワーＰ_ＢＩＡＳを例えば５０Ｗにすることにより、得ることができる。

更に好ましくは、シリコン酸化膜１３の膜応力が、摂氏５００度以上且つ摂氏７００度以下の温度範囲で、−１００ＭＰａ以上且つ０ＭＰａ以下の低い圧縮膜応力であることが好ましい。この範囲の膜応力は、基板１１として例えばＩｎＰ基板を用いる場合、シリコン酸化膜１３を成膜する際のバイアスパワーＰ_ＢＩＡＳを例えば１５０Ｗにすることにより、得ることができる。本実施例のシリコン酸化膜１３は、高温状態での成膜時においては、膜歪を小さく保持できるとともに、室温に降温したときでも圧縮応力を内包する。このような特性を有するシリコン酸化膜を用いることでクラックや剥れが一層、低減される。さらに、膜形成後の成長工程等の高温プロセスを行った場合でも、クラックや剥れが生じることを防止できる。

（第２工程）
次に、図３（ａ）に示されるように、例えばフォトリソグラフィにより、シリコン酸化膜１３上にレジスト１５をパターニングする。レジスト１５において、幅Ａ１は例えば１〜２μｍである。

次に、図３（ｂ）に示されるように、反応性イオンエッチングといったドライエッチングをレジスト１５を用いて行い、シリコン酸化膜１３をエッチングする。ドライエッチングは、基板１１の表面１１ａが露出するまで、当該表面１１ａに対してほぼ垂直に行う。このときのドライエッチングの条件の一例は、例えば以下のようである。
ガス：ＣＦ_４
プラズマ発生用高周波電源Ｐ_ＩＰＣ：３００Ｗ
成膜圧力：１０Ｐａ

このようなドライエッチングの結果、図３（ｂ）に示されるように、ドライエッチングされたシリコン酸化膜１３ａは、基板１１の表面１１ａからほぼ垂直に伸びる壁面１７ａを有するストライプ状の溝１７を形成する。溝１７の幅Ａ２はレジスト１５における幅Ａ１とほぼ同一であって、例えば１〜２μｍである。

次に、図３（ｃ）に示されるように、レジスト１５を除去する。レジスト除去は、例えばO_２アッシングによるか、または有機溶剤を用いて行うことができる。

（第３工程）
次に、図４（ａ）に示されるように、上記第３工程で形成した溝１７に、半導体積層１９を選択成長する。半導体積層１９は、複数のIII−Ｖ化合物半導体層を含んでおり、これらのIII−Ｖ化合物半導体層は上に順に成長される。半導体積層１９は、第１導電型のクラッド層２１（第２III−Ｖ化合物半導体層）、活性層２３（第１III−Ｖ化合物半導体層）、第２導電型のクラッド層２５（第３III−Ｖ化合物半導体層）、コンタクト層２７（第４III−Ｖ化合物半導体層）を含むことができる。半導体積層１９を構成するこれらの半導体層２１，２３，２５，２７は例えば有機金属気相成長法を用いて成長することができる。

本実施形態では、図４（ａ）に示されるように、有機金属気相成長炉５０ｂを用いて、例えば摂氏５００度以上且つ摂氏７００度以下の温度範囲で、半導体積層１９を成長している。また、材料ガスとしては例えばＴＭＩ，ＴＭＧ，ＰＨ_３，ＡｓＨ_３等を用いており、ドーパントとしては例えばＳｉＨ_４，ＤＥＺｎ等を用いている。また、上記第２工程におけるドライエッチングの際には基板１１の表面１１ａが露出するまでエッチングを行うことから、図４（ａ）に示す基板１１の表面１１ａの一部１１ｂには、当該ドライエッチングによりダメージを受けている可能性がある。そのため、第１導電型のクラッド層２１を成長する初期段階では、例えば０．２５μｍ／ｈｒ程度の低速レートで埋め込み成長を行うことが好ましい。また、それ以外は、例えば２μｍ／ｈｒ程度の高速レートで埋め込み成長を行ってもよい。ただし、活性層２３を成長する際には、制御性が得られるぐらいの適宜な成長レートで埋め込み成長を行うことが好ましい。また、図示はしないが、必要に応じて、各半導体層を成長する前後に、平坦化処理を行ってもよい。以上により成長した半導体積層１９の厚みは、例えば３．７μｍ以下である。

半導体レーザ１のための半導体積層１９の一例は、例えば以下のようである。
第１導電型のクラッド層２１：ｎ型ＩｎＰ半導体、１．０μｍ
活性層２３：ＧａＩｎＡｓＰ多重量子井戸構造、０．２μｍ
第２導電型のクラッド層１９：ｐ型ＩｎＰ半導体、２．０μｍ
第２導電型のコンタクト層２１：ｐ型ＧａＩｎＡｓ半導体、０．５μｍ

活性層２３は、例えば１．５５μｍ帯での発光のために作製される。活性層２３は、バルク、単一量子井戸構造、または多重量子井戸構造等の様々な構造を有することができる。図示はしないが、半導体レーザ１は、量子井戸構造の井戸層の上下にガイド層を配置したＳＣＨ構造を有することができる。また、必要な場合には、ｎ型クラッド層に替えて、ｎ型ＩｎＰ基板の表層領域をｎ型クラッド層として用いることができる。

（第４工程）
次に、図４（ｂ）に示されるように、p型上部電極２９、およびn型裏面電極３１を形成する。ここで、p型上部電極２９を形成する前に従来行われていた電流注入用の窓を開ける工程は、本実施形態においては不要である。シリコン酸化膜１３をドライエッチングしたことにより、溝１７が既に形成されているからである。以上により、半導体レーザ１が完成される。

続いて、本実施形態に係る半導体光素子の作製方法がもたらす効果について説明する。本実施形態によれば、第１工程〜第４工程の手順を全て順に備えることにより、半導体光素子の作製プロセス中、活性層２３にダメージを与えることを防止できる。活性層２３にダメージを与える原因となるエッチング工程（第２工程）が活性層２３の成長する第３工程の前に行われるからである。また、シリコン酸化膜１３を形成する第１工程が活性層２３の成長する第３工程の前に行われることから、活性層を成長した上でシリコン酸化膜を成膜することにより、シリコン酸化膜の成膜過程で活性層にダメージを与えることを防止できる。以上により、信頼性の高い半導体光素子を作製することができる。

また、摂氏５００度以上且つ摂氏７００度以下の温度範囲での膜応力が−１００ＭＰａ以上且つ＋１００ＭＰａ以下となるように、より好ましくは−１００ＭＰａ以上且つ０ＭＰａ以下となるように、シリコン酸化膜１３を形成した場合には、活性層２３を含む半導体積層１９を当該温度範囲で成長する際に、シリコン酸化膜１３が低応力となる。このため、半導体積層１９を成長する際にシリコン酸化膜１３が高応力であることに起因して例えば基板１１等が割れてしまうことを抑制できる。また、上記のように低応力のシリコン酸化膜１３に形成された溝１７内に半導体積層１９を成長することから、当該半導体積層１９を、温度による変形を生じさせることなく、溝１７の形状のままで成長することができる。さらに、室温においては、シリコン酸化膜２１は圧縮応力を内包するため、シリコン酸化膜へのクラックや剥れが低減される。さらに、膜形成後の成長工程等の高温プロセスを行った場合でも、クラックや剥れが生じることを効果的に防止できる。また、室温において内包するシリコン酸化膜の圧縮歪の大きさは、活性層２３を含む半導体層１９への影響を考慮して適宜調整できるので、素子への信頼性にも影響をあたえず、問題がないことが明らかとなっている。

また、半導体積層１９の厚み以上の厚みでシリコン酸化膜１３を形成することにより、第３工程では当該厚い厚みに相当する深い溝１７を用いて半導体積層１９を容易に成長できる。また、作製された半導体光素子が厚いシリコン酸化膜１３を有することは半導体光素子の低容量化につながり、その結果、高速動作に適した半導体光素子を作製することができる。更に、厚いシリコン酸化膜１３を保護膜にした半導体光素子の場合には、厚いシリコン酸化膜１３の存在により活性層２３脇を流れるリーク電流を抑制することができる。

また、シリコン酸化膜１３をほぼ垂直にエッチングすることから、エッチングにより形成される溝１７の壁面がほぼ垂直に形成される。その結果、当該溝１７内で成長する半導体積層１９をほぼ垂直に成長することができる。

また、シリコン酸化膜１３は誘導結合型プラズマＣＶＤ装置を用いて形成されることが好ましく、この場合には、誘導結合型プラズマＣＶＤ装置のバイアス電力を制御することによって、シリコン酸化膜１３の膜応力を状況によって適切に調整することができる。

また、シリコン酸化膜１３は、室温と半導体積層１９の成長温度範囲内の温度との間において正の温度係数を有することが好ましく、この場合には、半導体積層１９を成長する際に、温度の上昇に応じてシリコン酸化膜１３の膜応力が小さくなる。

また、本実施形態の半導体光素子の作製方法では、困難な窓開け工程が不要であるため、半導体光素子を作製するためのコストを低減することができるといった利点がある。

以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されないことは言うまでもない。例えば、半導体レーザ１が例えば分布帰還構造（ＤＦＢ）や分布反射構造（ＤＢＲ）を有する半導体レーザである場合には、図５に示すように、基板１１に回折格子６０を予め形成しておく工程を更に備えてもよい。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本実施の形態は、半導体レーザについて例示的に説明されているけれども、半導体光変調器、および半導体光変調器と半導体レーザとの集積素子などにも適用できる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

第１工程のシリコン酸化膜形成工程を示す図面である。 誘導結合型プラズマＣＶＤ装置を用いて成長されたシリコン酸化膜の応力と温度との関係を示す図面である。 第２工程のエッチング工程を示す図面である。 図４（ａ）は、第３工程のエピタキシャ成長工程を示す図面である。図４（ｂ）は、第４工程の電極形成工程を示す図面である。 本実施形態の方法により、分布帰還構造や分布反射構造を有する半導体レーザを形成した一例を示す図である。 従来の半導体光素子の作製方法の一例を示す図である。

符号の説明

１…半導体レーザ、１１…基板、１３…シリコン酸化膜、１５…レジスト、１７…溝、１９…半導体積層、２１…第１導電型のクラッド層、２３…活性層、２５…第２導電型のクラッド層、２７…コンタクト層、２９，３１…電極、５０ａ…誘導結合型プラズマ（ＩＣＰ）ＣＶＤ装置、５０ｂ…有機金属気相成長炉、６０…回折格子。

Claims (8)

1. 半導体光素子を作製する方法であって、
   基板の上に、所定の膜応力および所定の厚みを有するシリコン酸化膜を形成する第１工程と、
   前記第１工程の後に、前記シリコン酸化膜の上に形成したレジストを用いて前記シリコン酸化膜を前記基板の表面が露出するまでエッチングすることにより、前記シリコン酸化膜にストライプ状の溝を形成する第２工程と、
   前記第２工程の後に、前記溝に、活性層のための第１III−Ｖ化合物半導体層を含む半導体積層を成長する第３工程と、
   を備えることを特徴とする方法。
2. 前記第１工程では、摂氏５００度以上且つ摂氏７００度以下の温度範囲における膜応力が−１００ＭＰａ以上且つ＋１００ＭＰａ以下となるように、前記シリコン酸化膜を形成し、
   前記第３工程では、前記半導体積層を前記温度範囲で成長することを特徴とする請求項１に記載の方法。
3. 前記第１工程では、摂氏５００度以上且つ摂氏７００度以下の温度範囲における膜応力が−１００ＭＰａ以上且つ０ＭＰａ以下となるように、前記シリコン酸化膜を形成することを特徴とする請求項２に記載の方法。
4. 前記第１工程において、前記所定の厚みは、前記半導体積層の厚み以上であることを特徴とする請求項１〜３の何れか１項に記載の方法。
5. 前記第２工程では、前記シリコン酸化膜を前記基板の表面に対してほぼ垂直にエッチングすることを特徴とする請求項１〜４の何れか１項に記載の方法。
6. 前記シリコン酸化膜は、誘導結合型プラズマＣＶＤ装置を用いて形成され、
   前記シリコン酸化膜の前記膜応力は、前記誘導結合型プラズマＣＶＤ装置のバイアス電力を制御することによって調整されることを特徴とする請求項１〜５の何れか１項に記載の方法。
7. 前記シリコン酸化膜は、室温と前記温度範囲内の温度との間において正の温度係数を有することを特徴とする請求項１〜６の何れか１項に記載の方法。
8. 前記第３工程では、前記半導体積層として、第１導電型のクラッド層のための第２III−Ｖ化合物半導体層と、前記活性層のための前記第１III−Ｖ化合物半導体層と、第２導電型のクラッド層のための第３III−Ｖ化合物半導体層と、コンタクト層のための第４III−Ｖ化合物半導体層とを順に成長し、
   当該方法は、
   前記第３工程の後に、前記第４III−Ｖ化合物半導体層の上に電極を形成する第４工程を更に備えることを特徴とする請求項１〜７の何れか１項に記載の方法。

Images