JP2010003921A - 半導体光素子を作製する方法 - Google Patents

半導体光素子を作製する方法 Download PDF

Info

Publication number
JP2010003921A
JP2010003921A JP2008162129A JP2008162129A JP2010003921A JP 2010003921 A JP2010003921 A JP 2010003921A JP 2008162129 A JP2008162129 A JP 2008162129A JP 2008162129 A JP2008162129 A JP 2008162129A JP 2010003921 A JP2010003921 A JP 2010003921A
Authority
JP
Japan
Prior art keywords
silicon oxide
oxide film
film
semiconductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008162129A
Other languages
English (en)
Other versions
JP5239543B2 (ja
Inventor
Toshio Nomaguchi
俊夫 野間口
Tetsuya Hattori
哲也 服部
Kazunori Fujimoto
和徳 藤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2008162129A priority Critical patent/JP5239543B2/ja
Publication of JP2010003921A publication Critical patent/JP2010003921A/ja
Application granted granted Critical
Publication of JP5239543B2 publication Critical patent/JP5239543B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Lasers (AREA)

Abstract

【課題】半導体光素子の作製プロセス中、活性層にダメージを与えることを抑制可能な半導体光素子の作製方法を提供する。
【解決手段】基板11の上に、所定の膜応力および所定の厚みを有するシリコン酸化膜13を形成する第1工程と、第1工程の後に、シリコン酸化膜13の上に形成したレジスト15を用いてシリコン酸化膜13を基板11の表面11aが露出するまでエッチングすることにより、シリコン酸化膜13にストライプ状の溝17を形成する第2工程と、第2工程の後に、溝17に、活性層23を含む半導体積層19を成長する第3工程と、を備える。
【選択図】図2

Description

本発明は、半導体光素子を作製する方法に関するものである。
従来、例えば特許文献1に示すように、活性層及びその周辺層を幅1〜2μm前後の狭メサストライプ状にエッチングし、その両側面を半導体層から成る電流ブロック層で埋め込んだ形状の半導体レーザが知られている。
図6は、従来の半導体レーザの作製方法の一例を示している。図6(a)に示すように、最初に、半導体基板101上に、活性層102、クラッド層103、コンタクト層104等を含む半導体積層105を形成する。また、半導体積層105上に、例えばSiNからなるマスクパターン106を形成する。次に、図6(b)に示すように、マスクパターン106を用いてドライエッチングを行い、半導体メサ107を形成する。次に、図示はしないが、上記ドライエッチングのダメージを除去するために、塩素を含むガスで追加エッチングを行う。そして、電流ブロック層を埋め込んだ後に、電極を形成することにより、半導体レーザを完成する。
特開平10−335756
上記のような従来の半導体レーザの作製方法には以下のような問題点があった。すなわち、半導体メサを形成するために行ったドライエッチングの後に、当該半導体メサに含まれている活性層の幅が変動してしまうといった問題点があった。これは、当該ドライエッチングを基本的には半導体積層面に対して垂直に行おうとするが、実際には横方向にも当該ドライエッチングが進行してしまい、その結果、半導体メサを構成する活性層の一部を削ってしまうからである。また、ダメージを除去するための追加エッチングを行っているが、実際にダメージが除去できたかどうかの判断が困難であるといった問題点があった。これは、ダメージ層の厚さをIn-situでモニタすることが事実上できないことに起因する。
そこで、本発明は上記に鑑みてなされたもので、半導体光素子の作製プロセス中、活性層にダメージを与えることを抑制可能な半導体光素子の作製方法を提供することを目的とする。
上記課題を解決するために、本発明の方法は、半導体光素子を作製する方法であって、基板の上に、所定の膜応力および所定の厚みを有するシリコン酸化膜を形成する第1工程と、前記第1工程の後に、前記シリコン酸化膜の上に形成したレジストを用いて前記シリコン酸化膜を前記基板の表面が露出するまでエッチングすることにより、前記シリコン酸化膜にストライプ状の溝を形成する第2工程と、前記第2工程の後に、前記溝に、活性層のための第1III−V化合物半導体層を含む半導体積層を成長する第3工程と、を備えることを特徴とする。
このような本発明の方法によれば、第1工程〜第3工程の手順を全て順に備えることにより、半導体光素子の作製プロセス中、活性層にダメージを与えることを防止できる。活性層にダメージを与える原因となるドライエッチング工程(第2工程)が活性層の成長する第3工程の前に行われるからである。また、シリコン酸化膜を形成する第1工程が活性層の成長する第3工程の前に行われることから、活性層を成長した上でシリコン酸化膜を成膜することにより、シリコン酸化膜の成膜過程で活性層にダメージを与えることを防止できる。以上により、信頼性の高い半導体光素子を作製することができる。
また、本発明の方法において、前記第1工程では、摂氏500度以上且つ摂氏700度以下の温度範囲における膜応力が−100MPa以上且つ+100MPa以下となるように、前記シリコン酸化膜を形成し、前記第3工程では、前記半導体積層を前記温度範囲で成長することが好ましい。
また、本発明の方法において、前記第1工程では、摂氏500度以上且つ摂氏700度以下の温度範囲における膜応力が−100MPa以上且つ0MPa以下となるように、前記シリコン酸化膜を形成することが更に好ましい。
このように、摂氏500度以上且つ摂氏700度以下の温度範囲での膜応力が−100MPa以上且つ+100MPa以下となるように、より好ましくは−100MPa以上且つ0MPa以下となるように、シリコン酸化膜を形成した場合には、活性層のための第1III−V化合物半導体層を含む半導体積層を当該温度範囲で成長する際に、シリコン酸化膜が低応力となる。このため、半導体積層を成長する際にシリコン酸化膜が高応力であることに起因して例えば基板等が割れてしまうことを抑制できる。また、上記のように低応力のシリコン酸化膜に形成された溝内に半導体積層を成長することから、当該半導体積層を、温度による変形を生じさせることなく、溝の形状のままで成長することができる。さらに、シリコン酸化膜におけるクラックや剥れが低減される。
また、本発明の方法では、前記第1工程において、前記所定の厚みは、前記半導体積層の厚み以上であることが好ましい。
このように、半導体積層の厚み以上の厚みでシリコン酸化膜を形成することにより、第3工程では当該厚い厚みに相当する深い溝を用いて半導体積層を容易に成長できる。また、作製された半導体光素子が厚いシリコン酸化膜を有することは半導体光素子の低容量化につながり、その結果、高速動作に適した半導体光素子を作製することができる。更に、厚いシリコン酸化膜を保護膜にした半導体光素子の場合には、厚いシリコン酸化膜の存在により活性層脇を流れるリーク電流を抑制することができる。
また、本発明の方法において、前記第2工程では、前記シリコン酸化膜を前記基板の表面に対してほぼ垂直にエッチングすることが好ましい。
このように、シリコン酸化膜をほぼ垂直にエッチングすることから、エッチングにより形成される溝の壁面がほぼ垂直に形成される。その結果、当該溝内で成長する半導体積層をほぼ垂直に成長することができる。
また、本発明の方法では、前記シリコン酸化膜は、誘導結合型プラズマCVD装置を用いて形成され、前記シリコン酸化膜の前記膜応力は、前記誘導結合型プラズマCVD装置のバイアス電力を制御することによって調整されることが好ましい。
この方法によれば、誘導結合型プラズマCVD装置のバイアス電力を制御することによって、シリコン酸化膜の膜応力を状況によって適切に調整することができる。
また、本発明の方法では、前記シリコン酸化膜は、室温と前記温度範囲内の温度との間において正の温度係数を有することが好ましい。
この場合には、半導体積層を成長する際に、温度の上昇に応じてシリコン酸化膜の膜応力が小さくなる。
また、本発明の方法において、前記第3工程では、前記半導体積層として、第1導電型のクラッド層のための第2III−V化合物半導体層と、前記活性層のための前記第1III−V化合物半導体層と、第2導電型のクラッド層のための第3III−V化合物半導体層と、コンタクト層のための第4III−V化合物半導体層とを順に成長し、当該方法は、前記第3工程の後に、前記第4III−V化合物半導体層の上に電極を形成する第4工程を更に備えることが好ましい。
本発明の方法はメサ構造を有する半導体光素子の作製に好適である。また、本発明の方法では困難な窓開け工程が不要であるため、半導体光素子を作製するためのコストを低減することができるといった利点がある。
本発明によれば、半導体光素子の作製プロセス中、活性層にダメージを与えることを抑制可能な半導体光素子の作製方法を提供することができる。
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体光素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
本実施形態では、半導体光素子の一例として、例えば半導体レーザといった半導体発光素子を作製する。以下、図1〜図5を参照しながら、半導体レーザ1を作製する方法(第1工程〜第4工程)について詳細に説明する。
(第1工程)
図1は、半導体レーザ1の作製工程を示す図面である。まず、基板11を準備する。基板11は、導電性を示す半導体基板であって、例えば第1導電型のIII−V化合物半導体基板である。本実施形態では、例えばn型InP半導体基板を基板11として用いる。気相成長装置50a内に基板11を配置する。
次に、図1に示されるように、原料ガスG1を気相成長装置50aに供給して、基板11上に、厚さ約2.0〜4.0μmのシリコン酸化膜13を成長する。シリコン酸化膜13の厚みは、半導体積層19(後述する)の基板11の上面11aからの厚み以上であることが好ましい。また、シリコン酸化膜13の厚みは、後述する誘導結合型プラズマCVD装置における膜応力の制御を円滑に行うために、例えば4.0μm以下であることが好ましい。
シリコン酸化膜13を成長するための気相成長装置としては、低応力のシリコン酸化膜13を比較的に低温で更に高速に成膜可能な誘導結合型プラズマ(ICP)CVD装置50aを用いることができる。好適な実施例では、テトラエトキシシラン及び酸素が用いられる。誘導結合型プラズマCVD装置50aでは、IPC放電により原料ガスG1をプラズマ状態にして反応させる。このため、比較的低温、例えば基板材料がInPの場合、摂氏400度以下で成膜できる。成膜中にバイアスを印加することにより、膜質を制御できる。膜質は緻密であり、また堆積物は低応力であるので、例えば300nm/min以上の高速の成膜レートで、10μm程度の厚みの膜を成長できる。厚膜を高速で堆積しても、膜のクラック等が生じにくい。誘導結合型プラズマCVD装置において有機シラン系化合物を含む原料ガスを用いて成膜するので、シリコン酸化厚膜を作製しても膜応力に起因する不具合が生じにくい。
原料ガスG1は、シリコン有機化合物及び酸素を含む。シリコン有機化合物として例えば有機シラン系化合物を用いることができる。具体的には、例えばテトラエトキシシラン(TEOS:Si(OC)、TEFS:Si(OCF、HSi(OCH等を用いることができる。
シリコン酸化膜13を形成する際の条件の一例は、例えば以下のようである。
成膜ガスG1:テトラエトキシシラン及び酸素
TEOS流量:10sccm
流量:100sccm
流量比:TEOS/O=1/10
ドーパント:無し(ただし、石英導波路の場合はドーパント有り)
プラズマ発生用高周波電源PIPC:1000W
バイアスパワーPBIAS:0〜300W
成膜圧力:5Pa以下
基板温度:摂氏400度以下
成膜レート:300nm/min以上
厚み:3μm
図2は、誘導結合型プラズマCVD装置を用いて成長されたシリコン酸化膜の膜応力(縦軸)と温度(横軸)との関係を示す図面である。正の膜応力は「引っ張り膜応力」であり、負の膜応力は「圧縮膜応力」である。特性線B50は、50ワットのバイアスパワーPBIASを印加することにより成長されたシリコン酸化膜の膜応力の温度特性を示す。特性線B150は、150ワットのバイアスパワーPBIASを印加することにより成長されたシリコン酸化膜の膜応力の温度特性を示す。特性線B50及び特性線B150によって示されるシリコン酸化膜は、室温で圧縮膜応力を内包する。また、特性線B50及び特性線B150によって示されるシリコン酸化膜は、正の温度係数を有しており、温度が上昇するにつれて膜応力の絶対値が小さくなる。温度係数の範囲は、例えば+0.1以上、+0.3以下である。そして、ある温度を境に、圧縮膜応力から引っ張り膜応力に変化する。小さいバイアスパワーで堆積されたシリコン酸化膜は、絶対値の小さい圧縮膜応力を内包し、大きいバイアスパワーで堆積されたシリコン酸化膜は、絶対値の大きな圧縮膜応力を内包する。なお、シリコン酸化膜の膜応力は、シリコン酸化膜を半導体基板上に形成し、その後、この半導体基板の反りの大きさを計測することで測定することができる。
特性線Cは、誘導結合型プラズマCVD装置50aと異なるプラズマCVD装置により成長されたシリコン窒化膜(膜厚、500nm程度)の膜応力の温度特性を示す。特性線Cによって示されるシリコン酸化膜は、室温で引っ張り膜応力を内包しており、また小さい負の温度係数を有する。このように誘導結合型プラズマCVD装置と異なるプラズマCVD装置等により成長されたシリコン窒化膜では、高温で成膜してから室温に降温するまでに、膜に引っ張り膜応力が加わり、しかも小さい負の温度係数を有することから、この引っ張り膜応力が室温に降温するまでに徐々に大きくなるという性質を有する。このようなシリコン酸化膜を用いた場合は、膜内部にクラックが発生し割れるという不具合が生じる。とくに、本実施形態では、シリコン酸化膜の厚みは、3μm程度の厚膜のシリコン酸化膜を形成する必要があるので、このシリコン酸化膜に内包する引っ張り応力の影響は顕著である。なぜなら、膜応力は、膜の厚みが大きくなるほど大きくなるからである。さらに、シリコン酸化膜を形成後に、半導体積層を成長する際にシリコン酸化膜が高応力であることに起因して例えば基板の割れ等の不具合が生じる。
本実施の形態では、シリコン酸化膜13を誘導結合型プラズマCVD装置50aを用いて基板11上に成長する際に、誘導結合型プラズマCVD装置50aのバイアス電力PBIASを制御することによって膜応力およびその温度係数を調整できる(図1参照)。
一実施例では、図2の特性線B50に示されるように、膜応力が、摂氏500度以上且つ摂氏700度以下の温度範囲で、−100MPa以上且つ+100MPa以下の低応力であることが好ましい。この範囲の膜応力は、基板11として例えばInP基板を用いる場合、シリコン酸化膜13を成膜する際のバイアスパワーPBIASを例えば50Wにすることにより、得ることができる。
更に好ましくは、シリコン酸化膜13の膜応力が、摂氏500度以上且つ摂氏700度以下の温度範囲で、−100MPa以上且つ0MPa以下の低い圧縮膜応力であることが好ましい。この範囲の膜応力は、基板11として例えばInP基板を用いる場合、シリコン酸化膜13を成膜する際のバイアスパワーPBIASを例えば150Wにすることにより、得ることができる。本実施例のシリコン酸化膜13は、高温状態での成膜時においては、膜歪を小さく保持できるとともに、室温に降温したときでも圧縮応力を内包する。このような特性を有するシリコン酸化膜を用いることでクラックや剥れが一層、低減される。さらに、膜形成後の成長工程等の高温プロセスを行った場合でも、クラックや剥れが生じることを防止できる。
(第2工程)
次に、図3(a)に示されるように、例えばフォトリソグラフィにより、シリコン酸化膜13上にレジスト15をパターニングする。レジスト15において、幅A1は例えば1〜2μmである。
次に、図3(b)に示されるように、反応性イオンエッチングといったドライエッチングをレジスト15を用いて行い、シリコン酸化膜13をエッチングする。ドライエッチングは、基板11の表面11aが露出するまで、当該表面11aに対してほぼ垂直に行う。このときのドライエッチングの条件の一例は、例えば以下のようである。
ガス:CF
プラズマ発生用高周波電源PIPC:300W
成膜圧力:10Pa
このようなドライエッチングの結果、図3(b)に示されるように、ドライエッチングされたシリコン酸化膜13aは、基板11の表面11aからほぼ垂直に伸びる壁面17aを有するストライプ状の溝17を形成する。溝17の幅A2はレジスト15における幅A1とほぼ同一であって、例えば1〜2μmである。
次に、図3(c)に示されるように、レジスト15を除去する。レジスト除去は、例えばOアッシングによるか、または有機溶剤を用いて行うことができる。
(第3工程)
次に、図4(a)に示されるように、上記第3工程で形成した溝17に、半導体積層19を選択成長する。半導体積層19は、複数のIII−V化合物半導体層を含んでおり、これらのIII−V化合物半導体層は上に順に成長される。半導体積層19は、第1導電型のクラッド層21(第2III−V化合物半導体層)、活性層23(第1III−V化合物半導体層)、第2導電型のクラッド層25(第3III−V化合物半導体層)、コンタクト層27(第4III−V化合物半導体層)を含むことができる。半導体積層19を構成するこれらの半導体層21,23,25,27は例えば有機金属気相成長法を用いて成長することができる。
本実施形態では、図4(a)に示されるように、有機金属気相成長炉50bを用いて、例えば摂氏500度以上且つ摂氏700度以下の温度範囲で、半導体積層19を成長している。また、材料ガスとしては例えばTMI,TMG,PH,AsH等を用いており、ドーパントとしては例えばSiH,DEZn等を用いている。また、上記第2工程におけるドライエッチングの際には基板11の表面11aが露出するまでエッチングを行うことから、図4(a)に示す基板11の表面11aの一部11bには、当該ドライエッチングによりダメージを受けている可能性がある。そのため、第1導電型のクラッド層21を成長する初期段階では、例えば0.25μm/hr程度の低速レートで埋め込み成長を行うことが好ましい。また、それ以外は、例えば2μm/hr程度の高速レートで埋め込み成長を行ってもよい。ただし、活性層23を成長する際には、制御性が得られるぐらいの適宜な成長レートで埋め込み成長を行うことが好ましい。また、図示はしないが、必要に応じて、各半導体層を成長する前後に、平坦化処理を行ってもよい。以上により成長した半導体積層19の厚みは、例えば3.7μm以下である。
半導体レーザ1のための半導体積層19の一例は、例えば以下のようである。
第1導電型のクラッド層21:n型InP半導体、1.0μm
活性層23:GaInAsP多重量子井戸構造、0.2μm
第2導電型のクラッド層19:p型InP半導体、2.0μm
第2導電型のコンタクト層21:p型GaInAs半導体、0.5μm
活性層23は、例えば1.55μm帯での発光のために作製される。活性層23は、バルク、単一量子井戸構造、または多重量子井戸構造等の様々な構造を有することができる。図示はしないが、半導体レーザ1は、量子井戸構造の井戸層の上下にガイド層を配置したSCH構造を有することができる。また、必要な場合には、n型クラッド層に替えて、n型InP基板の表層領域をn型クラッド層として用いることができる。
(第4工程)
次に、図4(b)に示されるように、p型上部電極29、およびn型裏面電極31を形成する。ここで、p型上部電極29を形成する前に従来行われていた電流注入用の窓を開ける工程は、本実施形態においては不要である。シリコン酸化膜13をドライエッチングしたことにより、溝17が既に形成されているからである。以上により、半導体レーザ1が完成される。
続いて、本実施形態に係る半導体光素子の作製方法がもたらす効果について説明する。本実施形態によれば、第1工程〜第4工程の手順を全て順に備えることにより、半導体光素子の作製プロセス中、活性層23にダメージを与えることを防止できる。活性層23にダメージを与える原因となるエッチング工程(第2工程)が活性層23の成長する第3工程の前に行われるからである。また、シリコン酸化膜13を形成する第1工程が活性層23の成長する第3工程の前に行われることから、活性層を成長した上でシリコン酸化膜を成膜することにより、シリコン酸化膜の成膜過程で活性層にダメージを与えることを防止できる。以上により、信頼性の高い半導体光素子を作製することができる。
また、摂氏500度以上且つ摂氏700度以下の温度範囲での膜応力が−100MPa以上且つ+100MPa以下となるように、より好ましくは−100MPa以上且つ0MPa以下となるように、シリコン酸化膜13を形成した場合には、活性層23を含む半導体積層19を当該温度範囲で成長する際に、シリコン酸化膜13が低応力となる。このため、半導体積層19を成長する際にシリコン酸化膜13が高応力であることに起因して例えば基板11等が割れてしまうことを抑制できる。また、上記のように低応力のシリコン酸化膜13に形成された溝17内に半導体積層19を成長することから、当該半導体積層19を、温度による変形を生じさせることなく、溝17の形状のままで成長することができる。さらに、室温においては、シリコン酸化膜21は圧縮応力を内包するため、シリコン酸化膜へのクラックや剥れが低減される。さらに、膜形成後の成長工程等の高温プロセスを行った場合でも、クラックや剥れが生じることを効果的に防止できる。また、室温において内包するシリコン酸化膜の圧縮歪の大きさは、活性層23を含む半導体層19への影響を考慮して適宜調整できるので、素子への信頼性にも影響をあたえず、問題がないことが明らかとなっている。
また、半導体積層19の厚み以上の厚みでシリコン酸化膜13を形成することにより、第3工程では当該厚い厚みに相当する深い溝17を用いて半導体積層19を容易に成長できる。また、作製された半導体光素子が厚いシリコン酸化膜13を有することは半導体光素子の低容量化につながり、その結果、高速動作に適した半導体光素子を作製することができる。更に、厚いシリコン酸化膜13を保護膜にした半導体光素子の場合には、厚いシリコン酸化膜13の存在により活性層23脇を流れるリーク電流を抑制することができる。
また、シリコン酸化膜13をほぼ垂直にエッチングすることから、エッチングにより形成される溝17の壁面がほぼ垂直に形成される。その結果、当該溝17内で成長する半導体積層19をほぼ垂直に成長することができる。
また、シリコン酸化膜13は誘導結合型プラズマCVD装置を用いて形成されることが好ましく、この場合には、誘導結合型プラズマCVD装置のバイアス電力を制御することによって、シリコン酸化膜13の膜応力を状況によって適切に調整することができる。
また、シリコン酸化膜13は、室温と半導体積層19の成長温度範囲内の温度との間において正の温度係数を有することが好ましく、この場合には、半導体積層19を成長する際に、温度の上昇に応じてシリコン酸化膜13の膜応力が小さくなる。
また、本実施形態の半導体光素子の作製方法では、困難な窓開け工程が不要であるため、半導体光素子を作製するためのコストを低減することができるといった利点がある。
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されないことは言うまでもない。例えば、半導体レーザ1が例えば分布帰還構造(DFB)や分布反射構造(DBR)を有する半導体レーザである場合には、図5に示すように、基板11に回折格子60を予め形成しておく工程を更に備えてもよい。
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本実施の形態は、半導体レーザについて例示的に説明されているけれども、半導体光変調器、および半導体光変調器と半導体レーザとの集積素子などにも適用できる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
第1工程のシリコン酸化膜形成工程を示す図面である。 誘導結合型プラズマCVD装置を用いて成長されたシリコン酸化膜の応力と温度との関係を示す図面である。 第2工程のエッチング工程を示す図面である。 図4(a)は、第3工程のエピタキシャ成長工程を示す図面である。図4(b)は、第4工程の電極形成工程を示す図面である。 本実施形態の方法により、分布帰還構造や分布反射構造を有する半導体レーザを形成した一例を示す図である。 従来の半導体光素子の作製方法の一例を示す図である。
符号の説明
1…半導体レーザ、11…基板、13…シリコン酸化膜、15…レジスト、17…溝、19…半導体積層、21…第1導電型のクラッド層、23…活性層、25…第2導電型のクラッド層、27…コンタクト層、29,31…電極、50a…誘導結合型プラズマ(ICP)CVD装置、50b…有機金属気相成長炉、60…回折格子。

Claims (8)

  1. 半導体光素子を作製する方法であって、
    基板の上に、所定の膜応力および所定の厚みを有するシリコン酸化膜を形成する第1工程と、
    前記第1工程の後に、前記シリコン酸化膜の上に形成したレジストを用いて前記シリコン酸化膜を前記基板の表面が露出するまでエッチングすることにより、前記シリコン酸化膜にストライプ状の溝を形成する第2工程と、
    前記第2工程の後に、前記溝に、活性層のための第1III−V化合物半導体層を含む半導体積層を成長する第3工程と、
    を備えることを特徴とする方法。
  2. 前記第1工程では、摂氏500度以上且つ摂氏700度以下の温度範囲における膜応力が−100MPa以上且つ+100MPa以下となるように、前記シリコン酸化膜を形成し、
    前記第3工程では、前記半導体積層を前記温度範囲で成長することを特徴とする請求項1に記載の方法。
  3. 前記第1工程では、摂氏500度以上且つ摂氏700度以下の温度範囲における膜応力が−100MPa以上且つ0MPa以下となるように、前記シリコン酸化膜を形成することを特徴とする請求項2に記載の方法。
  4. 前記第1工程において、前記所定の厚みは、前記半導体積層の厚み以上であることを特徴とする請求項1〜3の何れか1項に記載の方法。
  5. 前記第2工程では、前記シリコン酸化膜を前記基板の表面に対してほぼ垂直にエッチングすることを特徴とする請求項1〜4の何れか1項に記載の方法。
  6. 前記シリコン酸化膜は、誘導結合型プラズマCVD装置を用いて形成され、
    前記シリコン酸化膜の前記膜応力は、前記誘導結合型プラズマCVD装置のバイアス電力を制御することによって調整されることを特徴とする請求項1〜5の何れか1項に記載の方法。
  7. 前記シリコン酸化膜は、室温と前記温度範囲内の温度との間において正の温度係数を有することを特徴とする請求項1〜6の何れか1項に記載の方法。
  8. 前記第3工程では、前記半導体積層として、第1導電型のクラッド層のための第2III−V化合物半導体層と、前記活性層のための前記第1III−V化合物半導体層と、第2導電型のクラッド層のための第3III−V化合物半導体層と、コンタクト層のための第4III−V化合物半導体層とを順に成長し、
    当該方法は、
    前記第3工程の後に、前記第4III−V化合物半導体層の上に電極を形成する第4工程を更に備えることを特徴とする請求項1〜7の何れか1項に記載の方法。
JP2008162129A 2008-06-20 2008-06-20 半導体光素子を作製する方法 Expired - Fee Related JP5239543B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008162129A JP5239543B2 (ja) 2008-06-20 2008-06-20 半導体光素子を作製する方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008162129A JP5239543B2 (ja) 2008-06-20 2008-06-20 半導体光素子を作製する方法

Publications (2)

Publication Number Publication Date
JP2010003921A true JP2010003921A (ja) 2010-01-07
JP5239543B2 JP5239543B2 (ja) 2013-07-17

Family

ID=41585384

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008162129A Expired - Fee Related JP5239543B2 (ja) 2008-06-20 2008-06-20 半導体光素子を作製する方法

Country Status (1)

Country Link
JP (1) JP5239543B2 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251738A (ja) * 1992-03-05 1993-09-28 Fujitsu Ltd 半導体光素子アレイの作製方法
JPH07142807A (ja) * 1993-11-16 1995-06-02 Fujitsu Ltd 半導体レーザおよびその製造方法
JP2003133647A (ja) * 2001-10-22 2003-05-09 Nec Corp 半導体素子およびその作製方法
JP2004228277A (ja) * 2003-01-22 2004-08-12 Nec Kansai Ltd 光半導体装置およびその製造方法
JP2007027512A (ja) * 2005-07-19 2007-02-01 Sumitomo Electric Ind Ltd 半導体光デバイスの製造方法及び半導体光デバイス

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05251738A (ja) * 1992-03-05 1993-09-28 Fujitsu Ltd 半導体光素子アレイの作製方法
JPH07142807A (ja) * 1993-11-16 1995-06-02 Fujitsu Ltd 半導体レーザおよびその製造方法
JP2003133647A (ja) * 2001-10-22 2003-05-09 Nec Corp 半導体素子およびその作製方法
JP2004228277A (ja) * 2003-01-22 2004-08-12 Nec Kansai Ltd 光半導体装置およびその製造方法
JP2007027512A (ja) * 2005-07-19 2007-02-01 Sumitomo Electric Ind Ltd 半導体光デバイスの製造方法及び半導体光デバイス

Also Published As

Publication number Publication date
JP5239543B2 (ja) 2013-07-17

Similar Documents

Publication Publication Date Title
US20130012001A1 (en) Method for producing semiconductor optical device
US8652862B2 (en) Method for etching insulating film and method for manufacturing semiconductor optical device
JP5458920B2 (ja) 半導体光デバイスの製造方法
JP3801597B2 (ja) 半導体素子の製造方法
JP2007184491A (ja) 分布帰還型半導体レーザ
JP2007027512A (ja) 半導体光デバイスの製造方法及び半導体光デバイス
JP5239543B2 (ja) 半導体光素子を作製する方法
JP2010267674A (ja) Iii−v化合物半導体光素子を作製する方法
JP2008085180A (ja) 半導体光素子を作製する方法
JP4985411B2 (ja) 半導体光素子を作製する方法
JP2010192888A (ja) 半導体レーザの製造方法
JP5239544B2 (ja) 半導体光素子を作製する方法
JP2009194023A (ja) 半導体光素子を作製する方法
JP2005322786A (ja) 窒化物半導体素子及びその製造方法
JP5531610B2 (ja) 半導体レーザ素子の製造方法
JP5217598B2 (ja) 半導体発光素子の製造方法
JP2013077797A (ja) 半導体レーザおよびその製造方法
JP2006013183A (ja) 半導体光素子とその製造方法
JP5108687B2 (ja) 光半導体装置及びその製造方法
JP2018101752A (ja) 半導体光素子およびその製造方法
JP2006093548A (ja) 窒化物半導体発光素子、及びその製造方法
JP5028811B2 (ja) 化合物半導体光デバイスを作製する方法
JP5076713B2 (ja) 化合物半導体光デバイスを作製する方法
JP2008047671A (ja) 半導体光集積素子を作製する方法
JP2004281815A (ja) エッチング方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120417

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130318

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160412

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees