JP2003133647A - 半導体素子およびその作製方法 - Google Patents
半導体素子およびその作製方法Info
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- JP2003133647A JP2003133647A JP2001323411A JP2001323411A JP2003133647A JP 2003133647 A JP2003133647 A JP 2003133647A JP 2001323411 A JP2001323411 A JP 2001323411A JP 2001323411 A JP2001323411 A JP 2001323411A JP 2003133647 A JP2003133647 A JP 2003133647A
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Abstract
(57)【要約】
【課題】 アルミニウム（Ａｌ）を含む半導体層を活性
層に用いた半導体素子において、活性層の酸化を抑制
し、信頼性、歩留まりの高い半導体素子及びその作製方
法を提供する。 【解決手段】 半導体基板１上の所定の領域に積層され
た第１導電型クラッド層２、Ａｌを含む活性層４および
第２導電型第１クラッド層６からなるストライプと、ス
トライプが埋め込まれた電流ブロック層８と、ストライ
プおよび電流ブロック層８の上に形成された第２導電型
第２クラッド層９と、第２導電型第２クラッド層上に形
成された第２導電型コンタクト層１０とからなる半導体
素子において、上記活性層４と上記電流ブロック層８と
の間にＡｌを含まない保護層７を有する構成である。
層に用いた半導体素子において、活性層の酸化を抑制
し、信頼性、歩留まりの高い半導体素子及びその作製方
法を提供する。 【解決手段】 半導体基板１上の所定の領域に積層され
た第１導電型クラッド層２、Ａｌを含む活性層４および
第２導電型第１クラッド層６からなるストライプと、ス
トライプが埋め込まれた電流ブロック層８と、ストライ
プおよび電流ブロック層８の上に形成された第２導電型
第２クラッド層９と、第２導電型第２クラッド層上に形
成された第２導電型コンタクト層１０とからなる半導体
素子において、上記活性層４と上記電流ブロック層８と
の間にＡｌを含まない保護層７を有する構成である。
Description
【０００１】
【発明の属する技術分野】本発明は、Ａｌを含んだ半導
体層を活性層導波路に含む半導体素子とその作製方法に
関する。
体層を活性層導波路に含む半導体素子とその作製方法に
関する。
【０００２】
【従来の技術】図１４に１９８０年ジャーナル・オブ・
アプライド・フィジィックス、第５１巻、４５３９〜４
５４０ページ（ＪＯＵＲＮＡＬ ＯＦ ＡＰＰＬＩＥＤ
ＰＨＹＳＩＣＳ，Ｐ．４５３９−４５４０，ＶＯＬ．
５１，１９８０）に示されているウエットエッチングで
導波路を形成した埋め込みヘテロ構造を有する半導体レ
ーザ（ＢＨ−ＬＤ：Ｂｕｒｉｅｄ Ｈｅｔｅｒｏｓｔｒ
ｕｃｔｕｒｅ−Ｌａｓｅｒ Ｄｉｏｄｅ）の構造を示
す。
アプライド・フィジィックス、第５１巻、４５３９〜４
５４０ページ（ＪＯＵＲＮＡＬ ＯＦ ＡＰＰＬＩＥＤ
ＰＨＹＳＩＣＳ，Ｐ．４５３９−４５４０，ＶＯＬ．
５１，１９８０）に示されているウエットエッチングで
導波路を形成した埋め込みヘテロ構造を有する半導体レ
ーザ（ＢＨ−ＬＤ：Ｂｕｒｉｅｄ Ｈｅｔｅｒｏｓｔｒ
ｕｃｔｕｒｅ−Ｌａｓｅｒ Ｄｉｏｄｅ）の構造を示
す。
【０００３】ｎ型ＩｎＰ（１００）基板１ａ上にＩｎＧ
ａＡｓＰ活性層４ｃ、ｐ型ＩｎＰクラッド層６ｂ、ｐ型
ＩｎＧａＡｓＰコンタクト層１０ｂからなる導波路が形
成され、ｐ型ＩｎＰ電流ブロック層８ａ、ｎ型ＩｎＰ電
流ブロック層８ｂ、ｎ型ＩｎＧａＡｓＰ層８ｃで埋め込
まれている。
ａＡｓＰ活性層４ｃ、ｐ型ＩｎＰクラッド層６ｂ、ｐ型
ＩｎＧａＡｓＰコンタクト層１０ｂからなる導波路が形
成され、ｐ型ＩｎＰ電流ブロック層８ａ、ｎ型ＩｎＰ電
流ブロック層８ｂ、ｎ型ＩｎＧａＡｓＰ層８ｃで埋め込
まれている。
【０００４】図１５に前記文献の文章をもとに描いた作
製工程を示す。
製工程を示す。
【０００５】まずＳｎドープのｎ型ＩｎＰ基板１ａ上に
液相成長法でＩｎＧａＡｓＰ活性層４ｃ、ｐ型ＩｎＰク
ラッド層６ｂ、ＩｎＧａＡｓＰキャップ層１０ｃを成長
する（図１５（ａ））。はじめの成長温度は６３０℃
で、冷却速度は０．５℃／分である。活性層の４ｃの組
成はＩｎ0.73Ｇａ0.27Ａｓ0.63Ｐ0.37で室温での発振波
長は１．３μｍである。
液相成長法でＩｎＧａＡｓＰ活性層４ｃ、ｐ型ＩｎＰク
ラッド層６ｂ、ＩｎＧａＡｓＰキャップ層１０ｃを成長
する（図１５（ａ））。はじめの成長温度は６３０℃
で、冷却速度は０．５℃／分である。活性層の４ｃの組
成はＩｎ0.73Ｇａ0.27Ａｓ0.63Ｐ0.37で室温での発振波
長は１．３μｍである。
【０００６】次に、［１１０］方向に幅６〜７μｍのス
トライプ状の酸化シリコンマスク１３ａを形成する（図
１５（ｂ））。そして、Ｂｒ（ブロム）−メタノール溶
液でｎ型ＩｎＰ基板１ａに達するまでエッチングを行
い、導波路を形成する（図１５（ｃ））。Ｂｒ−メタノ
ール溶液は、（１１１）ＩｎＰ面のエッチングレートが
遅いために逆メサ形状となる。この時、ＩｎＧａＡｓＰ
活性層４ｃが幅１〜２μｍになるようにエッチングを調
整する。その後、ｐ型ＩｎＰ電流ブロック層８ａ、ｎ型
ＩｎＰ電流ブロック層８ｂ、ｎ型ＩｎＧａＡｓＰ層８ｃ
で埋め込む（図１５（ｄ））。酸化シリコンマスク１３
ａを除去後、メサストライプ部分のみにｐ型ＩｎＰクラ
ッド層６ｂに達するまで選択的にＺｎ拡散領域２００を
形成し（図１４）、ｐ型ＩｎＧａＡｓＰコンタクト層１
０ｂを形成して図１４で示した構造が得られる。
トライプ状の酸化シリコンマスク１３ａを形成する（図
１５（ｂ））。そして、Ｂｒ（ブロム）−メタノール溶
液でｎ型ＩｎＰ基板１ａに達するまでエッチングを行
い、導波路を形成する（図１５（ｃ））。Ｂｒ−メタノ
ール溶液は、（１１１）ＩｎＰ面のエッチングレートが
遅いために逆メサ形状となる。この時、ＩｎＧａＡｓＰ
活性層４ｃが幅１〜２μｍになるようにエッチングを調
整する。その後、ｐ型ＩｎＰ電流ブロック層８ａ、ｎ型
ＩｎＰ電流ブロック層８ｂ、ｎ型ＩｎＧａＡｓＰ層８ｃ
で埋め込む（図１５（ｄ））。酸化シリコンマスク１３
ａを除去後、メサストライプ部分のみにｐ型ＩｎＰクラ
ッド層６ｂに達するまで選択的にＺｎ拡散領域２００を
形成し（図１４）、ｐ型ＩｎＧａＡｓＰコンタクト層１
０ｂを形成して図１４で示した構造が得られる。
【０００７】ＢＨ−ＬＤは、狭い活性層幅と漏れ電流の
少ない電流ブロック構造により活性層への電流注入が効
率よくできるために、低しきい値電流、高効率でのレー
ザ発振が可能である。しかし、活性層幅はしきい値電流
やビームパターンに影響を与えるので精密に制御する必
要がある。
少ない電流ブロック構造により活性層への電流注入が効
率よくできるために、低しきい値電流、高効率でのレー
ザ発振が可能である。しかし、活性層幅はしきい値電流
やビームパターンに影響を与えるので精密に制御する必
要がある。
【０００８】しかし、図１４に示した従来のＢＨ−ＬＤ
では、メサエッチングにＢｒ−メタノールなどのエッチ
ング液を使い、エッチング時間によってメサ幅を制御し
ているために、エッチング液のわずかな濃度差によるエ
ッチング速度の違いやサイドエッチングなどにより十分
な制御性が得られ難い。また、２〜３インチ基板を用い
たプロセスでは面内のばらつきも大きくなる。その結
果、レーザ特性がウェハ毎やウェハ面内で異なり、歩留
まりの低下をもたらすという問題が有る。前記文献に示
されているＢＨ−ＬＤ（図１４）においても、ビーム放
射角が活性層幅１μｍで３５度×３５度、活性層幅が２
μｍで１５度×３５度であり、活性層幅によってビーム
放射角が大きく変わることが記載されている。
では、メサエッチングにＢｒ−メタノールなどのエッチ
ング液を使い、エッチング時間によってメサ幅を制御し
ているために、エッチング液のわずかな濃度差によるエ
ッチング速度の違いやサイドエッチングなどにより十分
な制御性が得られ難い。また、２〜３インチ基板を用い
たプロセスでは面内のばらつきも大きくなる。その結
果、レーザ特性がウェハ毎やウェハ面内で異なり、歩留
まりの低下をもたらすという問題が有る。前記文献に示
されているＢＨ−ＬＤ（図１４）においても、ビーム放
射角が活性層幅１μｍで３５度×３５度、活性層幅が２
μｍで１５度×３５度であり、活性層幅によってビーム
放射角が大きく変わることが記載されている。
【０００９】一方、全選択ＭＯＶＰＥ成長による半導体
レーザ（ＡＳＭ−ＬＤ：Ａｌｌ Ｓｅｌｅｃｔｉｖｅ
ＭＯＶＰＥ ｇｒｏｗｎ Ｌａｓｅｒ Ｄｉｏｄｅ）
は、エッチングプロセス不要でＢＨ構造が作製できると
いう特徴を持つ。
レーザ（ＡＳＭ−ＬＤ：Ａｌｌ Ｓｅｌｅｃｔｉｖｅ
ＭＯＶＰＥ ｇｒｏｗｎ Ｌａｓｅｒ Ｄｉｏｄｅ）
は、エッチングプロセス不要でＢＨ構造が作製できると
いう特徴を持つ。
【００１０】図１６に１９９９年３月アイ・イー・イー
・イー・ジャーナル・オブ・カンタム・エレクトロニク
ス、第３５巻、第３号、３６８〜３７６頁（ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＱＵＡＮＴＵＭ ＥＬＥＣＴＲＯ
ＮＩＣＳ，Ｐ．３６８−３７６，ＶＯＬ．３５，ＮＯ．
３３，ＭＡＲＣＨ，１９９９）に示されているＡＳＭ−
ＬＤの構造図を示す。
・イー・ジャーナル・オブ・カンタム・エレクトロニク
ス、第３５巻、第３号、３６８〜３７６頁（ＩＥＥＥ
ＪＯＵＲＮＡＬ ＯＦ ＱＵＡＮＴＵＭ ＥＬＥＣＴＲＯ
ＮＩＣＳ，Ｐ．３６８−３７６，ＶＯＬ．３５，ＮＯ．
３３，ＭＡＲＣＨ，１９９９）に示されているＡＳＭ−
ＬＤの構造図を示す。
【００１１】面方位（００１）面を成長面とするｎ型Ｉ
ｎＰ基板１ａ上にメサストライプ状のｎ型ＩｎＰクラッ
ド層２ａ（厚さｄ＝１００〜２００ｎｍ）、ｎ側ＩｎＧ
ａＡｓＰ光ガイド層３ｂ（λ＝１．１３μｍ、６０ｎ
ｍ）、０．７％圧縮歪のＩｎＧａＡｓＰウェル（ｄ＝６
ｎｍ）、ＩｎＧａＡｓＰバリア（λ＝１．１３μｍ、ｄ
＝８ｎｍ）、で構成される歪多重量子井戸活性層４ｂ、
ｐ側ＩｎＧａＡｓＰ光ガイド層５b（λ＝１．１３μ
ｍ、６０ｎｍ）、ｐ型ＩｎＰ第１クラッド層２０６ａ
（ｄ＝１００〜２００ｎｍ）が形成され、そのメサスト
ライプは、ｐ型ＩｎＰ電流ブロック層８ａ（ｄ＝６００
ｎｍ）、ｎ型ＩｎＰ電流ブロック層８ｂ（ｄ＝６００ｎ
ｍ）で埋め込まれている。そして、その上にｐ型ＩｎＰ
第２クラッド層９ａ（ｄ＝１６００ｎｍ）、ｐ型ＩｎＧ
ａＡｓコンタクト層１０ａ（３００ｎｍ）が形成さてい
る。また、ｐ側電極１１とｎ側電極１２が形成されてい
る。
ｎＰ基板１ａ上にメサストライプ状のｎ型ＩｎＰクラッ
ド層２ａ（厚さｄ＝１００〜２００ｎｍ）、ｎ側ＩｎＧ
ａＡｓＰ光ガイド層３ｂ（λ＝１．１３μｍ、６０ｎ
ｍ）、０．７％圧縮歪のＩｎＧａＡｓＰウェル（ｄ＝６
ｎｍ）、ＩｎＧａＡｓＰバリア（λ＝１．１３μｍ、ｄ
＝８ｎｍ）、で構成される歪多重量子井戸活性層４ｂ、
ｐ側ＩｎＧａＡｓＰ光ガイド層５b（λ＝１．１３μ
ｍ、６０ｎｍ）、ｐ型ＩｎＰ第１クラッド層２０６ａ
（ｄ＝１００〜２００ｎｍ）が形成され、そのメサスト
ライプは、ｐ型ＩｎＰ電流ブロック層８ａ（ｄ＝６００
ｎｍ）、ｎ型ＩｎＰ電流ブロック層８ｂ（ｄ＝６００ｎ
ｍ）で埋め込まれている。そして、その上にｐ型ＩｎＰ
第２クラッド層９ａ（ｄ＝１６００ｎｍ）、ｐ型ＩｎＧ
ａＡｓコンタクト層１０ａ（３００ｎｍ）が形成さてい
る。また、ｐ側電極１１とｎ側電極１２が形成されてい
る。
【００１２】図１７に作製工程を示す。
【００１３】まず、（００１）面を成長面とするｎ型Ｉ
ｎＰ基板１ａ上に［１１０］方向に沿って２本のストラ
イプ状の酸化シリコンマスク１３ａ（マスク幅５μｍ）
を形成し（図１７（ａ））、マスクで挟まれた領域（開
口幅１．５μｍ）に選択ＭＯＶＰＥ（Ｍｅｔａｌ Ｏｒ
ｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘ
ｙ）成長によりｎ型ＩｎＰクラッド層２ａ、ｎ側光ガイ
ド層３ｂ、歪多重量子井戸活性層４ｂ、ｐ側光ガイド層
５ｂ、ｐ型ＩｎＰ第１クラッド層２０６ａで構成される
順メサストライプ形状の活性層導波路を作製する（図１
７（ｂ））。次にセルフアラインプロセスでメサストラ
イプのトップのみに酸化シリコンマスク１３ａを形成し
（図１７（ｃ））、それをマスクとしてｐ型ＩｎＰ電流
ブロック層８ａ、ｎ型ＩｎＰ電流ブロック層８ｂ、ｐ型
ＩｎＰ電流ブロック層８ａの順で選択成長する（図１７
（ｄ））。酸化シリコンマスク１３ａを除去後に、ｐ型
ＩｎＰ第２クラッド層９ａとｐ型ＩｎＧａＡｓコンタク
ト層１０ａを結晶成長してレーザ構造が作製できる（図
１７（ｅ））。
ｎＰ基板１ａ上に［１１０］方向に沿って２本のストラ
イプ状の酸化シリコンマスク１３ａ（マスク幅５μｍ）
を形成し（図１７（ａ））、マスクで挟まれた領域（開
口幅１．５μｍ）に選択ＭＯＶＰＥ（Ｍｅｔａｌ Ｏｒ
ｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘ
ｙ）成長によりｎ型ＩｎＰクラッド層２ａ、ｎ側光ガイ
ド層３ｂ、歪多重量子井戸活性層４ｂ、ｐ側光ガイド層
５ｂ、ｐ型ＩｎＰ第１クラッド層２０６ａで構成される
順メサストライプ形状の活性層導波路を作製する（図１
７（ｂ））。次にセルフアラインプロセスでメサストラ
イプのトップのみに酸化シリコンマスク１３ａを形成し
（図１７（ｃ））、それをマスクとしてｐ型ＩｎＰ電流
ブロック層８ａ、ｎ型ＩｎＰ電流ブロック層８ｂ、ｐ型
ＩｎＰ電流ブロック層８ａの順で選択成長する（図１７
（ｄ））。酸化シリコンマスク１３ａを除去後に、ｐ型
ＩｎＰ第２クラッド層９ａとｐ型ＩｎＧａＡｓコンタク
ト層１０ａを結晶成長してレーザ構造が作製できる（図
１７（ｅ））。
【００１４】図１８にセルフアラインプロセスを示す。
まず、活性層導波路を選択成長後、熱化学気相堆積法
（熱ＣＶＤ）によりメサストライプトップの酸化シリコ
ン膜１４の厚さ（ｄｔ）がメサストライプ側面の酸化シ
リコン膜１４の厚さ（ｄｓ）より厚くなる（ｄｔ＞ｄ
ｓ）ように形成する（図１８（ａ））。次に、ｄｓ＝０
になるまでメサストライプ側面の酸化シリコン膜をエッ
チングする（図１８（ｂ））。次に、一般的なフォトリ
ソ技術で活性層導波路をカバーするようにレジスト１５
を形成し、メサ底の酸化シリコン膜のみをサイドエッチ
ングで除去する（図１８（ｃ））。そして、レジスト１
５を除去してメサストライプトップのみに酸化シリコン
マスク１３ａを形成するセルフアラインプロセスが完了
する（図１８（ｄ））。
まず、活性層導波路を選択成長後、熱化学気相堆積法
（熱ＣＶＤ）によりメサストライプトップの酸化シリコ
ン膜１４の厚さ（ｄｔ）がメサストライプ側面の酸化シ
リコン膜１４の厚さ（ｄｓ）より厚くなる（ｄｔ＞ｄ
ｓ）ように形成する（図１８（ａ））。次に、ｄｓ＝０
になるまでメサストライプ側面の酸化シリコン膜をエッ
チングする（図１８（ｂ））。次に、一般的なフォトリ
ソ技術で活性層導波路をカバーするようにレジスト１５
を形成し、メサ底の酸化シリコン膜のみをサイドエッチ
ングで除去する（図１８（ｃ））。そして、レジスト１
５を除去してメサストライプトップのみに酸化シリコン
マスク１３ａを形成するセルフアラインプロセスが完了
する（図１８（ｄ））。
【００１５】ＡＳＭ−ＬＤでは、選択成長で作製した活
性層導波路が、（００１）面と側面を示す（１１１）Ｂ
面とで囲まれた非常に平滑な順メサ形状をなすために、
活性層幅（メサストライプ幅）は選択成長領域の開口幅
とマスク幅によって決定される。従って、誘電体マスク
の加工（パターニング）をウェハ面内やウェハ毎で制御
することができれば、活性層幅は自動的に決定される。
その結果、面内均一性や再現性に優れた半導体素子を作
製することができ、歩留まりを向上することができる。
前記文献においても、図１６に示した半導体レーザが均
一性に優れたレーザ特性を示すことが記載されている。
性層導波路が、（００１）面と側面を示す（１１１）Ｂ
面とで囲まれた非常に平滑な順メサ形状をなすために、
活性層幅（メサストライプ幅）は選択成長領域の開口幅
とマスク幅によって決定される。従って、誘電体マスク
の加工（パターニング）をウェハ面内やウェハ毎で制御
することができれば、活性層幅は自動的に決定される。
その結果、面内均一性や再現性に優れた半導体素子を作
製することができ、歩留まりを向上することができる。
前記文献においても、図１６に示した半導体レーザが均
一性に優れたレーザ特性を示すことが記載されている。
【００１６】
【発明が解決しようとする課題】ＩｎＡｌ（Ｇａ）Ａｓ
を活性層に用いた半導体レーザは、ＩｎＧａＡｓＰ系に
比べて電子側のバンドオフセットが大きいためにキャリ
アの閉じ込めが強く、低しきい値電流・高温度特性など
レーザ特性の向上が期待できる。
を活性層に用いた半導体レーザは、ＩｎＧａＡｓＰ系に
比べて電子側のバンドオフセットが大きいためにキャリ
アの閉じ込めが強く、低しきい値電流・高温度特性など
レーザ特性の向上が期待できる。
【００１７】しかし、活性層に酸化し易いアルミニウム
（Ａｌ）を含むために、活性層側面が大気に露出するプ
ロセスを必要とするＢＨ構造では酸化によるレーザ特性
の劣化、信頼性の低下が懸念される。図１４で示した従
来のＢＨ−ＬＤでは、図１５（ｃ）で示したメサエッチ
ング時に活性層側面が必ず大気にさらされる。一方、図
１６で示したＡＳＭ−ＬＤにおいても、図１７（ｃ）の
工程で活性層側面を大気に露出することになり、酸化は
避けられない。
（Ａｌ）を含むために、活性層側面が大気に露出するプ
ロセスを必要とするＢＨ構造では酸化によるレーザ特性
の劣化、信頼性の低下が懸念される。図１４で示した従
来のＢＨ−ＬＤでは、図１５（ｃ）で示したメサエッチ
ング時に活性層側面が必ず大気にさらされる。一方、図
１６で示したＡＳＭ−ＬＤにおいても、図１７（ｃ）の
工程で活性層側面を大気に露出することになり、酸化は
避けられない。
【００１８】本発明の目的は、Ａｌを含む半導体層を活
性層に用いた半導体素子において、活性層側面をＡｌを
含まない半導体層でカバーすることによって活性層を大
気にさらすことを無くし、活性層の酸化を抑制し、信頼
性、歩留まりの高い半導体素子及びその作製方法を提供
することにある。
性層に用いた半導体素子において、活性層側面をＡｌを
含まない半導体層でカバーすることによって活性層を大
気にさらすことを無くし、活性層の酸化を抑制し、信頼
性、歩留まりの高い半導体素子及びその作製方法を提供
することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体素子は、半導体基板上の所定の領域に
積層された第１導電型クラッド層、Ａｌを含む活性層お
よび第２導電型第１クラッド層からなるストライプと、
前記ストライプが埋め込まれた電流ブロック層と、前記
ストライプおよび前記電流ブロック層の上に形成された
第２導電型第２クラッド層と、前記第２導電型第２クラ
ッド層上に形成された第２導電型コンタクト層とからな
る半導体素子において、前記活性層と前記電流ブロック
層との間にＡｌを含まない保護層を有する構成である。
の本発明の半導体素子は、半導体基板上の所定の領域に
積層された第１導電型クラッド層、Ａｌを含む活性層お
よび第２導電型第１クラッド層からなるストライプと、
前記ストライプが埋め込まれた電流ブロック層と、前記
ストライプおよび前記電流ブロック層の上に形成された
第２導電型第２クラッド層と、前記第２導電型第２クラ
ッド層上に形成された第２導電型コンタクト層とからな
る半導体素子において、前記活性層と前記電流ブロック
層との間にＡｌを含まない保護層を有する構成である。
【００２０】半導体基板上の所定の領域に積層された第
１導電型クラッド層、Ａｌを含む活性層および第２導電
型第１クラッド層からなるストライプにおいて、活性層
と電流ブロック層との間に、活性層と組成が異なる、Ａ
ｌを含まない保護層を形成しているので、活性層の酸化
を抑制できる。したがって、活性層の酸化によるレーザ
特性の悪化を防ぎ、信頼性および歩留まりの高い半導体
素子を得ることができる。
１導電型クラッド層、Ａｌを含む活性層および第２導電
型第１クラッド層からなるストライプにおいて、活性層
と電流ブロック層との間に、活性層と組成が異なる、Ａ
ｌを含まない保護層を形成しているので、活性層の酸化
を抑制できる。したがって、活性層の酸化によるレーザ
特性の悪化を防ぎ、信頼性および歩留まりの高い半導体
素子を得ることができる。
【００２１】このとき、Ａｌを含まない保護層は、第２
導電型第１クラッド層と同じ膜であってもよい。
導電型第１クラッド層と同じ膜であってもよい。
【００２２】Ａｌを含まない保護層は、第２導電型第１
クラッド層と同じ膜であるので、第２導電型第１クラッ
ド層と同時に保護層を形成することができ、半導体基板
表面からのストライプの高さを低減することができる。
クラッド層と同じ膜であるので、第２導電型第１クラッ
ド層と同時に保護層を形成することができ、半導体基板
表面からのストライプの高さを低減することができる。
【００２３】また、半導体基板の面方位が、（００１）
面、または（００１）面から［１―１０］方向または
［―１１０］方向に傾いており、その傾きが１５度以下
であってもよい。
面、または（００１）面から［１―１０］方向または
［―１１０］方向に傾いており、その傾きが１５度以下
であってもよい。
【００２４】半導体基板の面方位が、（００１）面、ま
たは（００１）面から［１―１０］方向または［―１１
０］方向に傾いており、その傾きが１５度以下である
と、ストライプ側面に保護層が形成されやすくなるの
で、活性層の酸化抑制効果がさらに向上する。
たは（００１）面から［１―１０］方向または［―１１
０］方向に傾いており、その傾きが１５度以下である
と、ストライプ側面に保護層が形成されやすくなるの
で、活性層の酸化抑制効果がさらに向上する。
【００２５】また、Ａｌを含まない保護層形成時の条件
は、保護層の成長温度をＴｇ（℃）とし、保護層の成長
速度をＲｇ（μｍ／ｈ）とすると、（ｘ，ｙ）＝（Ｔ
ｇ，Ｒｇ）によるｘｙ平面で示される成長温度と成長速
度との関係から、（Ｔｇ，Ｒｇ）＝（５６０，０．
３）、（６２０，０．３）、（６７０，２）、（６７
０，３）、（５６０，３）の５点を結んで囲まれた領域
内の任意の点で定まる成長温度と成長速度としてもよ
い。
は、保護層の成長温度をＴｇ（℃）とし、保護層の成長
速度をＲｇ（μｍ／ｈ）とすると、（ｘ，ｙ）＝（Ｔ
ｇ，Ｒｇ）によるｘｙ平面で示される成長温度と成長速
度との関係から、（Ｔｇ，Ｒｇ）＝（５６０，０．
３）、（６２０，０．３）、（６７０，２）、（６７
０，３）、（５６０，３）の５点を結んで囲まれた領域
内の任意の点で定まる成長温度と成長速度としてもよ
い。
【００２６】Ａｌを含まない保護層形成時の条件は、成
長温度をＴｇ（℃）とし、成長速度をＲｇ（μｍ／ｈ）
とすると、（ｘ，ｙ）＝（Ｔｇ，Ｒｇ）によるｘｙ平面
で示される成長温度と成長速度との関係から、（Ｔｇ，
Ｒｇ）＝（５６０，０．３）、（６２０，０．３）、
（６７０，２）、（６７０，３）、（５６０，３）の５
点を結んで囲まれた領域内の任意の点で定まるため、保
護層形成ための成長速度と成長温度とを的確に決めるこ
とができ、保護層を安定して形成することができる。し
たがって、活性層の酸化抑制効果を確実に得ることがで
きる。
長温度をＴｇ（℃）とし、成長速度をＲｇ（μｍ／ｈ）
とすると、（ｘ，ｙ）＝（Ｔｇ，Ｒｇ）によるｘｙ平面
で示される成長温度と成長速度との関係から、（Ｔｇ，
Ｒｇ）＝（５６０，０．３）、（６２０，０．３）、
（６７０，２）、（６７０，３）、（５６０，３）の５
点を結んで囲まれた領域内の任意の点で定まるため、保
護層形成ための成長速度と成長温度とを的確に決めるこ
とができ、保護層を安定して形成することができる。し
たがって、活性層の酸化抑制効果を確実に得ることがで
きる。
【００２７】また、半導体基板上のストライプ状領域に
積層された第１導電型クラッド層、Ａｌを含む活性層お
よび第２導電型第１クラッド層からなるストライプのス
トライプ状領域の長手方向を示すストライプ方位が［１
１０］であるとき、半導体基板の面方位が、（００１）
面から［１１０］方向または［−１−１０］方向に傾い
ていてもよい。
積層された第１導電型クラッド層、Ａｌを含む活性層お
よび第２導電型第１クラッド層からなるストライプのス
トライプ状領域の長手方向を示すストライプ方位が［１
１０］であるとき、半導体基板の面方位が、（００１）
面から［１１０］方向または［−１−１０］方向に傾い
ていてもよい。
【００２８】ストライプの長手方向を示すストライプ方
位が［１１０］であるとき、半導体基板の面方位を、
（００１）面から［１１０］方向または［−１−１０］
方向に傾けることにより、ストライプ側面での保護層形
成の被覆性を向上する。したがって、ストライプ側面に
形成される保護層の膜厚が厚くなり、活性層の酸化抑制
効果が向上する。
位が［１１０］であるとき、半導体基板の面方位を、
（００１）面から［１１０］方向または［−１−１０］
方向に傾けることにより、ストライプ側面での保護層形
成の被覆性を向上する。したがって、ストライプ側面に
形成される保護層の膜厚が厚くなり、活性層の酸化抑制
効果が向上する。
【００２９】また、半導体基板上のストライプ状領域に
積層された第１導電型クラッド層、Ａｌを含む活性層お
よび第２導電型第１クラッド層からなるストライプのス
トライプ状領域の長手方向を示すストライプ方位が、半
導体基板面内で［１１０］方向から［―１１０］方向ま
たは［１―１０］方向に傾いていてもよい。
積層された第１導電型クラッド層、Ａｌを含む活性層お
よび第２導電型第１クラッド層からなるストライプのス
トライプ状領域の長手方向を示すストライプ方位が、半
導体基板面内で［１１０］方向から［―１１０］方向ま
たは［１―１０］方向に傾いていてもよい。
【００３０】ストライプの長手方向を示すストライプ方
位を、半導体基板面内で［１１０］方向から［―１１
０］方向または［１―１０］方向に傾けることにより、
ストライプ側面での保護層形成の被覆性がさらによくな
る。したがって、ストライプ側面に形成される保護層の
膜厚が厚くなり、活性層の酸化抑制効果が向上する。
位を、半導体基板面内で［１１０］方向から［―１１
０］方向または［１―１０］方向に傾けることにより、
ストライプ側面での保護層形成の被覆性がさらによくな
る。したがって、ストライプ側面に形成される保護層の
膜厚が厚くなり、活性層の酸化抑制効果が向上する。
【００３１】また、ストライプ状領域の長手方向を示す
ストライプ方位が、半導体基板面内で［１１０］方向か
ら［―１１０］方向または［１―１０］方向へ傾いてお
り、その傾きが０．０１度以上３度以下であってもよ
い。
ストライプ方位が、半導体基板面内で［１１０］方向か
ら［―１１０］方向または［１―１０］方向へ傾いてお
り、その傾きが０．０１度以上３度以下であってもよ
い。
【００３２】ストライプ状領域の長手方向を示すストラ
イプ方位が、半導体基板面内で［１１０］方向から［―
１１０］方向または［１―１０］方向へ傾いており、そ
の傾きが０．０１度以上３度以下であれば、ストライプ
側面での保護層形成の被覆性がよくなるだけでなく、ス
トライプの良好な形状を維持できる。
イプ方位が、半導体基板面内で［１１０］方向から［―
１１０］方向または［１―１０］方向へ傾いており、そ
の傾きが０．０１度以上３度以下であれば、ストライプ
側面での保護層形成の被覆性がよくなるだけでなく、ス
トライプの良好な形状を維持できる。
【００３３】さらに、ストライプが順メサ形状であって
もよい。
もよい。
【００３４】一方、上記目的を達成するための本発明の
半導体素子の作製方法は、半導体基板上に、第１導電型
クラッド層、Ａｌを含む活性層および第２導電型第１ク
ラッド層からなるストライプを形成する工程と、前記第
２導電型第１クラッド層形成後、酸素にさらすことな
く、Ａｌを含まない保護層を前記活性層の露出面を覆う
ように形成する工程と、前記ストライプ上部に誘電体マ
スクを形成する工程と、前記保護層、前記ストライプお
よび前記半導体基板の露出面上に電流ブロック層を形成
する工程と、前記誘電体マスクを除去する工程と、前記
保護層または前記ストライプの露出面、および前記電流
ブロック層上に第２導電型第２クラッド層を形成する工
程と、前記第２導電型第２クラッド層上に第２導電型コ
ンタクト層を形成する工程とからなる。
半導体素子の作製方法は、半導体基板上に、第１導電型
クラッド層、Ａｌを含む活性層および第２導電型第１ク
ラッド層からなるストライプを形成する工程と、前記第
２導電型第１クラッド層形成後、酸素にさらすことな
く、Ａｌを含まない保護層を前記活性層の露出面を覆う
ように形成する工程と、前記ストライプ上部に誘電体マ
スクを形成する工程と、前記保護層、前記ストライプお
よび前記半導体基板の露出面上に電流ブロック層を形成
する工程と、前記誘電体マスクを除去する工程と、前記
保護層または前記ストライプの露出面、および前記電流
ブロック層上に第２導電型第２クラッド層を形成する工
程と、前記第２導電型第２クラッド層上に第２導電型コ
ンタクト層を形成する工程とからなる。
【００３５】半導体基板上に、第１導電型クラッド層、
Ａｌを含む活性層および第２導電型第１クラッド層から
なるストライプを形成した後、酸素にさらすことなく、
Ａｌを含まない保護層を活性層の露出面を覆うように形
成しているので、活性層が、ストライプ形成以降の工程
で、大気中などの酸素にさらされることがない。そのた
め、活性層が酸化されることが抑制され、信頼性および
歩留まりの高い半導体素子を作製できる。
Ａｌを含む活性層および第２導電型第１クラッド層から
なるストライプを形成した後、酸素にさらすことなく、
Ａｌを含まない保護層を活性層の露出面を覆うように形
成しているので、活性層が、ストライプ形成以降の工程
で、大気中などの酸素にさらされることがない。そのた
め、活性層が酸化されることが抑制され、信頼性および
歩留まりの高い半導体素子を作製できる。
【００３６】または、半導体基板上に、第１導電型クラ
ッド層、Ａｌを含む活性層を形成する工程と、前記活性
層形成後、酸素にさらすことなく、Ａｌを含まない第２
導電型第１クラッド層を、前記活性層上部、および前記
活性層の露出面を覆うように形成し、前記第１導電型ク
ラッド層、前記活性層および前記第２導電型第１クラッ
ド層からなるストライプを形成する工程と、前記ストラ
イプ上部に誘電体マスクを形成する工程と、前記ストラ
イプおよび前記半導体基板の露出面上に電流ブロック層
を形成する工程と、前記誘電体マスクを除去する工程
と、前記ストライプの露出面および前記電流ブロック層
上に第２導電型第２クラッド層を形成する工程と、前記
第２導電型第２クラッド層上に第２導電型コンタクト層
を形成する工程とからなる。
ッド層、Ａｌを含む活性層を形成する工程と、前記活性
層形成後、酸素にさらすことなく、Ａｌを含まない第２
導電型第１クラッド層を、前記活性層上部、および前記
活性層の露出面を覆うように形成し、前記第１導電型ク
ラッド層、前記活性層および前記第２導電型第１クラッ
ド層からなるストライプを形成する工程と、前記ストラ
イプ上部に誘電体マスクを形成する工程と、前記ストラ
イプおよび前記半導体基板の露出面上に電流ブロック層
を形成する工程と、前記誘電体マスクを除去する工程
と、前記ストライプの露出面および前記電流ブロック層
上に第２導電型第２クラッド層を形成する工程と、前記
第２導電型第２クラッド層上に第２導電型コンタクト層
を形成する工程とからなる。
【００３７】半導体基板上に、第１導電型クラッド層、
Ａｌを含む活性層を形成した後、酸素にさらすことな
く、Ａｌを含まない第２導電型第１クラッド層を、活性
層上部、および活性層の露出面を覆うように形成し、第
１導電型クラッド層、活性層および第２導電型第１クラ
ッド層からなるストライプを形成しており、ストライプ
形成以降の工程では、第２導電型第１クラッド層が活性
層の酸化を防ぐ。第２導電型第１クラッド層が活性層の
酸化を防ぐ保護層の機能も有しているため、第２導電型
第１クラッド層とは別に保護層を形成するための工程が
必要なく、半導体素子の作製期間を短縮できる。
Ａｌを含む活性層を形成した後、酸素にさらすことな
く、Ａｌを含まない第２導電型第１クラッド層を、活性
層上部、および活性層の露出面を覆うように形成し、第
１導電型クラッド層、活性層および第２導電型第１クラ
ッド層からなるストライプを形成しており、ストライプ
形成以降の工程では、第２導電型第１クラッド層が活性
層の酸化を防ぐ。第２導電型第１クラッド層が活性層の
酸化を防ぐ保護層の機能も有しているため、第２導電型
第１クラッド層とは別に保護層を形成するための工程が
必要なく、半導体素子の作製期間を短縮できる。
【００３８】また、Ａｌを含まない保護層形成時の条件
は、保護層の成長温度をＴｇ（℃）とし、保護層の成長
速度をＲｇ（μｍ／ｈ）とすると、（ｘ，ｙ）＝（Ｔ
ｇ，Ｒｇ）によるｘｙ平面で示される成長温度と成長速
度との関係から、（Ｔｇ，Ｒｇ）＝（５６０，０．
３）、（６２０，０．３）、（６７０，２）、（６７
０，３）、（５６０，３）の５点を結んで囲まれた領域
内の任意の点で定まる成長温度と成長速度としてもよ
い。
は、保護層の成長温度をＴｇ（℃）とし、保護層の成長
速度をＲｇ（μｍ／ｈ）とすると、（ｘ，ｙ）＝（Ｔ
ｇ，Ｒｇ）によるｘｙ平面で示される成長温度と成長速
度との関係から、（Ｔｇ，Ｒｇ）＝（５６０，０．
３）、（６２０，０．３）、（６７０，２）、（６７
０，３）、（５６０，３）の５点を結んで囲まれた領域
内の任意の点で定まる成長温度と成長速度としてもよ
い。
【００３９】また、Ａｌを含まない第２導電型第１クラ
ッド層形成時の条件は、成長温度をＴｇ（℃）とし、成
長速度をＲｇ（μｍ／ｈ）とすると、（ｘ，ｙ）＝（Ｔ
ｇ，Ｒｇ）によるｘｙ平面で示される成長温度と成長速
度との関係から、（Ｔｇ，Ｒｇ）＝（５６０，０．
３）、（６２０，０．３）、（６７０，２）、（６７
０，３）、（５６０，３）の５点を結んで囲まれた領域
内の任意の点で定まる成長温度と成長速度としてもよ
い。
ッド層形成時の条件は、成長温度をＴｇ（℃）とし、成
長速度をＲｇ（μｍ／ｈ）とすると、（ｘ，ｙ）＝（Ｔ
ｇ，Ｒｇ）によるｘｙ平面で示される成長温度と成長速
度との関係から、（Ｔｇ，Ｒｇ）＝（５６０，０．
３）、（６２０，０．３）、（６７０，２）、（６７
０，３）、（５６０，３）の５点を結んで囲まれた領域
内の任意の点で定まる成長温度と成長速度としてもよ
い。
【００４０】また、半導体基板の面方位が、（００１）
面、または（００１）面から［１―１０］方向または
［―１１０］方向に傾いており、その傾きが１５度以下
であってもよい。
面、または（００１）面から［１―１０］方向または
［―１１０］方向に傾いており、その傾きが１５度以下
であってもよい。
【００４１】また、半導体基板上のストライプ状領域に
ストライプを形成し、前記ストライプ状領域の長手方向
を示すストライプ方位が［１１０］であるとき、半導体
基板の面方位が、（００１）面から［１１０］方向また
は［−１−１０］方向に傾いていてもよい。
ストライプを形成し、前記ストライプ状領域の長手方向
を示すストライプ方位が［１１０］であるとき、半導体
基板の面方位が、（００１）面から［１１０］方向また
は［−１−１０］方向に傾いていてもよい。
【００４２】また、半導体基板上のストライプ状領域に
ストライプを形成するとき、前記ストライプ状領域の長
手方向を示すストライプ方位が、半導体基板面内で［１
１０］方向から［―１１０］方向または［１―１０］方
向に傾いていてもよい。
ストライプを形成するとき、前記ストライプ状領域の長
手方向を示すストライプ方位が、半導体基板面内で［１
１０］方向から［―１１０］方向または［１―１０］方
向に傾いていてもよい。
【００４３】また、ストライプ状領域の長手方向を示す
ストライプ方位が、半導体基板面内で［１１０］方向か
ら［―１１０］方向または［１―１０］方向へ傾いてお
り、その傾きが０．０１度以上３度以下であってもよ
い。
ストライプ方位が、半導体基板面内で［１１０］方向か
ら［―１１０］方向または［１―１０］方向へ傾いてお
り、その傾きが０．０１度以上３度以下であってもよ
い。
【００４４】さらに、ストライプが順メサ形状であって
もよい。
もよい。
【００４５】
【発明の実施の形態】本発明の半導体素子とその作製方
法について図面を使って説明する。
法について図面を使って説明する。
【００４６】図１に本発明の半導体素子の基本構造を示
す。半導体基板１上にメサストライプ形状の第１導電型
クラッド層２、アルミニウム（Ａｌ）を含む活性層４、
第２導電型第１クラッド層６からなる活性層導波路が形
成され、その活性層導波路はＡｌを含まない半導体層
（保護層７）で覆われている。そして、保護層７を含む
導波路は、電流ブロック層８で埋め込まれ、更に第２導
電型第２クラッド層９、第２導電型コンタクト層１０が
積層されている。
す。半導体基板１上にメサストライプ形状の第１導電型
クラッド層２、アルミニウム（Ａｌ）を含む活性層４、
第２導電型第１クラッド層６からなる活性層導波路が形
成され、その活性層導波路はＡｌを含まない半導体層
（保護層７）で覆われている。そして、保護層７を含む
導波路は、電流ブロック層８で埋め込まれ、更に第２導
電型第２クラッド層９、第２導電型コンタクト層１０が
積層されている。
【００４７】図２に作製工程を示す。面方位（００１）
面を成長面とする半導体基板１上に２本のストライプ状
の誘電体マスク１３を形成し（図２（ａ））、マスクで
挟まれた領域に選択ＭＯＶＰＥ成長により第１導電型ク
ラッド層２、Ａｌを含む活性層４、第２導電型第１クラ
ッド層６で構成される順メサ形状の活性層導波路を作製
する（図２（ｂ））。更に、結晶成長炉の外に出すこと
無く、酸素にさらすこと無く連続して保護層７を形成す
る（図２（ｃ））。
面を成長面とする半導体基板１上に２本のストライプ状
の誘電体マスク１３を形成し（図２（ａ））、マスクで
挟まれた領域に選択ＭＯＶＰＥ成長により第１導電型ク
ラッド層２、Ａｌを含む活性層４、第２導電型第１クラ
ッド層６で構成される順メサ形状の活性層導波路を作製
する（図２（ｂ））。更に、結晶成長炉の外に出すこと
無く、酸素にさらすこと無く連続して保護層７を形成す
る（図２（ｃ））。
【００４８】次にセルフアラインプロセスで活性層導波
路のメサトップのみに誘電体マスク２１３を形成し（図
２（ｄ））、それをマスクとして電流ブロック層８を選
択成長で形成する（図２（ｅ））。誘電体マスク２１３
を除去後、第２導電型第２クラッド層９と第２導電型コ
ンタクト層１０を形成して図１の構造が作製できる。
路のメサトップのみに誘電体マスク２１３を形成し（図
２（ｄ））、それをマスクとして電流ブロック層８を選
択成長で形成する（図２（ｅ））。誘電体マスク２１３
を除去後、第２導電型第２クラッド層９と第２導電型コ
ンタクト層１０を形成して図１の構造が作製できる。
【００４９】活性層導波路は保護層７によって被覆され
ているために、その後のプロセスにおいてウェハを大気
にさらしても、Ａｌを含んだ活性層側面における大気中
の酸素による酸化が抑制され、素子特性の悪化や信頼性
の低下を防ぐことができる。酸化の抑制は、保護層７に
よって行われる。保護層７が半導体素子を完成するプロ
セス中で消失してしまうと、Ａｌを含む活性層側面は酸
化されてしまう。それを抑制するためには、保護層７の
厚さを厚くすることが必要である。また、意図的に消失
しないようにプロセスを構成する必要がある。
ているために、その後のプロセスにおいてウェハを大気
にさらしても、Ａｌを含んだ活性層側面における大気中
の酸素による酸化が抑制され、素子特性の悪化や信頼性
の低下を防ぐことができる。酸化の抑制は、保護層７に
よって行われる。保護層７が半導体素子を完成するプロ
セス中で消失してしまうと、Ａｌを含む活性層側面は酸
化されてしまう。それを抑制するためには、保護層７の
厚さを厚くすることが必要である。また、意図的に消失
しないようにプロセスを構成する必要がある。
【００５０】従来例で示したＡＳＭ−ＬＤでは、活性層
にＡｌを含まないために保護層という考え方はなかっ
た。また、たとえ偶然にして側面保護層的なものが形成
されていたとしても、最終的には電流ブロック層中に埋
め込むプロセスで消失している。
にＡｌを含まないために保護層という考え方はなかっ
た。また、たとえ偶然にして側面保護層的なものが形成
されていたとしても、最終的には電流ブロック層中に埋
め込むプロセスで消失している。
【００５１】本発明では、この保護層をプロセスの最終
工程まで残存させることによって酸化抑制効果を引き出
し、しいては実用に耐え得るＡｌ系活性層導波路を有す
る半導体素子の構造と作製方法を提供するものである。
工程まで残存させることによって酸化抑制効果を引き出
し、しいては実用に耐え得るＡｌ系活性層導波路を有す
る半導体素子の構造と作製方法を提供するものである。
【００５２】以下では、保護層の残存性を高めるための
製造方向について述べる。保護層７は、成長温度を低
くする、ＩＩＩ族（ＩｎやＧａなど）原料の供給量を
増やし、成長速度を増加する、半導体基板上に形成し
た２本のストライプ状の誘電体マスクで挟まれることに
より形成されるストライプ状の開口領域のストライプ方
向を意図的に傾ける、ことによりメサ側面での成長速度
をメサトップの成長速度に比べて増加することができ
る。その理由としては、活性層導波路の側面は（１１
１）Ｂ面であり、その面におけるＩＩＩ族原子（Ｉｎ、
Ｇａなど）は下地のＶ族原子（Ａｓ、Ｐなど）と１本の
ボンドでしか結合していない。従って、成長温度が高い
と結合が切れて脱離が起こり易く、結果的に成長が抑制
される。なお、以下において、活性層道波路の側面を
（１１１）Ｂ面と称する。
製造方向について述べる。保護層７は、成長温度を低
くする、ＩＩＩ族（ＩｎやＧａなど）原料の供給量を
増やし、成長速度を増加する、半導体基板上に形成し
た２本のストライプ状の誘電体マスクで挟まれることに
より形成されるストライプ状の開口領域のストライプ方
向を意図的に傾ける、ことによりメサ側面での成長速度
をメサトップの成長速度に比べて増加することができ
る。その理由としては、活性層導波路の側面は（１１
１）Ｂ面であり、その面におけるＩＩＩ族原子（Ｉｎ、
Ｇａなど）は下地のＶ族原子（Ａｓ、Ｐなど）と１本の
ボンドでしか結合していない。従って、成長温度が高い
と結合が切れて脱離が起こり易く、結果的に成長が抑制
される。なお、以下において、活性層道波路の側面を
（１１１）Ｂ面と称する。
【００５３】逆に、成長温度が低いと脱離が抑制されて
（１１１）Ｂ面での成長が促進できる。また、ＩＩＩ族
原子の吸着確率はＩＩＩ族原子の濃度に比例するので、
（００１）面上の成長速度が大きいほど（１１１）Ｂ面
上の成長速度も大きくなる。従って、成長速度がある程
度大きい成長条件では、（１１１）Ｂ面である活性層導
波路側面への保護層の形成が容易になる。また、ストラ
イプ状の開口領域のストライプ方位を傾けると開口領域
に形成した活性層導波路の側面である（１１１）Ｂ面は
ステップ密度が増加し、傾けない場合に比べてステップ
フロー成長が促進される。その結果、（１１１）Ｂ面に
おける保護層７の成長が促進されると共に被覆性、平坦
性も向上する。
（１１１）Ｂ面での成長が促進できる。また、ＩＩＩ族
原子の吸着確率はＩＩＩ族原子の濃度に比例するので、
（００１）面上の成長速度が大きいほど（１１１）Ｂ面
上の成長速度も大きくなる。従って、成長速度がある程
度大きい成長条件では、（１１１）Ｂ面である活性層導
波路側面への保護層の形成が容易になる。また、ストラ
イプ状の開口領域のストライプ方位を傾けると開口領域
に形成した活性層導波路の側面である（１１１）Ｂ面は
ステップ密度が増加し、傾けない場合に比べてステップ
フロー成長が促進される。その結果、（１１１）Ｂ面に
おける保護層７の成長が促進されると共に被覆性、平坦
性も向上する。
【００５４】Ａｌを含んだ活性層を用いた場合、メサス
トライプ側面の酸化が抑制できないと、非発光再結合セ
ンターが生成され、結果的にレーザ特性の悪化や信頼性
の低下をもたらす。従って、Ａｌを含んだ半導体層を活
性層導波路に用いた半導体素子、例えば、ＡＳＭ−ＬＤ
構造による半導体素子において、本発明の構造を採用す
ることにより、実用に耐える半導体レーザを初めて実現
することができる。
トライプ側面の酸化が抑制できないと、非発光再結合セ
ンターが生成され、結果的にレーザ特性の悪化や信頼性
の低下をもたらす。従って、Ａｌを含んだ半導体層を活
性層導波路に用いた半導体素子、例えば、ＡＳＭ−ＬＤ
構造による半導体素子において、本発明の構造を採用す
ることにより、実用に耐える半導体レーザを初めて実現
することができる。
【００５５】
【実施例】（第１の実施例）図３は本発明の第１の実施
例で、Ａｌを含んだ半導体層を活性層に用いた１．３μ
ｍ帯ＡＳＭ−ＬＤの構造図である。
例で、Ａｌを含んだ半導体層を活性層に用いた１．３μ
ｍ帯ＡＳＭ−ＬＤの構造図である。
【００５６】面方位（００１）面を成長面とするｎ型Ｉ
ｎＰ基板１ａ（キャリア濃度ｎ＝２×１０18ｃｍ-3）上
にメサストライプ形状のｎ型ＩｎＰクラッド層２ａ（厚
さｄ＝２００ｎｍ、ｎ＝１×１０18ｃｍ-3）、ｎ側Ｉｎ
ＡｌＧａＡｓ光ガイド層３ａ（ｄ＝５０ｎｍ、ノンドー
プ）、ＩｎＡｌＧａＡｓウェル（ｄ＝６ｎｍ、１．５％
圧縮歪、７ウェル）、ＩｎＡｌＧａＡｓバリア（ｄ＝１
０ｎｍ、０．９％引っ張り歪）で構成される歪多重量子
井戸活性層４ａ、ｐ側ＩｎＡｌＧａＡｓ光ガイド層５ａ
（ｄ＝５０ｎｍ、ノンドープ）、ｐ型ＩｎＰ第１クラッ
ド層５６ａ（ｄ＝５０ｎｍ、ｐ＝５×１０17ｃｍ-3）か
らなる活性層導波路が形成され、その活性層導波路の側
面はｐ型ＩｎＰ保護層７ａで被覆されている。（００
１）面におけるｐ型ＩｎＰ保護層７ａの厚さは２００ｎ
ｍ、キャリア濃度はｐ＝５×１０17ｃｍ-3である。ま
た、メサストライプ側面の（１１１）Ｂ面におけるｐ型
ＩｎＰ保護層７ａの厚さは３０ｎｍである。
ｎＰ基板１ａ（キャリア濃度ｎ＝２×１０18ｃｍ-3）上
にメサストライプ形状のｎ型ＩｎＰクラッド層２ａ（厚
さｄ＝２００ｎｍ、ｎ＝１×１０18ｃｍ-3）、ｎ側Ｉｎ
ＡｌＧａＡｓ光ガイド層３ａ（ｄ＝５０ｎｍ、ノンドー
プ）、ＩｎＡｌＧａＡｓウェル（ｄ＝６ｎｍ、１．５％
圧縮歪、７ウェル）、ＩｎＡｌＧａＡｓバリア（ｄ＝１
０ｎｍ、０．９％引っ張り歪）で構成される歪多重量子
井戸活性層４ａ、ｐ側ＩｎＡｌＧａＡｓ光ガイド層５ａ
（ｄ＝５０ｎｍ、ノンドープ）、ｐ型ＩｎＰ第１クラッ
ド層５６ａ（ｄ＝５０ｎｍ、ｐ＝５×１０17ｃｍ-3）か
らなる活性層導波路が形成され、その活性層導波路の側
面はｐ型ＩｎＰ保護層７ａで被覆されている。（００
１）面におけるｐ型ＩｎＰ保護層７ａの厚さは２００ｎ
ｍ、キャリア濃度はｐ＝５×１０17ｃｍ-3である。ま
た、メサストライプ側面の（１１１）Ｂ面におけるｐ型
ＩｎＰ保護層７ａの厚さは３０ｎｍである。
【００５７】そして、活性層導波路はｐ型ＩｎＰ電流ブ
ロック層８ａ（ｄ＝７００ｎｍ、ｐ＝７×１０17ｃ
ｍ-3）、ｎ型ＩｎＰ電流ブロック層８ｂ（ｄ＝６００ｎ
ｍ、ｎ＝１×１０18ｃｍ-3）で埋め込まれ、ｐ型ＩｎＰ
第２クラッド層９ａ（ｄ＝１５００ｎｍ、ｐ＝１×１０
18ｃｍ-3）、ｐ型ＩｎＧａＡｓコンタクト層１０ａ（３
００ｎｍ、ｐ＝１×１０19ｃｍ-3）が積層されている。
なお、図３に示されていないが、図１６に示すｐ側電極
１１、ｎ側電極１２が従来と同様に形成されており、詳
細な説明を省略する。
ロック層８ａ（ｄ＝７００ｎｍ、ｐ＝７×１０17ｃ
ｍ-3）、ｎ型ＩｎＰ電流ブロック層８ｂ（ｄ＝６００ｎ
ｍ、ｎ＝１×１０18ｃｍ-3）で埋め込まれ、ｐ型ＩｎＰ
第２クラッド層９ａ（ｄ＝１５００ｎｍ、ｐ＝１×１０
18ｃｍ-3）、ｐ型ＩｎＧａＡｓコンタクト層１０ａ（３
００ｎｍ、ｐ＝１×１０19ｃｍ-3）が積層されている。
なお、図３に示されていないが、図１６に示すｐ側電極
１１、ｎ側電極１２が従来と同様に形成されており、詳
細な説明を省略する。
【００５８】次に作製方法について説明する。図４は、
本発明の第１の実施例であるＡＳＭ−ＬＤの作製工程図
である。結晶成長はＭＯＶＰＥ法を使い、原料として
は、トリメチルアルミニウム（ＴＭＡｌ）、トリエチル
ガリウム（ＴＥＧａ）、トリメチルインジウム（ＴＭＩ
ｎ）、アルシン（ＡｓＨ3）、ホスフィン（ＰＨ3）を用
いる。また、ｎ型とｐ型のドーピング原料としては、ジ
シラン（Ｓｉ2Ｈ6）とジエチル亜鉛（ＤＥＺｎ）をそれ
ぞれ用いる。キャリアガスは水素で、成長圧力は１００
ｈＰａで行う。
本発明の第１の実施例であるＡＳＭ−ＬＤの作製工程図
である。結晶成長はＭＯＶＰＥ法を使い、原料として
は、トリメチルアルミニウム（ＴＭＡｌ）、トリエチル
ガリウム（ＴＥＧａ）、トリメチルインジウム（ＴＭＩ
ｎ）、アルシン（ＡｓＨ3）、ホスフィン（ＰＨ3）を用
いる。また、ｎ型とｐ型のドーピング原料としては、ジ
シラン（Ｓｉ2Ｈ6）とジエチル亜鉛（ＤＥＺｎ）をそれ
ぞれ用いる。キャリアガスは水素で、成長圧力は１００
ｈＰａで行う。
【００５９】まず、（００１）面を成長面とするｎ型Ｉ
ｎＰ基板１ａ上に厚さ１００ｎｍの酸化シリコン膜を熱
ＣＶＤで堆積する。そして、一般的なフォトリソ技術を
使ってマスク幅５μｍ、開口幅１．５μｍからなる一対
のストライプ状の酸化シリコンマスク１３ａに加工する
（図４（ａ））。ストライプの長手方向を示すストライ
プ方位は［１１０］方向である。
ｎＰ基板１ａ上に厚さ１００ｎｍの酸化シリコン膜を熱
ＣＶＤで堆積する。そして、一般的なフォトリソ技術を
使ってマスク幅５μｍ、開口幅１．５μｍからなる一対
のストライプ状の酸化シリコンマスク１３ａに加工する
（図４（ａ））。ストライプの長手方向を示すストライ
プ方位は［１１０］方向である。
【００６０】次にその基板をＭＯＶＰＥ装置にセット
し、ｎ型ＩｎＰクラッド層２ａ、ｎ側ＩｎＡｌＧａＡｓ
光ガイド層３ａ、ＩｎＡｌＧａＡｓ層を含む歪多重量子
井戸活性層４ａ、ｐ側ＩｎＡｌＧａＡｓ光ガイド層５
ａ、ｐ型ＩｎＰ第１クラッド層５６ａで構成される順メ
サ形状の活性層導波路を選択成長により形成する（図４
（ｂ））。更に大気にさらすことなく連続して、ｐ型Ｉ
ｎＰ保護層７ａを成長させる（図４（ｃ））。成長温度
と選択成長領域の（００１）面における成長速度はそれ
ぞれ、ｎ型ＩｎＰクラッド層２ａからｐ型ＩｎＰ第１ク
ラッド層５６ａまでが６４０℃、０．５μｍ／ｈ、ｐ型
ＩｎＰ保護層７ａが５９０℃、１．５μｍ／ｈである。
その後ＭＯＶＰＥ装置から取り出し、セルフアラインプ
ロセスによりメサトップのみに酸化シリコンマスク２１
３ａを形成する（図４（ｄ））。
し、ｎ型ＩｎＰクラッド層２ａ、ｎ側ＩｎＡｌＧａＡｓ
光ガイド層３ａ、ＩｎＡｌＧａＡｓ層を含む歪多重量子
井戸活性層４ａ、ｐ側ＩｎＡｌＧａＡｓ光ガイド層５
ａ、ｐ型ＩｎＰ第１クラッド層５６ａで構成される順メ
サ形状の活性層導波路を選択成長により形成する（図４
（ｂ））。更に大気にさらすことなく連続して、ｐ型Ｉ
ｎＰ保護層７ａを成長させる（図４（ｃ））。成長温度
と選択成長領域の（００１）面における成長速度はそれ
ぞれ、ｎ型ＩｎＰクラッド層２ａからｐ型ＩｎＰ第１ク
ラッド層５６ａまでが６４０℃、０．５μｍ／ｈ、ｐ型
ＩｎＰ保護層７ａが５９０℃、１．５μｍ／ｈである。
その後ＭＯＶＰＥ装置から取り出し、セルフアラインプ
ロセスによりメサトップのみに酸化シリコンマスク２１
３ａを形成する（図４（ｄ））。
【００６１】次に、再度ＭＯＶＰＥ装置にセットし、成
長温度６３０℃でｐ型ＩｎＰ電流ブロック層８ａ、ｎ型
ＩｎＰ電流ブロック層８ｂを選択成長により形成する
（図４（ｅ））。ＭＯＶＰＥ装置から取り出して酸化シ
リコンマスク２１３ａを除去後、３回目のＭＯＶＰＥ成
長で成長温度６００℃でｐ型ＩｎＰ第２クラッド層９
ａ、ｐ型ＩｎＧａＡｓコンタクト層１０ａを成長させ、
その後、ｐ型電極１１の形成、ｎ型ＩｎＰ基板１ａの研
磨、ｎ型電極１２の形成を行い、図３で示したＡＳＭ−
ＬＤを作製することができる。
長温度６３０℃でｐ型ＩｎＰ電流ブロック層８ａ、ｎ型
ＩｎＰ電流ブロック層８ｂを選択成長により形成する
（図４（ｅ））。ＭＯＶＰＥ装置から取り出して酸化シ
リコンマスク２１３ａを除去後、３回目のＭＯＶＰＥ成
長で成長温度６００℃でｐ型ＩｎＰ第２クラッド層９
ａ、ｐ型ＩｎＧａＡｓコンタクト層１０ａを成長させ、
その後、ｐ型電極１１の形成、ｎ型ＩｎＰ基板１ａの研
磨、ｎ型電極１２の形成を行い、図３で示したＡＳＭ−
ＬＤを作製することができる。
【００６２】この半導体レーザを共振器長３００μｍ、
前面３０％、後面９０％の端面コーティングを施してレ
ーザ特性を評価したところ、２５℃におけるしきい値電
流は８ｍＡ、スロープ効率は０．４５Ｗ／Ａと低しきい
値電流、高効率でのレーザ発振を得た。また、１２０℃
までのレーザ発振を確認し、高温での連続動作も確認し
た。 （第２の実施例）図５は本発明の第２の実施例で、第１
の実施例と同様にＡｌを含んだ半導体層を活性層に用い
た１．３μｍ帯ＡＳＭ−ＬＤの構造図である。第１実施
例との違いは、活性層導波路の側面がｐ型ＩｎＰ第１ク
ラッド層６ａで被覆されており、ｐ型ＩｎＰ第１クラッ
ド層６ａが第１実施例における保護層７ａの役割を担っ
ている。
前面３０％、後面９０％の端面コーティングを施してレ
ーザ特性を評価したところ、２５℃におけるしきい値電
流は８ｍＡ、スロープ効率は０．４５Ｗ／Ａと低しきい
値電流、高効率でのレーザ発振を得た。また、１２０℃
までのレーザ発振を確認し、高温での連続動作も確認し
た。 （第２の実施例）図５は本発明の第２の実施例で、第１
の実施例と同様にＡｌを含んだ半導体層を活性層に用い
た１．３μｍ帯ＡＳＭ−ＬＤの構造図である。第１実施
例との違いは、活性層導波路の側面がｐ型ＩｎＰ第１ク
ラッド層６ａで被覆されており、ｐ型ＩｎＰ第１クラッ
ド層６ａが第１実施例における保護層７ａの役割を担っ
ている。
【００６３】図６に実施例２の作製工程図を示す。第１
実施例と同様に結晶成長にはＭＯＶＰＥ法を使い、原料
としてはＴＭＡｌ、ＴＥＧａ、ＴＭＩｎ、ＡｓＨ3、Ｐ
Ｈ3を用い、ｎ型とｐ型のドーピング原料としてはＳｉ2
Ｈ6とＤＥＺｎをそれぞれ用いる。キャリアガスは水素
で、成長圧力は１００ｈＰａで行う。
実施例と同様に結晶成長にはＭＯＶＰＥ法を使い、原料
としてはＴＭＡｌ、ＴＥＧａ、ＴＭＩｎ、ＡｓＨ3、Ｐ
Ｈ3を用い、ｎ型とｐ型のドーピング原料としてはＳｉ2
Ｈ6とＤＥＺｎをそれぞれ用いる。キャリアガスは水素
で、成長圧力は１００ｈＰａで行う。
【００６４】まず、（００１）面を成長面とするｎ型Ｉ
ｎＰ基板１ａ上に厚さ１００ｎｍの酸化シリコン膜を熱
ＣＶＤで堆積する。そして、一般的なフォトリソ技術を
使ってマスク幅５μｍ、開口幅１．５μｍからなる一対
のストライプ状の酸化シリコンマスク１３ａに加工する
（図６（ａ））。ストライプの長手方向を示すストライ
プ方位は［１１０］方向である。
ｎＰ基板１ａ上に厚さ１００ｎｍの酸化シリコン膜を熱
ＣＶＤで堆積する。そして、一般的なフォトリソ技術を
使ってマスク幅５μｍ、開口幅１．５μｍからなる一対
のストライプ状の酸化シリコンマスク１３ａに加工する
（図６（ａ））。ストライプの長手方向を示すストライ
プ方位は［１１０］方向である。
【００６５】次にその基板をＭＯＶＰＥ装置にセット
し、ｎ型ＩｎＰクラッド層２ａ、ｎ側ＩｎＡｌＧａＡｓ
光ガイド層３ａ、ＩｎＡｌＧａＡｓを含む歪多重量子井
戸活性層４ａ、ｐ側ＩｎＡｌＧａＡｓ光ガイド層５ａ、
ｐ型ＩｎＰ第１クラッド層６ａで構成される順メサ形状
の活性層導波路を選択成長により形成する（図６
（ｂ））。ｐ型ＩｎＰ第１クラッド層６ａの厚さは、メ
サトッフ゜である（００１）面で２００ｎｍ、メサ側面
である（１１１）Ｂ面で２０ｎｍである。成長温度と選
択成長領域の（００１）面における成長速度は、ｎ型Ｉ
ｎＰクラッド層２ａ、ｎ側ＩｎＡｌＧａＡｓ光ガイド層
３ａ、多重量子井戸活性層４ａ、ｐ側ＩｎＡｌＧａＡｓ
光ガイド層５ａで６４０℃、０．５μｍ／ｈで、ｐ型Ｉ
ｎＰ第１クラッド層６ａは６２０℃、を２．５μｍ／ｈ
である。第２の実施例では、ｐ型ＩｎＰ第１クラッド層
６ａの成長温度を下げることによりメサストライプ側面
における成長を促進させ、保護層として機能させてい
る。
し、ｎ型ＩｎＰクラッド層２ａ、ｎ側ＩｎＡｌＧａＡｓ
光ガイド層３ａ、ＩｎＡｌＧａＡｓを含む歪多重量子井
戸活性層４ａ、ｐ側ＩｎＡｌＧａＡｓ光ガイド層５ａ、
ｐ型ＩｎＰ第１クラッド層６ａで構成される順メサ形状
の活性層導波路を選択成長により形成する（図６
（ｂ））。ｐ型ＩｎＰ第１クラッド層６ａの厚さは、メ
サトッフ゜である（００１）面で２００ｎｍ、メサ側面
である（１１１）Ｂ面で２０ｎｍである。成長温度と選
択成長領域の（００１）面における成長速度は、ｎ型Ｉ
ｎＰクラッド層２ａ、ｎ側ＩｎＡｌＧａＡｓ光ガイド層
３ａ、多重量子井戸活性層４ａ、ｐ側ＩｎＡｌＧａＡｓ
光ガイド層５ａで６４０℃、０．５μｍ／ｈで、ｐ型Ｉ
ｎＰ第１クラッド層６ａは６２０℃、を２．５μｍ／ｈ
である。第２の実施例では、ｐ型ＩｎＰ第１クラッド層
６ａの成長温度を下げることによりメサストライプ側面
における成長を促進させ、保護層として機能させてい
る。
【００６６】その後、ＭＯＶＰＥ装置から取り出し、第
１実施例と同様にセルフアラインプロセス、電流ブロッ
ク層８ａの形成、ｐ型ＩｎＰ第２クラッド層９ａの形
成、ｐ型ＩｎＧａＡｓコンタクト層１０ａの形成を経て
図５の構造を作製することができる。
１実施例と同様にセルフアラインプロセス、電流ブロッ
ク層８ａの形成、ｐ型ＩｎＰ第２クラッド層９ａの形
成、ｐ型ＩｎＧａＡｓコンタクト層１０ａの形成を経て
図５の構造を作製することができる。
【００６７】図７に成長温度と選択成長領域の（００
１）面における成長速度を変化させて、メサストライプ
側面にＩｎＰ保護層を形成した結果を示す。ストライプ
の長手方向が［１１０］方向になるように、ストライプ
を形成した。成長後にメサストライプ側面を走査型電子
顕微鏡で観察し、（１１１）Ｂ面の被覆状態と成長条件
の関係をプロットした。
１）面における成長速度を変化させて、メサストライプ
側面にＩｎＰ保護層を形成した結果を示す。ストライプ
の長手方向が［１１０］方向になるように、ストライプ
を形成した。成長後にメサストライプ側面を走査型電子
顕微鏡で観察し、（１１１）Ｂ面の被覆状態と成長条件
の関係をプロットした。
【００６８】なお、図７は、成長温度（Ｔｇ）と成長速
度（Ｒｇ）とからなる成長条件の関係を、（ｘ，ｙ）＝
（Ｔｇ，Ｒｇ）によるｘｙ平面としたグラフであり、メ
サ側面が完全に被覆されていれば○印を、部分的に被覆
されていれば△印を、被覆されていなければ×印を上記
ｘｙ平面にプロットしている。
度（Ｒｇ）とからなる成長条件の関係を、（ｘ，ｙ）＝
（Ｔｇ，Ｒｇ）によるｘｙ平面としたグラフであり、メ
サ側面が完全に被覆されていれば○印を、部分的に被覆
されていれば△印を、被覆されていなければ×印を上記
ｘｙ平面にプロットしている。
【００６９】成長温度が５６０℃から６２０℃の場合、
成長速度は実験を行った０．３μｍ／ｈから３μｍ／ｈ
の範囲で、（１１１）Ｂ面への平坦なＩｎＰ成長が確認
できた。しかし、５６０℃以下では平坦性が低下し、メ
サストライプ側面に保護層を十分に被覆できなかった。
これは、成長温度の低下によりＩｎ原子のマイグレー
ション長が短くなったため、ＰＨ3の分解効率が低下
し、Ｐ（リン）圧が不足して結晶性が悪化したため、と
考えられる。また、６７０℃以上では（１１１）Ｂ面へ
の成長が抑制された。これは成長温度が高すぎるために
Ｉｎ原子の付着率が低下したためと考えられる。一方、
６２０℃〜６７０℃では、成長温度の上昇と共に成長速
度を増加することにより、（１１１）Ｂ面の成長が可能
となる。尚、成長速度については、成長層の平坦性や厚
さの制御性を考えると、（００１）面上で３μｍ／ｈ以
下が適当であると考えられる。
成長速度は実験を行った０．３μｍ／ｈから３μｍ／ｈ
の範囲で、（１１１）Ｂ面への平坦なＩｎＰ成長が確認
できた。しかし、５６０℃以下では平坦性が低下し、メ
サストライプ側面に保護層を十分に被覆できなかった。
これは、成長温度の低下によりＩｎ原子のマイグレー
ション長が短くなったため、ＰＨ3の分解効率が低下
し、Ｐ（リン）圧が不足して結晶性が悪化したため、と
考えられる。また、６７０℃以上では（１１１）Ｂ面へ
の成長が抑制された。これは成長温度が高すぎるために
Ｉｎ原子の付着率が低下したためと考えられる。一方、
６２０℃〜６７０℃では、成長温度の上昇と共に成長速
度を増加することにより、（１１１）Ｂ面の成長が可能
となる。尚、成長速度については、成長層の平坦性や厚
さの制御性を考えると、（００１）面上で３μｍ／ｈ以
下が適当であると考えられる。
【００７０】従って、（Ｔｇ，Ｒｇ）＝（５６０，０．
３）、（６２０，０．３）、（６７０，２）、（６７
０，３）、（５６０，３）の５点を結んで囲まれた領域
における任意の点での成長温度、成長速度でストライプ
側面の保護層の形成を行うことにより、被覆性、平坦
性、結晶性に優れた成長が可能である。第１の実施例で
はｐ型ＩｎＰ保護層７ａを５９０℃、１．５μｍ／ｈ
で、実施例２ではｐ型ＩｎＰ第１クラッド層を６２０
℃、２．５μｍ／ｈで成長することにより保護層をメサ
ストライプ側面に形成し、Ａｌを含んだ半導体層の酸化
を抑制している。
３）、（６２０，０．３）、（６７０，２）、（６７
０，３）、（５６０，３）の５点を結んで囲まれた領域
における任意の点での成長温度、成長速度でストライプ
側面の保護層の形成を行うことにより、被覆性、平坦
性、結晶性に優れた成長が可能である。第１の実施例で
はｐ型ＩｎＰ保護層７ａを５９０℃、１．５μｍ／ｈ
で、実施例２ではｐ型ＩｎＰ第１クラッド層を６２０
℃、２．５μｍ／ｈで成長することにより保護層をメサ
ストライプ側面に形成し、Ａｌを含んだ半導体層の酸化
を抑制している。
【００７１】尚、（００１）面の成長速度は、成長面を
数度傾けても変わらないので、図７で示した（１１１）
Ｂ面に対する関係はほぼ同様な関係が得られる。 （第３の実施例）図８は本発明の第３の実施例で、活性
層導波路を選択成長で形成した後の斜視図である。第
１、第２の実施例と同様にＡｌを含んだ半導体層を活性
層に用いた１．３μｍ帯ＡＳＭ−ＬＤである。
数度傾けても変わらないので、図７で示した（１１１）
Ｂ面に対する関係はほぼ同様な関係が得られる。 （第３の実施例）図８は本発明の第３の実施例で、活性
層導波路を選択成長で形成した後の斜視図である。第
１、第２の実施例と同様にＡｌを含んだ半導体層を活性
層に用いた１．３μｍ帯ＡＳＭ−ＬＤである。
【００７２】（００１）面を成長面とするｎ型ＩｎＰ基
板１ａ（キャリア濃度ｎ＝２×１０ 18ｃｍ-3）上に２本
のストライプ状の酸化シリコンマスク１３ａが［１１
０］方向から（００１）面内で０．５度傾いて形成さ
れ、その挟まれた領域にメサストライプ状のｎ型ＩｎＰ
クラッド層２ａ（厚さｄ＝２００ｎｍ、ｎ＝１×１０18
ｃｍ-3）、ｎ側ＩｎＡｌＧａＡｓ光ガイド層３ａ（ｄ＝
５０ｎｍ、ノンドープ）、ＩｎＡｌＧａＡｓウェル（ｄ
＝６ｎｍ、１．５％圧縮歪、７ウェル）、ＩｎＡｌＧａ
Ａｓバリア（ｄ＝１０ｎｍ、０．９％引っ張り歪）で構
成される歪多重量子井戸活性層４ａ、ｐ側ＩｎＡｌＧａ
Ａｓ光ガイド層５ａ（ｄ＝５０ｎｍ、ノンドープ）、ｐ
型ＩｎＰ第１クラッド層６ａ（ｄ＝２００ｎｍ、ｐ＝５
×１０17ｃｍ -3）が形成されている。
板１ａ（キャリア濃度ｎ＝２×１０ 18ｃｍ-3）上に２本
のストライプ状の酸化シリコンマスク１３ａが［１１
０］方向から（００１）面内で０．５度傾いて形成さ
れ、その挟まれた領域にメサストライプ状のｎ型ＩｎＰ
クラッド層２ａ（厚さｄ＝２００ｎｍ、ｎ＝１×１０18
ｃｍ-3）、ｎ側ＩｎＡｌＧａＡｓ光ガイド層３ａ（ｄ＝
５０ｎｍ、ノンドープ）、ＩｎＡｌＧａＡｓウェル（ｄ
＝６ｎｍ、１．５％圧縮歪、７ウェル）、ＩｎＡｌＧａ
Ａｓバリア（ｄ＝１０ｎｍ、０．９％引っ張り歪）で構
成される歪多重量子井戸活性層４ａ、ｐ側ＩｎＡｌＧａ
Ａｓ光ガイド層５ａ（ｄ＝５０ｎｍ、ノンドープ）、ｐ
型ＩｎＰ第１クラッド層６ａ（ｄ＝２００ｎｍ、ｐ＝５
×１０17ｃｍ -3）が形成されている。
【００７３】また、歪多重量子井戸活性層４ａの側面
は、ｐ型ＩｎＰ第１クラッド層６ａでカバーされてお
り、ｐ型ＩｎＰ第１クラッド層６ａが保護層の役割をし
ている。（１１１）Ｂ面におけるｐ型ＩｎＰ第１クラッ
ド層６ａの厚さは、４０ｎｍである。
は、ｐ型ＩｎＰ第１クラッド層６ａでカバーされてお
り、ｐ型ＩｎＰ第１クラッド層６ａが保護層の役割をし
ている。（１１１）Ｂ面におけるｐ型ＩｎＰ第１クラッ
ド層６ａの厚さは、４０ｎｍである。
【００７４】次に作製方法について説明する。図９は第
３の実施例の作製工程図で、活性層導波路を選択成長で
形成するまでを示したものである。第１実施例、第２実
施例と同様に結晶成長にはＭＯＶＰＥ法を使い、原料と
してはＴＭＡｌ、ＴＥＧａ、ＴＭＩｎ、ＡｓＨ3、ＰＨ3
を、ｎ型とｐ型のドーピング原料としてはＳｉ2Ｈ6とＤ
ＥＺｎをそれぞれ用いる。キャリアガスは水素で、成長
圧力は１００ｈＰａで行う。
３の実施例の作製工程図で、活性層導波路を選択成長で
形成するまでを示したものである。第１実施例、第２実
施例と同様に結晶成長にはＭＯＶＰＥ法を使い、原料と
してはＴＭＡｌ、ＴＥＧａ、ＴＭＩｎ、ＡｓＨ3、ＰＨ3
を、ｎ型とｐ型のドーピング原料としてはＳｉ2Ｈ6とＤ
ＥＺｎをそれぞれ用いる。キャリアガスは水素で、成長
圧力は１００ｈＰａで行う。
【００７５】まず、（００１）面を成長面とするｎ型Ｉ
ｎＰ基板１ａ上に厚さ１００ｎｍの酸化シリコン膜を熱
ＣＶＤで堆積する。そして、一般的なフォトリソ技術を
使って幅５μｍ、開口幅１．５μｍからなる一対のスト
ライプ状の酸化シリコンマスク１３ａに加工する（図９
（ａ））。この時、ストライプの長手方向は［１１０］
方向から（００１）面内で意図的に０．５度傾けて形成
する（図９（ｂ））。
ｎＰ基板１ａ上に厚さ１００ｎｍの酸化シリコン膜を熱
ＣＶＤで堆積する。そして、一般的なフォトリソ技術を
使って幅５μｍ、開口幅１．５μｍからなる一対のスト
ライプ状の酸化シリコンマスク１３ａに加工する（図９
（ａ））。この時、ストライプの長手方向は［１１０］
方向から（００１）面内で意図的に０．５度傾けて形成
する（図９（ｂ））。
【００７６】次にその基板をＭＯＶＰＥ装置にセット
し、ｎ型ＩｎＰクラッド層２ａ、ｎ側ＩｎＡｌＧａＡｓ
光ガイド層３ａ、ＩｎＡｌＧａＡｓを含む歪多重量子井
戸活性層４ａ、ｐ側ＩｎＡｌＧａＡｓ光ガイド層５ａ、
ｐ型ＩｎＰ第１クラッド層６ａで構成される順メサ形状
のＤＨ（Ｄｏｕｂｌｅ Ｈｅｔｅｒｏ）構造を選択成長
により形成する（図９（ｃ））。成長温度と成長速度は
ｎ型ＩｎＰクラッド層２ａからｐ側ＩｎＡｌＧａＡｓ光
ガイド層５ａまでは６４０℃、０．５μｍ／ｈで、ｐ型
ＩｎＰ第１クラッド層６ａは６００℃、０．５μｍ／ｈ
である。
し、ｎ型ＩｎＰクラッド層２ａ、ｎ側ＩｎＡｌＧａＡｓ
光ガイド層３ａ、ＩｎＡｌＧａＡｓを含む歪多重量子井
戸活性層４ａ、ｐ側ＩｎＡｌＧａＡｓ光ガイド層５ａ、
ｐ型ＩｎＰ第１クラッド層６ａで構成される順メサ形状
のＤＨ（Ｄｏｕｂｌｅ Ｈｅｔｅｒｏ）構造を選択成長
により形成する（図９（ｃ））。成長温度と成長速度は
ｎ型ＩｎＰクラッド層２ａからｐ側ＩｎＡｌＧａＡｓ光
ガイド層５ａまでは６４０℃、０．５μｍ／ｈで、ｐ型
ＩｎＰ第１クラッド層６ａは６００℃、０．５μｍ／ｈ
である。
【００７７】酸化シリコンマスク１３ａが［１１０］方
向から（００１）面内で０．５度傾けて形成されている
ために、選択成長で形成されるＤＨメサストライプも傾
いて形成される。更に、メサ側面も傾いているために
（１１１）Ｂ面におけるステップ密度が増加し、傾けな
い場合に比べてＩＩＩ族原子の吸着確率が増加する。そ
の結果、ｐ型ＩｎＰ第１クラッド層６ａ成長時にメサ側
面への成長が促進されて、Ａｌを含む半導体層（光ガイ
ド層（３ａ、５ａ）、活性層４ａ）の側面を被覆するこ
とができる。
向から（００１）面内で０．５度傾けて形成されている
ために、選択成長で形成されるＤＨメサストライプも傾
いて形成される。更に、メサ側面も傾いているために
（１１１）Ｂ面におけるステップ密度が増加し、傾けな
い場合に比べてＩＩＩ族原子の吸着確率が増加する。そ
の結果、ｐ型ＩｎＰ第１クラッド層６ａ成長時にメサ側
面への成長が促進されて、Ａｌを含む半導体層（光ガイ
ド層（３ａ、５ａ）、活性層４ａ）の側面を被覆するこ
とができる。
【００７８】第３の実施例ではストライプの傾き角とし
て０．５度の場合について述べた。傾き角に比例して
（１１１）Ｂ面におけるステップ間隔が短くなりステッ
プ密度が増加するので、ストライプをわずかに傾けるこ
とにより（１１１）Ｂ面における成長促進、平坦性向上
など本発明の作用を効果的に得ることができる。傾き角
の範囲について考えると、ストライプを［１１０］方向
の基準となるもの（例えば、へき開面）からＸ度傾かせ
ると、長さＬ（μｍ）離れた所での［１１０］方向スト
ライプからのずれ量Ｓ（μｍ）は、式（１）で表すこと
ができる。
て０．５度の場合について述べた。傾き角に比例して
（１１１）Ｂ面におけるステップ間隔が短くなりステッ
プ密度が増加するので、ストライプをわずかに傾けるこ
とにより（１１１）Ｂ面における成長促進、平坦性向上
など本発明の作用を効果的に得ることができる。傾き角
の範囲について考えると、ストライプを［１１０］方向
の基準となるもの（例えば、へき開面）からＸ度傾かせ
ると、長さＬ（μｍ）離れた所での［１１０］方向スト
ライプからのずれ量Ｓ（μｍ）は、式（１）で表すこと
ができる。
【００７９】
Ｓ ＝ Ｌ×１０００ ｔａｎ（Ｘ） ・・・ （１）
２インチ基板（直径約５０ｍｍ）を用いた場合、傾き角
が０．０１度のとき、Ｓは約９μｍとなる。９μｍとい
う大きさは、密着露光機などを用いた通常のフォトリソ
プロセスにおいて人間が意図的にずらすことができる十
分な大きさである。しかし、基板毎での再現性などを考
慮すると、傾き角を意図的に制御できる精度としては
０．０１度以上とするのが妥当と考えられる。
が０．０１度のとき、Ｓは約９μｍとなる。９μｍとい
う大きさは、密着露光機などを用いた通常のフォトリソ
プロセスにおいて人間が意図的にずらすことができる十
分な大きさである。しかし、基板毎での再現性などを考
慮すると、傾き角を意図的に制御できる精度としては
０．０１度以上とするのが妥当と考えられる。
【００８０】一方、図１０（ａ）、（ｂ）、（ｃ）に選
択成長に用いる酸化シリコンマスク１３ａの［１１０］
方向からの傾き角が０度、３度、５度の場合における保
護層形成後のメサストライプ形状を示す。保護層とし
て、ｐ型ＩｎＰ第１クラッド層６ａを用いた。ストライ
プの傾き角が大きくなるのに伴い、（１１１）Ｂ面にお
ける成長速度が増加し、順メサ形状（傾き角が０度の場
合）からマッシュルーム形状（３度）、疑似逆メサ形状
（５度）へと変化する。
択成長に用いる酸化シリコンマスク１３ａの［１１０］
方向からの傾き角が０度、３度、５度の場合における保
護層形成後のメサストライプ形状を示す。保護層とし
て、ｐ型ＩｎＰ第１クラッド層６ａを用いた。ストライ
プの傾き角が大きくなるのに伴い、（１１１）Ｂ面にお
ける成長速度が増加し、順メサ形状（傾き角が０度の場
合）からマッシュルーム形状（３度）、疑似逆メサ形状
（５度）へと変化する。
【００８１】図１０（ｃ）に示す疑似逆メサ形状では、
図１８に示したセルフアラインプロセスにおいて、熱Ｃ
ＶＤによる酸化シリコン膜堆積時にひさし下部によどみ
層が形成されて側面での酸化シリコン膜厚（ｄｓ）が厚
くなる。従って、ｄｔ＞ｄｓ（図１８（ａ）参照）にな
るように酸化シリコン膜１４を形成するのが不可能であ
る。従って、傾き角は３度以下とする方が良い。
図１８に示したセルフアラインプロセスにおいて、熱Ｃ
ＶＤによる酸化シリコン膜堆積時にひさし下部によどみ
層が形成されて側面での酸化シリコン膜厚（ｄｓ）が厚
くなる。従って、ｄｔ＞ｄｓ（図１８（ａ）参照）にな
るように酸化シリコン膜１４を形成するのが不可能であ
る。従って、傾き角は３度以下とする方が良い。
【００８２】以上の結果から、選択成長に使う酸化シリ
コンマスク１３ａの傾き角は、０．０１度以上３度以下
とするのが望ましい。
コンマスク１３ａの傾き角は、０．０１度以上３度以下
とするのが望ましい。
【００８３】また、第３の実施例では、開口幅とマスク
幅を一定とし、ストライプマスク全体を一定の角度だけ
傾けた。しかし、図１１に示したマスクパターンのよう
にマスクの一部を傾けた場合（図１１（ａ））や傾け角
を複数変えた場合（図１１（ｂ））、開口幅やマスク幅
を変えた場合（図１１（ｃ））など、それらの作用によ
って活性層導波路の側面をカバーする保護層を形成する
ことができれば、本発明は有効である。また、第１実施
例〜第３実施例では活性層にＩｎＡｌＧａＡｓ層を含ん
だＡＳＭ構造による半導体素子の場合について述べた
が、ＡｌＧａＡｓやＩｎＡｌＧａＰなどを用いた場合で
も本発明は有効である。
幅を一定とし、ストライプマスク全体を一定の角度だけ
傾けた。しかし、図１１に示したマスクパターンのよう
にマスクの一部を傾けた場合（図１１（ａ））や傾け角
を複数変えた場合（図１１（ｂ））、開口幅やマスク幅
を変えた場合（図１１（ｃ））など、それらの作用によ
って活性層導波路の側面をカバーする保護層を形成する
ことができれば、本発明は有効である。また、第１実施
例〜第３実施例では活性層にＩｎＡｌＧａＡｓ層を含ん
だＡＳＭ構造による半導体素子の場合について述べた
が、ＡｌＧａＡｓやＩｎＡｌＧａＰなどを用いた場合で
も本発明は有効である。
【００８４】なお、上記第１実施例〜第３実施例では、
半導体基板の面方位が（００１）面の場合で説明した
が、［１−１０］方向または［―１１０］方向に数度傾
いていてもよい。この数度の傾きは、選択ＭＯＶＰＥ成
長で形成されるメサ側面が（１１１）Ｂ面となる範囲の
角度である。
半導体基板の面方位が（００１）面の場合で説明した
が、［１−１０］方向または［―１１０］方向に数度傾
いていてもよい。この数度の傾きは、選択ＭＯＶＰＥ成
長で形成されるメサ側面が（１１１）Ｂ面となる範囲の
角度である。
【００８５】図１２に一例として、［１−１０］方向に
５度傾けた（００１）ＩｎＰ基板を用いて活性層導波路
を形成した後の断面構造を示す。５度傾けることにより
成長面と（１１１）Ｂ面はそれぞれ５９．７度、４９．
７度をなす。しかし、選択成長により（１１１）Ｂ面の
形成、つまり保護層であるｐ型ＩｎＰ第１クラッド層６
ａの形成が可能であり、本発明を適用することができ
る。そして、本発明の効果が得られる角度としては、
（１１１）Ｂ面の形成が可能である１５度程度までであ
る。
５度傾けた（００１）ＩｎＰ基板を用いて活性層導波路
を形成した後の断面構造を示す。５度傾けることにより
成長面と（１１１）Ｂ面はそれぞれ５９．７度、４９．
７度をなす。しかし、選択成長により（１１１）Ｂ面の
形成、つまり保護層であるｐ型ＩｎＰ第１クラッド層６
ａの形成が可能であり、本発明を適用することができ
る。そして、本発明の効果が得られる角度としては、
（１１１）Ｂ面の形成が可能である１５度程度までであ
る。
【００８６】更に、半導体基板の面方位が（００１）面
から［１１０］方向または［−１−１０］方向に傾いて
いてもよい。この傾き角に応じて（１１１）Ｂ面のステ
ップ密度が増加するので、本発明の作用である（１１
１）Ｂ面への成長の促進、平坦性の向上が得られる。
から［１１０］方向または［−１−１０］方向に傾いて
いてもよい。この傾き角に応じて（１１１）Ｂ面のステ
ップ密度が増加するので、本発明の作用である（１１
１）Ｂ面への成長の促進、平坦性の向上が得られる。
【００８７】図１３に一例として、［１１０］方向に１
度傾けた（００１）ＩｎＰ基板を用いて作製したＡＳＭ
−ＬＤの断面図を示す。図１３（ａ）は導波路に垂直方
向、図１３（ｂ）は導波路に平行な方向から見た断面図
である。［１１０］方向に１度傾けることによりへき開
で形成した端面も１度傾くことになる。半導体レーザの
反射面となるへき開で形成した（１１０）面及び（−１
−１０）面も傾くために、ミラー損失が増加してしきい
値電流の増加をもたらすが、本発明を適用することによ
って、信頼性や歩留まりの向上という本発明の効果が十
分に得られれば、その傾き角まで本発明が有効である。
さらに、ドライエッチングを用いて反射面を形成する場
合については、基板の傾き角に依存せず垂直なミラー形
成が可能であるから、レーザ特性の悪化を危惧する必要
はない。
度傾けた（００１）ＩｎＰ基板を用いて作製したＡＳＭ
−ＬＤの断面図を示す。図１３（ａ）は導波路に垂直方
向、図１３（ｂ）は導波路に平行な方向から見た断面図
である。［１１０］方向に１度傾けることによりへき開
で形成した端面も１度傾くことになる。半導体レーザの
反射面となるへき開で形成した（１１０）面及び（−１
−１０）面も傾くために、ミラー損失が増加してしきい
値電流の増加をもたらすが、本発明を適用することによ
って、信頼性や歩留まりの向上という本発明の効果が十
分に得られれば、その傾き角まで本発明が有効である。
さらに、ドライエッチングを用いて反射面を形成する場
合については、基板の傾き角に依存せず垂直なミラー形
成が可能であるから、レーザ特性の悪化を危惧する必要
はない。
【００８８】なお、上記第１実施例〜第３実施例におい
ては、順メサ形状のストライプについて説明してきた
が、順メサ形状に限られず、ストライプの側面が半導体
基板表面に垂直になるように、ストライプが形成されて
もよい。
ては、順メサ形状のストライプについて説明してきた
が、順メサ形状に限られず、ストライプの側面が半導体
基板表面に垂直になるように、ストライプが形成されて
もよい。
【００８９】
【発明の効果】本発明によれば、Ａｌを含んだ半導体層
を活性層に用いた半導体素子において、ストライプ側面
をＡｌを含まない半導体層でカバーすることによって、
活性層を大気にさらすこと無く、信頼性、歩留まりの高
い半導体素子及びその作製方法を得ることができる。
を活性層に用いた半導体素子において、ストライプ側面
をＡｌを含まない半導体層でカバーすることによって、
活性層を大気にさらすこと無く、信頼性、歩留まりの高
い半導体素子及びその作製方法を得ることができる。
【図１】本発明の半導体素子の基本構造を示す断面図で
ある。
ある。
【図２】本発明の基本構造の作製工程を示す断面図であ
る。
る。
【図３】本発明の第１の実施例で、Ａｌを含んだ半導体
層を活性層に用いた１．３μｍ帯ＡＳＭ−ＬＤの構造断
面図である。
層を活性層に用いた１．３μｍ帯ＡＳＭ−ＬＤの構造断
面図である。
【図４】本発明の第１の実施例の作製工程を示す断面図
である。
である。
【図５】本発明の第２の実施例であるＡＳＭ−ＬＤの構
造断面図である。
造断面図である。
【図６】本発明の第２の実施例の作製工程を示す断面図
である。
である。
【図７】本発明の第１、第２の実施例の作用であるメサ
側面の被覆形態の成長条件依存性を示すグラフである。
側面の被覆形態の成長条件依存性を示すグラフである。
【図８】本発明の第３の実施例で活性層導波路形成後の
構造を示す斜視図である。
構造を示す斜視図である。
【図９】本発明の第３の実施例の作製工程を示す断面図
である。
である。
【図１０】選択成長により形成したメサストライプの形
状と傾き角の関係を示した図である。
状と傾き角の関係を示した図である。
【図１１】本発明の第３の実施例の応用例として選択成
長用のマスクパターンを示した図である。
長用のマスクパターンを示した図である。
【図１２】［１−１０］方向に５度傾けた面方位（００
１）のＩｎＰ基板上に活性層導波路形成した後の断面構
造図である。
１）のＩｎＰ基板上に活性層導波路形成した後の断面構
造図である。
【図１３】［１１０］方向に１度傾けた面方位（００
１）のＩｎＰ基板上に形成したＡＳＭ−ＬＤの断面構造
図である。
１）のＩｎＰ基板上に形成したＡＳＭ−ＬＤの断面構造
図である。
【図１４】ウエットエッチングで導波路を形成したＢＨ
−ＬＤの断面図である。
−ＬＤの断面図である。
【図１５】ウエットエッチングで導波路を形成したＢＨ
−ＬＤの作製工程を示す断面図である。
−ＬＤの作製工程を示す断面図である。
【図１６】従来のＡＳＭ−ＬＤの構造を示す断面図であ
る。
る。
【図１７】従来のＡＳＭ−ＬＤの作製工程を示す断面図
である。
である。
【図１８】セルフアラインプロセスを示す断面図であ
る。
る。
１ 半導体基板
１ａ ｎ型ＩｎＰ基板
２ 第１導電型クラッド層
２ａ ｎ型ＩｎＰクラッド層
２ｂ ｎ型ＩｎＰ第１クラッド層
２ｃ ｎ型ＩｎＡｌＧａＡｓ第２クラッド層
３ａ ｎ側ＩｎＡｌＧａＡｓ光ガイド層
３ｂ ｎ側ＩｎＧａＡｓＰ光ガイド層
４ 活性層
４ａ、４ｂ 歪多重量子井戸活性層
４ｃ ＩｎＧａＡｓＰ活性層
５ａ ｐ側ＩｎＡｌＧａＡｓ光ガイド層
５ｂ ｐ側ＩｎＧａＡｓＰ光ガイド層
６ 第２導電型第１クラッド層
６ａ、５６ａ、２０６ ｐ型ＩｎＰ第１クラッド層
７ 保護層
７ａ ｐ型ＩｎＰ保護層
８ 電流ブロック層
８ａ ｐ型ＩｎＰ電流ブロック層
８ｂ ｎ型ＩｎＰ電流ブロック層
９ 第２導電型第２クラッド層
９ａ ｐ型ＩｎＰ第２クラッド層
１０ 第２導電型コンタクト層
１０ａ ｐ型ＩｎＧａＡｓコンタクト層
１０ｂ ｐ型ＩｎＧａＡｓＰコンタクト層
１０ｃ ＩｎＧａＡｓＰキャップ層
１１ ｐ側電極
１２ ｎ側電極
１３、２１３ 誘電体マスク
１３ａ、２１３ａ 酸化シリコンマスク
１４ 酸化シリコン膜
１５ レジスト
２００ Ｚｎ拡散領域
Claims (17)
- 【請求項１】 半導体基板上の所定の領域に積層された
第１導電型クラッド層、Ａｌを含む活性層および第２導
電型第１クラッド層からなるストライプと、 前記ストライプが埋め込まれた電流ブロック層と、 前記ストライプおよび前記電流ブロック層の上に形成さ
れた第２導電型第２クラッド層と、 前記第２導電型第２クラッド層上に形成された第２導電
型コンタクト層とからなる半導体素子において、 前記活性層と前記電流ブロック層との間にＡｌを含まな
い保護層を有する半導体素子。 - 【請求項２】 Ａｌを含まない保護層は、 第２導電型第１クラッド層と同じ膜であることを特徴と
する請求項１記載の半導体素子。 - 【請求項３】 半導体基板の面方位が、 （００１）面、または（００１）面から［１―１０］方
向または［―１１０］方向に傾いており、その傾きが１
５度以下であることを特徴とする請求項１または２に記
載の半導体素子。 - 【請求項４】 Ａｌを含まない保護層形成時の条件は、 保護層の成長温度をＴｇ（℃）とし、 保護層の成長速度をＲｇ（μｍ／ｈ）とすると、 （ｘ，ｙ）＝（Ｔｇ，Ｒｇ）によるｘｙ平面で示される
成長温度と成長速度との関係から、 （Ｔｇ，Ｒｇ）＝（５６０，０．３）、（６２０，０．
３）、（６７０，２）、（６７０，３）、（５６０，
３）の５点を結んで囲まれた領域内の任意の点で定まる
成長温度と成長速度とであることを特徴とする請求項１
乃至３のいずれか一つに記載の半導体素子。 - 【請求項５】 半導体基板上のストライプ状領域に積層
された第１導電型クラッド層、Ａｌを含む活性層および
第２導電型第１クラッド層からなるストライプのストラ
イプ状領域の長手方向を示すストライプ方位が［１１
０］であるとき、 半導体基板の面方位が、 （００１）面から［１１０］方向または［−１−１０］
方向に傾いていることを特徴とする請求項１乃至４のい
ずれか一つに記載の半導体素子。 - 【請求項６】 半導体基板上のストライプ状領域に積層
された第１導電型クラッド層、Ａｌを含む活性層および
第２導電型第１クラッド層からなるストライプのストラ
イプ状領域の長手方向を示すストライプ方位が、 半導体基板面内で［１１０］方向から［―１１０］方向
または［１―１０］方向に傾いていることを特徴とする
請求項１乃至４のいずれか一つに記載の半導体素子。 - 【請求項７】 ストライプ状領域の長手方向を示すスト
ライプ方位が、 半導体基板面内で［１１０］方向から［―１１０］方向
または［１―１０］方向へ傾いており、その傾きが０．
０１度以上３度以下であることを特徴とする請求項６に
記載の半導体素子。 - 【請求項８】 ストライプが、 順メサ形状であることを特徴とする請求項１乃至７のい
ずれか一つに記載の半導体素子。 - 【請求項９】 半導体基板上に、第１導電型クラッド
層、Ａｌを含む活性層および第２導電型第１クラッド層
からなるストライプを形成する工程と、 前記第２導電型第１クラッド層形成後、酸素にさらすこ
となく、Ａｌを含まない保護層を前記活性層の露出面を
覆うように形成する工程と、 前記ストライプ上部に誘電体マスクを形成する工程と、 前記保護層、前記ストライプおよび前記半導体基板の露
出面上に電流ブロック層を形成する工程と、 前記誘電体マスクを除去する工程と、 前記保護層または前記ストライプの露出面、および前記
電流ブロック層上に第２導電型第２クラッド層を形成す
る工程と、 前記第２導電型第２クラッド層上に第２導電型コンタク
ト層を形成する工程とからなる半導体素子の作製方法。 - 【請求項１０】 半導体基板上に、第１導電型クラッド
層、Ａｌを含む活性層を形成する工程と、 前記活性層形成後、酸素にさらすことなく、Ａｌを含ま
ない第２導電型第１クラッド層を、前記活性層上部、お
よび前記活性層の露出面を覆うように形成し、前記第１
導電型クラッド層、前記活性層および前記第２導電型第
１クラッド層からなるストライプを形成する工程と、 前記ストライプ上部に誘電体マスクを形成する工程と、 前記ストライプおよび前記半導体基板の露出面上に電流
ブロック層を形成する工程と、 前記誘電体マスクを除去する工程と、 前記ストライプの露出面および前記電流ブロック層上に
第２導電型第２クラッド層を形成する工程と、 前記第２導電型第２クラッド層上に第２導電型コンタク
ト層を形成する工程とからなる半導体素子の作製方法。 - 【請求項１１】 Ａｌを含まない保護層形成時の条件
は、 保護層の成長温度をＴｇ（℃）とし、 保護層の成長速度をＲｇ（μｍ／ｈ）とすると、 （ｘ，ｙ）＝（Ｔｇ，Ｒｇ）によるｘｙ平面で示される
成長温度と成長速度との関係から、 （Ｔｇ，Ｒｇ）＝（５６０，０．３）、（６２０，０．
３）、（６７０，２）、（６７０，３）、（５６０，
３）の５点を結んで囲まれた領域内の任意の点で定まる
成長温度と成長速度とであることを特徴とする請求項９
に記載の半導体素子の作製方法。 - 【請求項１２】 Ａｌを含まない第２導電型第１クラッ
ド層形成時の条件は、 成長温度をＴｇ（℃）とし、 成長速度をＲｇ（μｍ／ｈ）とすると、 （ｘ，ｙ）＝（Ｔｇ，Ｒｇ）によるｘｙ平面で示される
成長温度と成長速度との関係から、 （Ｔｇ，Ｒｇ）＝（５６０，０．３）、（６２０，０．
３）、（６７０，２）、（６７０，３）、（５６０，
３）の５点を結んで囲まれた領域内の任意の点で定まる
成長温度と成長速度とであることを特徴とする請求項１
０に記載の半導体素子の作製方法。 - 【請求項１３】 半導体基板の面方位が、（００１）
面、または（００１）面から［１―１０］方向または
［―１１０］方向に傾いており、その傾きが１５度以下
であることを特徴とする請求項９乃至１２のいずれか一
つに記載の半導体素子の作製方法。 - 【請求項１４】 半導体基板上のストライプ状領域にス
トライプを形成し、 前記ストライプ状領域の長手方向を示すストライプ方位
が［１１０］であるとき、 半導体基板の面方位が、 （００１）面から［１１０］方向または［−１−１０］
方向に傾いていることを特徴とする請求項９乃至１３の
いずれか一つに記載の半導体素子の作製方法。 - 【請求項１５】 半導体基板上のストライプ状領域にス
トライプを形成するとき、 前記ストライプ状領域の長手方向を示すストライプ方位
が、 半導体基板面内で［１１０］方向から［―１１０］方向
または［１―１０］方向に傾いていることを特徴とする
請求項９乃至１３のいずれか一つに記載の半導体素子の
作製方法。 - 【請求項１６】 ストライプ状領域の長手方向を示すス
トライプ方位が、 半導体基板面内で［１１０］方向から［―１１０］方向
または［１―１０］方向へ傾いており、その傾きが０．
０１度以上３度以下であることを特徴とする請求項１５
に記載の半導体素子の作製方法。 - 【請求項１７】 ストライプが、 順メサ形状であることを特徴とする請求項９乃至１６の
いずれか一つに記載の半導体素子の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001323411A JP4002422B2 (ja) | 2001-10-22 | 2001-10-22 | 半導体素子およびその作製方法 |
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|---|---|---|---|
| JP2001323411A JP4002422B2 (ja) | 2001-10-22 | 2001-10-22 | 半導体素子およびその作製方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003133647A true JP2003133647A (ja) | 2003-05-09 |
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Family
ID=19140302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001323411A Expired - Fee Related JP4002422B2 (ja) | 2001-10-22 | 2001-10-22 | 半導体素子およびその作製方法 |
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|---|---|
| JP (1) | JP4002422B2 (ja) |
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| US8213477B2 (en) | 2009-02-10 | 2012-07-03 | Renesas Electronics Corporation | Semiconductor laser and method of manufacturing the same |
| JP2013149746A (ja) * | 2012-01-18 | 2013-08-01 | Sumitomo Electric Ind Ltd | 光集積素子の製造方法 |
| JP2015061060A (ja) * | 2013-09-20 | 2015-03-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US9698569B2 (en) | 2013-09-20 | 2017-07-04 | Renesas Electronics Corporation | Method for manufacturing semiconductor device and semiconductor device |
| US10020637B2 (en) | 2013-09-20 | 2018-07-10 | Renesas Electronics Corporation | Method for manufacturing semiconductor device and semiconductor device |
| WO2024142443A1 (ja) * | 2022-12-26 | 2024-07-04 | 浜松ホトニクス株式会社 | 半導体レーザ素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4002422B2 (ja) | 2007-10-31 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| RD03 | Notification of appointment of power of attorney |
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|
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A02 | Decision of refusal |
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|
| RD01 | Notification of change of attorney |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050218 |
|
| RD01 | Notification of change of attorney |
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|
| A521 | Written amendment |
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|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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|
| RD01 | Notification of change of attorney |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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