JP2009540592A - 上部及び下部の相互接続部を備える積み重ね可能ｉｃパッケージ - Google Patents

Abstract

例示的な実施例に従って、第１の主要な表面及び第２の主要な表面２１２を有するダイ２０６を含む積み重ね可能ＩＣパッケージ２１８がある。第１及び第２の主要な表面２１２は、長手側２０８及び横側２１０の対向する対により結合される。導電性パターン２０２は、ダイの第１の主要な表面に電気的に結合される。導電性パターン２０２は、ダイの長手側を過ぎて延在し、通常ダイに向かう方向に折り返される。導電性パターンは、ダイの第１の主要な表面とほぼ同一平面の第１部分と、ダイの第２の主要な表面とほぼ同一平面の第２部分とを規定する。第１部分及び第２部分は、他の積み重ね可能ＩＣパッケージに電気的に接続可能である。支持材２１６は、導電性パターン２０２をダイに対して固定して支持し、導電性パターンの第１部分及び第２部分の支持は間隔を隔てられ、通常互いに平行な関係である。

Description

本発明は、概して積み重ね可能ＩＣパッケージに関し、より詳細には、上部及び下部の相互接続を備える積み重ね可能ＩＣパッケージに関する。

ＩＣパッケージ及び「システム・イン・パッケージ」の小型化は、積み重ね可能パッケージを備えるパッケージングソリューションを推進する。積み重ね可能パッケージは、通常、例えばパッケージされたＩＣのような単一のパッケージ装置に使用される「設置面積（footprint）」を使用して、プリント回路ボードに取り付けられる単一のコンポーネント、「チップ・スタック」において相互接続される２又はそれより多くのＩＣパッケージからなり、容量分析で効率的である。

ＩＣパッケージは、スタックに形成され、所望の態様で互いに電気的に相互接続されなければならない。現在の解決策の１つは、ドイツのFraunhofer Instituteの「Ｍａｔｃｈ−Ｘ」アプローチである。Ｍａｔｃｈ−Ｘの考え方は、異なる基板間の相互接続として、半田で互いに重ねられる、電子コンポーネントを備える基板の積み重ねからなる。Ｍａｔｃｈ−Ｘは、ＢｅｃｋｅｒらのＩＥＥＥ Transactions on Advanced Packaging，（Vol．27，No．2，May 2004）における"Stackable System-On-Packages with Integrated Components"という記事で議論される。同様に、２００２年７月３０日にIsaakに特許された米国特許ＵＳ６４２６２４０は、配置される導電性のパターンを有する可撓性基板を含む積み重ね可能な可撓性回路チップパッケージを開示する。これらの参照は、全体の参照により組み込まれる。アセンブルされた状態において、可撓性の基板は、集積回路チップの第１の側を支持し、集積回路チップの逆平行エッジを巻き、第１の側の反対である集積回路チップの第２の側の少なくとも一部に取り付けられる。導電性のパターンは、集積回路の第１の側及び第２の側の両方に沿う部分を規定し、これらは、他の積み重ね可能ＩＣパッケージに電気的に接続可能である。しかしながら、これらの両方の従来技術のアプローチにおいて、ＩＣパッケージのサイズを増加させる更なる基板層が担体として使用されることは、不利である。

従来技術の上記制限の少なくともいくつかを克服する、積み重ね可能ＩＣパッケージを提供する必要性がある。

本発明は、積み重ね可能パッケージを用いるパッケージングソリューションを見出すことにおいて、集積回路パッケージ及びシステム・イン・パッケージを小型化する動因において役立つと見出されている。

例示的な実施例において、上部及び下部の相互接続を有する積み重ね可能ＩＣパッケージをアセンブルする方法がある。該方法は、第１及び第２の反対の長手方向の側、第１及び第２の主要な表面、及び第１の主要な表面に配置された複数の接触部を含むダイを提供するステップを有する。導電性パターンを有し、第１及び第２端部を有する可撓性基板が、設けられる。ダイの複数の接触部は、導電性パターンに電気的に結合される。可撓性基板は、ダイの第２の主要な表面の反対の平面構成、及び第２の積み重ね可能ＩＣパッケージに対する電気的接続のため、ダイの第１の主要な表面の反対側に、第１及び第２の端部の少なくとも１つを配置するため、ダイの少なくとも１つの長手方向の側に対する少なくとも既知の線に沿って折られる。ダイに対して導電性パターンを支持する、可撓性基板とダイとの間の支持部材が設けられる。可撓性基板の少なくとも一部を除去することにより、導電性パターンが晒される。

他の例示的な実施例において、長手側及び横側の対向する対により結合される第１の主要な表面及び第２の主要な表面を含むダイを有する積み重ね可能ＩＣパッケージがある。導電性パターンは、ダイの第１の主要な表面に電気的に結合される。導電性パターンは、ダイの長手側を過ぎて延在し、通常ダイに向かう方向に折り返す。これにより、導電性パターンは、ダイの第１の主要な平面とほぼ同一平面上にある第１部分と、ダイの第２の主要な平面とほぼ同一平面上にある第２部分とを規定し、第１及び第２部分の各々が、他の積み重ね可能ＩＣパッケージに電気的に接続可能である。支持部材は、ダイに対して導電性パターンを固定して支持し、通常一方を他方に対して平行な関係で隔てられた導電性パターンの第１及び第２の部分を支持する。

本発明による他の例示的な実施例において、積み重ね可能ＩＣパッケージがある。ＩＣパッケージは、長手側及び横側の対向する対により結合される第１の主要な表面及び第２の主要な表面を有するダイを含む。第１の主要な表面と第２の主要な表面との間の距離は、ダイの厚さを規定する。導電性パターンは、ダイの第１の主要な表面に電気的に結合し、ダイの厚みに対して薄い厚さを有する。導電性パターンは、ダイの長手方向を過ぎて延在し、通常ダイに向かう方向に折り返し、これにより、導電性パターンは、ダイの第１の主要な表面とほぼ同一平面上にある第１部分と、ダイの第２の主要な表面とほぼ同一平面上にある第２部分とを規定する。第１及び第２部分の各々は、他の積み重ね可能ＩＣパッケージに電気的に接続可能である。支持部材は、導電性パターンと、ダイの表面とを電気的に絶縁するため、及び通常一方を他方に対して平行な関係で、導電性パターンの第１及び第２部分で間隔を隔てて支持するため、ダイに対して導電性パターンを固定して支持し、支持部材は、導電性パターンとダイの表面との間に配置される。

本発明の上記要約は、各々が本発明の開示された実施例又は全ての態様を表すと意図されない。他の態様及び例示的な実施例は、以下の図及び詳細な説明に設けられる。

本発明は、添付の図面と関連する本発明の様々な実施例の詳細な説明を考慮して、より完全に理解され得る。

以下の説明は、当業者が本発明を作製及び使用することを可能にするために提示され、特定の用途及びこの要件の文脈で設けられる。開示された実施例に対する様々な変形は、当業者には容易に明らかであり、ここで規定される一般的な原理は、本発明の趣旨及び範囲から逸脱することなく他の実施例及び用途に適用される。したがって、本発明は、開示された実施例に制限されることを意図されず、個々に開示される原理及び特徴と一致する最も広い範囲にふさわしい。

図１を参照すると、本発明の一実施例による、上部及び下部の相互接続を備える積み重ね可能ＩＣパッケージをアセンブルする方法の簡略化されたフロー図が示される。ダイは１０において設けられ、該ダイは、第１及び第２の対向する長手側、第１及び第２の対向する横側、及び第１の主要な表面にアレイにされた複数の接触部を有する。可撓性基板は、該基板の一方の側に沿って配置される導電性パターンを有し、１５において設けられる。可撓性基板は犠牲層を含み、例示的な実施例において、可撓性基板は、Ａｌ又はＣｕ基板である。２０において、ダイは、仮基板上に取り付けられ、複数の接触部を介して導電性パターンに電気的に結合される。電気的な結合は、例のような従来技術で知られる技術を使用して達成される。例えば相互接続は、ワイヤボンディング又は超音波フリップチップボンディングにより形成され得る。接着剤又は接着フィルムの使用も可能である。２５において、可撓性基板は、第２の積み重ね可能パッケージに電気的に接続するダイの第２の主要な表面の上の同一平面上の構成において、互いに対向する第１端部及び第２端部を配置するため、ダイの長手側の各々に平行な仮想的な線に沿って折り曲げられる。折り曲げに続いて、支持部材は、３０において可撓性基板とダイとの間に設けられる。支持部材は、好ましくはエポキシであり、ダイに対して導電性パターンを支持するため、硬化され、強固にされる。最終的に、可撓性基板は、導電性パターンを晒すように３５において除去される。

他の例示的な実施例において、可撓性基板は、積み重ね可能ＩＣパッケージの製造を促進するように、ダイの長手側の各々に対して平行な仮想的な線に沿って折り曲げられる。もちろん、オプションとして導電性パターンは、ダイの長手側の各々に平行であるもの以外の仮想的な線に沿って、可撓性基板の折り曲げを支持するように、可撓性基板の一方の側に沿って配置される。好ましくは、このような折り曲げは、例えば従来技術で知られる成型機を使用する自動化された態様で達成される。例えばバリ取り機（trim and form tools）等は、ＤＩＬのような半導体パッケージのリードを形成するために使用され得る。

図1を参照する上記の方法によると、仮（temporary）基板は、一方向のみに折り曲げられる。特に仮基板は、ダイの長手側の各々に隣接する仮想的な線に沿って折り曲げられる。他の例示的な実施例において、仮基板は、２方向に折り曲げられる。特に仮基板は、オプションとして、ダイの長手側の各々に隣接及び平行である仮想的な線に沿って折り曲げられるか、又は、ダイの横側の各々に隣接及び平行である仮想的な線に沿って折り曲げられる。

図２を参照すると、上部及び下部の相互接続を備える積み重ね可能ＩＣパッケージのアセンブルに使用する、導電性パターン２０２を含む仮基板２００の上面図が示される。仮基板２００は、破損なしで仮基板の折り又は曲げをサポートする材料を使用して作製される。例えば可撓性基板２００は、Ａｌ−Ｃｕ基板である。仮基板２００の反対側の端部は、参照符号２０４を使用して図２ａにおいて識別される。導電性パターン２０２は、既知の態様で形成される。厚みは、約３μｍ乃至約３０μｍの範囲にある。導電性パターンは、電気めっきにより作製され得、２μｍのニッケル及び１０μｍの銅に続いて１μｍの金のスタックのような構造からなり得る。特定の相互接続方法に依存して、例えば金又は半田の更なる層が含まれ得る。

図２Ｂを参照すると、図２Ａの仮基板２００に取り付けられるダイ２０６の上面図が示される。簡素化の目的で、単一のダイ２０６をもつ１つのパッケージのみが示される。しかしながら、実際には、複数の位置を含む基板がオプションとして使用され、各々の位置が単一のＩＣ、ＩＣ及び別個のコンポーネントを備えるより複雑なＳｉＰを含む。ダイ２０６は、第１及び第２の対向する長手側２０８、第１及び第２の対向する横側２１０、図示されない第１の主要な表面及び第２の主要な表面２１２、並びに第１の主要な表面において配列される複数の図示されない接触部を含む。図２Ｂにおいて、第１の主要な表面は、ダイ２０６の「下部表面」であり、第２の主要な表面は、ダイ２０６の「上部表面」である。ダイ２０６は、既知の態様で複数の接触部を介して、導電性パターン２０２に電気的に結合される。

図２Ｃを参照すると、折り曲げられた仮基板２００及びダイ２０６を示す上面図が示される。特に、可撓性基板２００は、図２Ｃにおけるダイ２０６の第２の主要な表面２１２より上の同一平面上において、互いに対向する反対側の端部２０４を配置するため、ダイ２０６の反対側の端部２０４の各々に平行な仮想的な線２１４に沿って折り曲げられる。反対側の端部２０４は、第２の積み重ね可能ＩＣパッケージに電気的に接続するために配置される。他の例示的な実施例において、可撓性基板２００は、ダイ２０６の反対側の端部２０４の各々に平行でない図示されない仮想的な線に沿って折り曲げられる。

図２Ｄを参照すると、対向する端部２０４が、同一平面構成において互いに対向され、支持材２１６で充填される、折り曲げられた仮基板２００を示す上面図が示される。エポキシ支持材２１６は、導電性パターンの導電性トラックの間の空隙を満たし、それから既知の態様で硬化される。

図２Ｅを参照すると、可撓性基板の除去に続いて、上部相互接続２２０及び図示されない下部相互接続を備える積み重ね可能ＩＣパッケージ２１８を示す上面図が示される。エポキシ支持材２１６は、可撓性基板が除去された後、上部相互接続２２０及び下部相互接続を含む導電性パターン２０２をダイに対して支持する。有利なことに、可撓性基板は、積み重ね可能ＩＣパッケージがスタックに重ねられる前に除去される。可撓性基板２００が、導電性パターンを担持することを必要とされないので、図２ｅに示されるように、積み重ね可能ＩＣパッケージ２１８は、最小のスタックサイズをサポートする。

図３を参照すると、本発明の一実施例による上部及び下部の相互接続を備える積み重ね可能ＩＣパッケージの断面図が示される。図３に示されるように、エポキシ支持材２１６は、上部相互接続部２２０及び下部相互接続部２２２を含む導電性パターンをダイ２０６に対して支持する。更に、エポキシ支持材２１６は、ダイ２０６の第２の主要な表面２１２の上の同一平面構成において、ダイの長手側に隣接する上部相互接続２２０を支持する。

図４を参照すると、本発明の一実施例による積み重ね可能ＩＣパッケージを使用してアセンブルされるチップ・スタックの断面図が示される。図４において、本発明の一実施例による３つの積み重ね可能ＩＣパッケージが示される。他の例示的な実施例において、チップ・スタックは、本発明の一実施例による２又は３より多くの積み重ね可能ＩＣパッケージを含む。チップ・スタックにおいて、第１の積み重ね可能ＩＣパッケージの上部相互接続２２０は、隣接する積み重ね可能ＩＣパッケージの下部相互接続に電気的に結合される。電気的結合は、この目的のため、従来技術で知られるいずれかの適切な手順を使用して達成される。いくつかの非制限的な例は、接着、はんだ付け、又は粘着性断片の使用を含む。

オプションとして、図４に示されるチップ・スタックの各積み重ね可能ＩＣパッケージは、同じ機能を有する。更にオプションとして、チップ・スタックにおける各積み重ね可能ＩＣパッケージが、異なる電気的機能を有し得る。

オプションとして、本発明の一実施例による積み重ね可能ＩＣパッケージは、例えばスピーカ、コイル、又はマイクロホンのような上部に「変わった」部品を備える単一のパッケージとして使用される。更にオプションとして、複数の積み重ね可能ＩＣパッケージは、例えばシステムインパッケージ（ＳｉＰ）のように振る舞うスタックにアセンブルされる。他の例は、マイクロプロセッサを備えるチップを含み得、本発明の用途は、ここにスタックされるメモリチップを有し得る。

本発明は、いくつかの特定の例示的な実施例を参照して記載されているが、当業者は、請求項において説明される本発明の趣旨及び範囲から逸脱することなく多くの変更がなされ得ることを認識するであろう。

図１は、本発明の一実施例による、上部及び下部の相互接続を備える積み重ね可能ＩＣパッケージをアセンブルする方法の簡略化されたフロー図である。 図２Ａは、上部及び下部の相互接続を備える積み重ね可能ＩＣパッケージをアセンブルすることに使用する、導電性パターンを含む仮基板の上面図である。 図２Ｂは、図２Ａの仮基板に取り付けられるダイの上面図である。 図２Ｃは、折り曲げられた基板及びダイを示す上面図である。 図２Ｄは、エポキシ支持部材で満たされた、折り曲げられた基板を示す上面図である。 図２Ｅは、仮基板の除去後の、上部及び下部の相互接続を備える積み重ね可能ＩＣパッケージを示す上面図である。 図３は、本発明の一実施例による上部及び下部の相互接続を備える積み重ね可能ＩＣパッケージの断面図である。 図４は、本発明の一実施例による積み重ね可能ＩＣパッケージを使用してアセンブルされたチップ・スタックの断面図である。

Claims (22)

1. 上部及び下部の相互接続部を備える積み重ね可能ＩＣパッケージをアセンブルする方法であって、第１及び第２の対向する長手方向の側面、第１及び第２の主要な表面、及び該第１の主要な表面上に配列された複数の接触部を含むダイを設けるステップと、導電性パターンを有するとともに、第１端部及び第２端部を有する可撓性基板を設けるステップと、前記ダイの前記複数の接触部を前記導電性パターンに電気的に結合するステップと、前記第１端部及び第２端部の少なくとも１つを、第２の積み重ね可能ＩＣパッケージに電気的に接続するように、前記ダイの前記第２の主要な表面の平面に対向する平面構成における、前記ダイの前記第１の主要な表面に対向する側に配置するため、前記ダイの前記長手方向の側面の少なくとも１つに対する少なくとも既知の線に沿って、前記可撓性基板を折り曲げるステップと、前記ダイに対して前記導電性パターンを支持するため、前記可撓性基板と前記ダイとの間に支持材を供給するステップと、前記可撓性基板の少なくとも一部を除去することにより、前記導電性パターンをさらすステップとを有する方法。
2. 前記折り曲げるステップは、互いに対向する前記第１及び第２端部を、第２の積み重ね可能ＩＣパッケージに電気的に接続するように、同一平面の構成における前記ダイの前記第１の主要な表面に対向する側に配置するため、前記ダイの前記長手方向の側面の各々に対する少なくとも２つの既知の線に沿って前記可撓性基板を折り曲げるステップを有する、請求項１に記載の方法。
3. 前記少なくとも１つの既知の線が、前記ダイの前記長手方向の側の少なくとも１つに隣接する仮想的な線を有する、請求項１に記載の方法。
4. 前記少なくとも１つの既知の線が、前記ダイの前記長手方向の側の少なくとも１つに隣接する仮想的な線を有する、請求項２に記載の方法。
5. 前記既知の線は、前記ダイの前記長手方向の側面の少なくとも１つに平行である、請求項１乃至４の何れか一項に記載の方法。
6. 前記可撓性基板の少なくとも一部を除去するステップが、前記支持材の前記可撓性基板の全てを除去するステップを含む、請求項１乃至５の何れか一項に記載の方法。
7. 前記可撓性基板の少なくとも一部を除去するステップが、前記ダイの前記第１の主要な表面に関する、前記ダイの前記第２の主要な表面の平面に対向する側における前記可撓性基板を全て除去するステップを含む、請求項１乃至６の何れか一項に記載の方法。
8. 前記可撓性基板の少なくとも一部を除去するステップが、前記ダイの前記第１の主要な表面及び前記第２の主要な表面の平面の反対側において、前記可撓性基板の表面を結合する前記可撓性基板の一部を除去するステップ以外を含む、請求項１乃至７の何れか一項に記載の方法。
9. 前記ダイの前記第２の主要な表面に関する、前記ダイの前記第１の主要な表面の対向する側における前記可撓性基板の全てを除去するステップを更に含む、請求項１乃至８の何れか一項に記載の方法。
10. 前記支持材が、エポキシ材料であり、前記導電性パターンをさらす前に前記エポキシ材料を硬化させるステップを含む、請求項１乃至９の何れか一項に記載の方法。
11. 前記第１及び第２端部が、前記ダイの前記第２の主要な表面の一部に対向しないように、前記可撓性基板が折り曲げられる、請求項１乃至１０の何れか一項に記載の方法。
12. 長手方向の側面及び横方向の側面の対向する対により結合される第１の主要な平面及び第２の主要な平面を有するダイと、前記ダイの前記第１の主要な表面に電気的に結合される導電性パターンであって、前記ダイの長手方向を過ぎて延在し、通常前記ダイに向かう方向に折り返され、これにより前記ダイの前記第１の主要な表面とほぼ同一平面である第１部分、及び前記ダイの前記第２の主要な平面とほぼ同一平面である第２部分を規定する導電性パターンと、通常互いに平行な関係で、前記ダイに関する前記導電性パターンを固定して支持するとともに、前記導電性パターンの前記第１部分及び前記第２部分を、間隔を隔てて支持する支持材と、を含む積み重ね可能ＩＣパッケージ。
13. 前記支持材がエポキシ材料である、請求項１２に記載の積み重ね可能ＩＣパッケージ。
14. 前記導電性パターンが、前記導電性パターンの外部表面にある可撓性基板により支持される、請求項１２又は１３に記載の積み重ね可能ＩＣパッケージ。
15. 前記導電性パターンが、可撓性基板により部分的に支持され、該可撓性基板は、前記導電性パターンの一部から除去される、請求項１２又は１３に記載の積み重ね可能ＩＣパッケージ。
16. 前記導電性パターンは、前記ダイの前記第２の主要な表面付近の前記積み重ね可能ＩＣパッケージの周辺に沿って配置される、請求項１２乃至１５の何れか一項に記載の積み重ね可能ＩＣパッケージ。
17. 前記支持材は、積み重ねられたとき、１つの積み重ね可能ＩＣパッケージの前記導電性パターンが、第２の他の積み重ね可能ＩＣパッケージの前記導電性パターンと接触する領域以外で、積み重ねられたとき、積み重ね可能ＩＣパッケージの間の電気的絶縁を提供するために電気的に絶縁する、請求項１２乃至１６の何れか一項に記載の積み重ね可能ＩＣパッケージ。
18. 長手方向の側面及び横方向の側面の対向する対により接続される第１の主要な表面及び第２の主要な表面を有する第２のダイと、前記第２のダイの前記第１の表面に電気的に結合される他の導電性パターンであって、該導電性パターンが、前記第２のダイの長手方向の側を過ぎて延在し、通常前記第２のダイに向かう方向に折り返され、これにより、前記第２のダイの前記第１の主要な表面とほぼ同一平面である第１部分、及び前記第２のダイの前記第２の主要な表面とほぼ同一平面である第２部分を規定し、該第１部分及び第２部分の各々が、導電性パターンに電気的に結合される、導電性パターンと、前記第２のダイに対して前記第２の導電性パターンを固定して支持するとともに、通常互いに平行な関係で間隔を隔てて、前記第２の導電性パターンの前記第１及び第２部分を支持する支持材とを含む第２積み重ね可能ＩＣパッケージを含む、請求項１２乃至１７の何れか一項に記載の積み重ね可能ＩＣパッケージ。
19. 前記ダイの第２の主要な表面に配置される可撓性支持層のない、請求項１２乃至１８の何れか一項に記載の積み重ね可能ＩＣパッケージ。
20. 長手方向の側面及び横方向の側面の対向する対により接続される第１の主要な表面及び第２の主要な表面を有するダイであって、前記第１の主要な表面と前記第２の主要な表面との間の距離が、前記ダイの厚さを規定するダイと、前記ダイの前記第１の主要な表面に電気的に結合されるとともに、前記ダイの厚さに対して小さい厚さを有する導電性パターンであって、該導電性パターンが、前記ダイの前記長手方向の側面を過ぎて延在し、通常前記ダイに向かう方向に折り返され、これにより、前記ダイの前記第１の主要な表面とほぼ同一平面にある第１部分、及び前記ダイの第２の主要な平面とほぼ同一平面にある第２部分を規定し、前記第１部分及び第２部分の各々は、他の積み重ね可能ＩＣパッケージに電気的に接続可能である導電性パターンと、前記ダイに対して前記導電性パターンを固定して支持し、支持材料が配置される前記導電性パターンと前記ダイの前記表面との間を電気的に絶縁し、通常互いに平行か関係で間隔を隔てて前記導電性パターンの前記第１部分及び前記第２部分を支持する支持材料とを有する、積み重ね可能ＩＣパッケージ。
21. 前記積み重ね可能ＩＣパッケージの全体の厚さは、ほぼ前記ダイの前記厚さと前記導電性パターンの厚さの２倍との和である、請求項２０に記載の積み重ね可能ＩＣパッケージ。
22. 前記導電性パターンの前記厚さが、約３μｍ乃至約３０μｍの範囲内にある、請求項２０又は２１に記載の積み重ね可能ＩＣパッケージ。

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