JPH08340021A - 電子部品および電子部品モジュール - Google Patents

Abstract

(57)【要約】 【目的】 三次元実装が達成できる電子部品の提供。 【構成】 電極を有する半導体部品と、前記電極に電極
を介して接続され前記半導体部品の上下面に亘って延在
する可撓性の配線フィルムと、前記半導体部品の上下面
側の配線フィルム部分の露出面に設けられた電極とを有
する。前記半導体部品の上下面側の配線フィルム部分の
露出面には接着剤が設けられている。前記半導体部品は
予備電極列の所定電極をチップ選択電極としたメモリ集
積回路となっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子部品および電子部品
モジュール、特に重ねて実装できる電子部品および半導
体部品（半導体チップ，半導体装置）を積層した構造の
電子部品モジュールに関する。

【０００２】

【従来の技術】ＬＳＩ等のＩＣの実装では、ＩＣの実装
数の増加に伴って二次元的に実装面積が増大する。実装
ボードを複数枚重ねるようにして使用することによって
初めて三次元的になる。ＩＣメモリ（メモリ集積回路）
では、記憶容量増大および実装密度向上のために、半導
体装置を重ねて実装している。

【０００３】たとえば、日経ＢＰ社発行「日経マイクロ
デバイス」1989年12月号、同年12月１日発行、Ｐ48に
は、ＴＡＢ構造の半導体装置（ＳＲＡＭ）を４個重ね、
チップ選択端子以外の各共通端子をアウターリード部分
で４本ずつ重ねて接続したモジュールが記載されてい
る。

【０００４】

【発明が解決しようとする課題】ＩＣを配線基板（ボー
ド）に実装する場合、１個部品が増加する毎に部品の占
める面積の２倍以上の実装面積を必要とする。

【０００５】また、従来のメモリＩＣでは、前記文献に
も記載されているが、三次元実装を行っているが、ロジ
ックＩＣ等他のＩＣでは、共通ピンが殆どないため、複
数の半導体装置を単純に重ね合わせる手段は採用できな
い。

【０００６】本発明の目的は、三次元実装が達成できる
電子部品および電子部品モジュールを提供することにあ
る。

【０００７】本発明の他の目的は、メモリＩＣ以外の他
のＩＣの三次元実装が可能な電子部品および電子部品モ
ジュールを提供することにある。

【０００８】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１０】（１）電極を有する半導体部品と、前記電
極に電極を介して接続され前記半導体部品の上下面に亘
って延在する可撓性の配線フィルムと、前記半導体部品
の上下面側の配線フィルム部分の露出面に設けられた電
極とを有する。前記半導体部品の下面側の配線フィルム
部分の露出面には接着剤が設けられている。前記半導体
部品は予備電極位置の所定位置にチップ選択電極を有す
るメモリ集積回路となっている。

【００１１】（２）電極を有する半導体部品と、前記電
極に電極を介して接続され前記半導体部品の上下面に亘
って延在する可撓性の配線フィルムと、前記半導体部品
の上下面側の配線フィルム部分の露出面に設けられた電
極とを有する電子部品を、相互に電極を介して多段に積
み重ねて接続した構造となっている。前記各電子部品は
チップ選択電極が相互に電気的に独立したメモリ集積回
路となっている。

【００１２】（３）前記（２）の手段にあって、一部の
段において複数の電子部品が並んで取り付けられてい
る。

【００１３】（４）積層状態の複数の半導体部品と、前
記各半導体部品の電極と電極を介して電気的に接続され
る可撓性の配線フィルムとを有し、前記配線フィルムは
前記最下段の半導体部品の下面側に延在し下面に電極を
有する。前記配線フィルムは積層された複数の半導体部
品を包んで構造となっている。

【００１４】（５）前記手段（４）の構成において、前
記配線フィルムは一定長さで交互に折り返えされ、前記
折り返しによって形成された下層および上層の配線フィ
ルム部分間に半導体部品が挟まれている構造となってい
る。

【００１５】

【作用】前記（１）の手段によれば、（ａ）メモリＩＣ
を構成する半導体部品は可撓性の配線フィルムに実装さ
れ、かつ半導体部品の上下面側の配線フィルム部分には
露出した電極が設けられていることから、順次積み重ね
て実装することができ、三次元実装に適した電子部品と
なる。また、メモリＩＣ以外のロジックＩＣ等他のＩＣ
を組み込んだ三次元実装も可能な電子部品となる。

【００１６】（ｂ）の手段によれば、前記半導体部品の
下面側の配線フィルム部分の露出面には接着剤が設けら
れているため、電子部品を実装したり順次積み重ねる際
固定が容易となる。

【００１７】（ｃ）前記半導体部品は予備電極位置の所
定位置にチップ選択電極を有するメモリ集積回路となっ
ていることから、チップ選択電極の位置が異なる複数の
電子部品を選択して重ねて実装することができ、複数の
電子部品を積み重ねてモジュール化を図った場合、実装
面積を増大させることなくメモリ容量を増大させること
ができる。

【００１８】前記（２）の手段によれば、（ａ）上下面
側に電極を有する電子部品を、相互に電極を介して多段
に積み重ねて接続した構造となっていることから、電子
部品モジュールの三次元実装化が図れるとともに、実装
面積の低減が図れる。

【００１９】（ｂ）前記各電子部品はチップ選択電極が
相互に電気的に独立したメモリ集積回路となっているこ
とから、電子部品モジュールの実装面積を増大させるこ
となくメモリ容量の増大を図ることができる。

【００２０】（ｃ）配線フィルムの配線パターンを一般
の配線ボードのようにすることによって、メモリＩＣ以
外のロジックＩＣ等他のＩＣを組み込んだ電子部品モジ
ュールともなる。

【００２１】前記（３）の手段によれば、（ａ）電子部
品の大きさが異なるものも組み込むことができモジュー
ル化が容易となる。

【００２２】（ｂ）配線フィルムの配線パターンを一般
の配線ボードのようにすることによって、メモリＩＣ以
外のロジックＩＣ等他のＩＣを組み込んだ電子部品モジ
ュールともなる。

【００２３】前記（４）の手段によれば、（ａ）複数の
半導体部品が積層状態となっていることから、実装面積
を低減できる電子部品モジュールとなる。

【００２４】（ｂ）前記配線フィルムは積層された複数
の半導体部品を包んだ構造となり、製造が容易となる。

【００２５】（ｃ）配線フィルムの配線パターンを一般
の配線ボードのようにすることによって、メモリＩＣ以
外のロジックＩＣ等他のＩＣを組み込んだ電子部品モジ
ュールともなる。

【００２６】前記（５）の手段によれば、（ａ）前記配
線フィルムは一定長さで交互に折り返えされ、前記折り
返しによって形成された下層および上層の配線フィルム
部分間に半導体部品が挟まれる構造となっていることか
ら、製造が容易となる。

【００２７】（ｂ）配線フィルムの配線パターンを一般
の配線ボードのようにすることによって、メモリＩＣ以
外のロジックＩＣ等他のＩＣを組み込んだ電子部品モジ
ュールともなる。

【００２８】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２９】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００３０】（実施例１）図１は本発明の一実施例（実
施例１）である電子部品の断面図、図２は同じく斜視
図、図３は同じく電子部品に組み込まれる半導体チップ
の平面図、図４は同じく電子部品の製造で使用する配線
フィルムの平面図、図５は同じく配線フィルムの底面
図、図６は本実施例１の配線フィルムの製造において複
数のフィルムを積み重ねる状態を示す断面図、図７は本
実施例１の配線フィルムの構造を示す断面図、図８は本
実施例１による電子部品モジュールを示す斜視図、図９
は電子部品と電子部品モジュールを実装した状態を示す
模式的斜視図である。

【００３１】本実施例１の電子部品１は、図１に示すよ
うに、半導体部品である半導体チップ２を配線フィルム
３で包み、接着剤１４，１５で一体化した構造となって
いる。半導体チップ２は、下面に電極４を有し、配線フ
ィルム３の内面側に設けられた電極１７と電気的に接続
されている。

【００３２】また、半導体チップ２の下面側の配線フィ
ルム３部分には、露出する電極２１が複数設けられてい
る。これらの電極２１は、電子部品１を実装する際に使
用される。また、半導体チップ２の下面側の配線フィル
ム３部分には、接着剤２４が塗布されている。この接着
剤２４は電子部品１を実装する際の接着剤として使用さ
れる。

【００３３】半導体チップ２の上面側の配線フィルム３
部分の上面（露出面）には、電極２３が複数設けられて
いる。これら電極２３は、電子部品１に重ねられる同一
構造の電子部品の実装用の電極となる。

【００３４】本実施例１の電子部品１は、メモリ集積回
路からなる半導体チップ２を組み込んだ構造となってい
る。そして、チップ選択電極は、たとえば、並んだ４個
の予備電極位置の所定位置に位置するチップ選択電極を
有する構造となっている。

【００３５】また、本実施例１では、４個の電子部品１
を積み重ねて、図８に示されるような電子部品モジュー
ル４０とされる。この場合、各電子部品１におけるチッ
プ選択電極は、相互に独立している。すなわち、これ
は、後述するが、４個の電子部品１において、それぞれ
組み込まれる半導体チップ２のチップ選択電極の位置が
それぞれ異なる位置にある。

【００３６】以下、本実施例１の電子部品の構造を、電
子部品の製造および配線フィルム３の製造方法をも参照
しながら説明する。

【００３７】配線フィルム３は、展開状態では図４に示
すようになり、裏面は図５に示すようになっている。

【００３８】前記配線フィルム３に包み込まれる半導体
チップ２は、特に限定はされないが、図３に示すように
正方形となり、主面（表面）の縁に沿って電極４を有し
ている。

【００３９】この半導体チップ２は、たとえば、メモリ
集積回路を構成し、チップ選択電極４ａを有している。
前記電極４のうちの一つがチップ選択電極４ａとなる。
本実施例１では、たとえば、チップ選択電極の配置位置
が異なる半導体チップ２が４種類用意される。図３の半
導体チップ２において、並んだ４箇所が予備電極位置５
ａ〜５ｄとなり、予備電極位置５ａにチップ選択電極４
ａが設けられている。残りの予備電極位置５ｂ，５ｃ，
５ｄには電極が設けられていない。

【００４０】図示はしないが、残りの３種類の半導体チ
ップ２は、予備電極位置５ｂ，５ｃ，５ｄにそれぞれチ
ップ選択電極が設けられた構造となる。これは、本実施
例１の場合は、電子部品１を４個積み重ねることを意図
としている。したがって、さらに多くの電子部品１を積
み重ねる場合には、その数以上の予備電極位置を有する
複数種類の半導体チップ２を使用する。

【００４１】配線フィルム３は、図４および図５に示す
ように、半導体チップ２の主面に対面する四角形部１０
と、四角形部１０の各辺に連なる略三角形状となる三角
形部１１とからなり、図４に示す四角形部１０の表面部
１２に半導体チップ２を載置し、各三角形部１１を内側
に折り返すことによって、図２に示すように半導体チッ
プ２の側面と裏面を完全に覆うようになる。

【００４２】また、前記表面部１２および三角形部１１
の表面部１３には、接着剤１４，１５が設けられ、四角
形部１０の表面部１２および三角形部１１の表面部１３
と、半導体チップ２との接着を図るようになっている。

【００４３】配線フィルム３の表面部１２には電極１７
が設けられている。この電極１７は前記半導体チップ２
の電極４に対応している。

【００４４】図５に示される配線フィルム３の裏面にお
いて、四角形部１０の裏面部２０には電子部品１の実装
用の電極２１が設けられ、三角形部１１の裏面部２２に
は積まれる電子部品１を接続するための電極２３が設け
られている。また、裏面部２０には電子部品１を実装す
るための接着剤２４が設けられている。

【００４５】一方、配線フィルム３は、特に限定はされ
ないが、図７に示すように、絶縁性の第１フィルム３０
と、この第１フィルム３０に張り合わされる絶縁性の第
２フィルム３１と、前記第１フィルム３０と第２フィル
ム３１との間に延在する配線３２と、前記配線３２に電
気的に接続されて配線フィルム３の表面および裏面に露
出する電極１７，２１，２３とからなっている。なお、
図７においては、接着剤は省略してある。

【００４６】配線フィルム３の製造においては、最初に
２枚の絶縁性フィルムが用意される。この絶縁性フィル
ムは、たとえば、厚さ０．１ｍｍ程度のポリイミドフィ
ルムからなり、図６に示すように、第１フィルム３０お
よび第２フィルム３１とされる。これらの第１・第２フ
ィルム３０，３１は、パンチングによってスルーホール
３３が開けられる。最終的には前記スルーホール３３が
設けられた部分に前記電極１７，２１，２３が設けられ
る。

【００４７】つぎに、前記第１フィルム３０上には配線
を形成するため、たとえば、Ａｌが蒸着で形成され、エ
ッチングによってパターニングされる。

【００４８】つぎに、前記第１フィルム３０と第２フィ
ルム３１は重ね合わされて熱圧着等によって積層され
る。

【００４９】つぎに、配線フィルム３の表裏面のスルー
ホール３３部分に、ハンダ等からなる電極１７，２１，
２３が形成される（図７参照）。また、配線フィルム３
の表裏面の所定箇所に接着剤１４，１５，２４が形成さ
れ、図４および図５に示される配線フィルム３が形成さ
れる。

【００５０】このような配線フィルム３を用いて本実施
例１の電子部品１を製造する場合は、図４に示す配線フ
ィルム３の四角形部１０の表面部１２上に、半導体チッ
プ２をフェイスダウンボンディングによって位置決め
し、接着剤１４で接着する。この際、半導体チップ２の
電極４と表面部１２の電極１７は相互に重なる。

【００５１】つぎに、四角形部１０の４辺に連なる三角
形部１１を折り返し、接着剤１５によって電子部品１の
裏面に接着する。その後、加熱処理が施される。これに
よって、ハンダからなる各電極は相互に接着され、図１
および図２に示す電子部品１が製造される。

【００５２】本実施例１の電子部品１は、図９に示され
るように、配線ボード３５に実装される。この実装の
際、電子部品１の下面の接着剤２４によって電子部品１
を配線ボード３５に固定し、リフローによって、電子部
品１の下面の電極２１を配線ボード３５の図示しない電
極に接続して実装を終了する。

【００５３】図８は本実施例１の電子部品モジュール４
０を示すものである。この電子部品モジュール４０は、
配線フィルム３によって半導体チップ２を包んだ状態に
おいて、半導体チップ２のチップ選択電極の位置がそれ
ぞれ異なる４種類の電子部品１を順次位置決めして重
ね、その後リフローして各電極を一時的に溶かして各電
極の接合を図った末に製造されたものである。すなわ
ち、図示はしないが、最下段から上段に向かう各電子部
品１のチップ選択電極は、４ａ〜４ｄと順次変わる。こ
れによって、実装面積を単一の電子部品１の実装面積と
したままで、メモリ容量を４倍にすることができる。

【００５４】図９に配線ボード３５に電子部品モジュー
ル４０を実装した状態を示してある。また、図９におい
て、電子部品１および電子部品モジュール４０の上面の
電極は省略してある。

【００５５】なお、前記接着剤としては、たとえば、エ
ポキシ樹脂系接着材を使用しているが、一定温度で溶融
するフィルムを使用してもよい。また、電子部品１の下
面の接着剤は設けず、実装時に用意するようにしても良
い。

【００５６】また、電極としてハンダバンプを使用しな
いで、異方性導電膜を使用してもよい。

【００５７】前記電子部品１において、半導体チップ２
が外気と接触しないように、配線フィルム３の切れ目を
接着剤で覆うようにしても良い。

【００５８】前記電子部品１において信頼性向上のため
に複数枚のフィルムで多重に包み込む構造としても良
い。

【００５９】前記配線フィルム３において、配線３２を
多層構造としても良い。この場合、配線の引回し余裕度
が向上する。

【００６０】本実施例１の電子部品において、半導体チ
ップとしてロジックＩＣ等他のＩＣを組み込んでもよ
い。この場合、配線フィルム３の配線パターンは通常の
平坦な配線基板の構造と同様な配線となる。このため、
一部の電子部品１においては、電子部品１の上下面の電
極に連なる配線は、電子部品１の上下面の電子部品の電
極に接続されるもの、または上下面側の電子部品の一方
の電極に接続されるもの等の配線構造となる。

【００６１】本実施例１の電子部品においては、以下の
効果を奏する。

【００６２】（１）メモリＩＣを構成する半導体部品で
ある半導体チップ２は可撓性の配線フィルム３に実装さ
れ、かつ半導体チップ２の上下面側の配線フィルム３部
分には露出した電極２３，２１が設けられていることか
ら、順次積み重ねて実装することができ、三次元実装に
適したものとなる。

【００６３】（２）前記半導体チップ２の下面側の配線
フィルム３部分の露出面には接着剤２４が設けられてい
るため、電子部品１を実装したり順次積み重ねる際固定
が容易となる。

【００６４】（３）前記半導体チップ２は予備電極位置
の所定位置にチップ選択電極を有するメモリ集積回路と
なっていることから、チップ選択電極の位置が異なる複
数の電子部品１を選択して重ねて実装することができ、
複数の電子部品１を積み重ねてモジュール化を図った場
合、実装面積を増大させることなくメモリ容量を増大さ
せることができる。

【００６５】（４）配線フィルム３の配線パターンを選
択すれば、メモリＩＣ以外のロジックＩＣ等他のＩＣを
組み込んだ電子部品モジュール製造用の電子部品とな
る。

【００６６】本実施例１の電子部品モジュールにおいて
は、以下の効果を奏する。

【００６７】（１）上下面側に電極２３，２１を有する
電子部品１を、相互に電極２３，１１を介して多段に積
み重ねて接続した構造となっていることから、三次元実
装化が図れるとともに、実装面積の低減が図れる。

【００６８】（２）前記各電子部品１はチップ選択電極
が相互に電気的に独立したメモリ集積回路となっている
ことから、実装面積を増大させることなくメモリ容量の
増大を図ることができる。

【００６９】（３）配線フィルム３の配線パターンを選
択すれば、メモリＩＣ以外のロジックＩＣ等他のＩＣを
組み込んだ電子部品モジュールも提供できる。

【００７０】（実施例２）図１０は本発明の他の実施例
（実施例２）である電子部品の断面図、図１１は同じく
斜視図である。

【００７１】本実施例２の電子部品１は、半導体部品と
してリード（電極）５０がＪ−ベント型となる半導体装
置５１を配線フィルム３で包む構造となっている。した
がって、前記実施例１と同様な効果が得られる。

【００７２】また、本実施例２の電子部品１の場合に
は、半導体装置５１のパッケージ５２内に図示しない半
導体チップが封止されているため、半導体チップの耐湿
性が高い。したがって、図１１に示すように、半導体装
置５１を包む配線フィルム３は、半導体装置５１のパッ
ケージ５２の隅部が露出しても問題がない。本実施例２
の構造では、配線フィルム３による包み込みの余裕度が
高くなり、配線フィルム３による封止作業が容易になる
効果がある。

【００７３】本実施例２の他の構成としては、前記半導
体装置としては、リードが真っ直ぐ下方に延在するバッ
トリード型半導体装置やＢＧＡ（ball grid array)を組
み込んでも同様の効果を得ることができる。

【００７４】（実施例３）図１２は本発明の他の実施例
（実施例３）である電子部品モジュールを示す斜視図、
図１３は電子部品モジュールの配線接続状態を示す模式
図である。

【００７５】本実施例３の電子部品モジュール５５は４
段に本実施例１による電子部品１を積み重ねた構造で、
電子部品モジュール５５の下面には実装用の電極が設け
られている。この実施例の場合は、一部の段において複
数、たとえば、２個の電子部品１を並べて実装し、電子
部品モジュールとしてさらに多機能化を図ったものであ
る。図１２において、最上段の電子部品１の上の面の電
極は省略してある。

【００７６】図１３は、配線３２と配線３２に設けられ
た電極１７，２１，２３と、半導体チップ２と半導体チ
ップ２に設けられた電極４を示した模式図であり、配線
フィルム３の絶縁性フィルムは省略してある。また、図
面を明瞭にするために配線３２は二点鎖線で描き、かつ
配線３２に設けられた電極１７，２１，２３と、半導体
チップ２の電極４との間は隙間をもたせてある。また、
一部の配線３２は、配線フィルム３が配線構造となるた
め、上と下の半導体チップ２の電極を接続するための配
線ともなっている。

【００７７】本実施例３の電子部品モジュール５５は、
電子部品１の大きさが異なるものも組み込むことができ
モジュール化が容易となる。また、メモリＩＣ以外のロ
ジックＩＣ等他のＩＣをも組み込むことができる。

【００７８】（実施例４）図１４は本発明の他の実施例
（実施例４）である電子部品モジュールを示す斜視図、
図１５は電子部品モジュールの配線接続状態を示す一部
の断面図である。本実施例４および次の本実施例５は、
積層状態の複数の半導体部品（半導体装置や半導体チッ
プ）と、前記各半導体部品の電極と電極を介して電気的
に接続される可撓性の配線フィルムとを有し、前記配線
フィルムは前記最下段の半導体部品の下面側に延在し下
面に電極を有する構造となっている。

【００７９】本実施例４の電子部品モジュール６０は、
図１５に示すように、積み重ねられた複数の半導体装置
５１（Ｊ−ベント型）を配線フィルム３で包む構造とな
っている。したがって、配線３２との電気的接続は、半
導体装置５１のパッケージ５２の側面に突出するリード
５０に配線３２に接続される電極１７を電気的に接続さ
せる構造となっている。したがって、配線フィルム３の
配線パターンを一般のマザーボードのように形成するこ
とによって、メモリＩＣ以外のロジックＩＣ等他のＩＣ
の組み込みも達成できる。

【００８０】本実施例４の電子部品モジュール６０は、
複数の半導体装置５１が積層状態となっていることか
ら、実装面積を低減できる電子部品モジュールとなる。

【００８１】また、配線フィルム３は積層された複数の
半導体装置５１を包んだ構造となり、製造が容易とな
る。

【００８２】（実施例５）図１６は本発明の他の実施例
（実施例５）である電子部品モジュールを示す模式図、
図１７は電子部品モジュールの配線接続状態を示す一部
断面図である。

【００８３】本実施例５の電子部品モジュール６５は、
一定長さで交互に折り返えされた配線フィルム３の間に
半導体チップ２を挟む構造となっている。すなわち、配
線フィルム３を一定長さで交互に折り返えし、折り返し
によって形成された下層および上層の配線フィルム部分
間に半導体チップ２を挟み、半導体チップ２の電極４と
配線フィルム３の電極１７とを電気的に接続した構造と
なっている。

【００８４】図１７は、半導体チップ２と半導体チップ
２に設けられた電極４と、配線３２と配線３２に設けら
れた電極１７，２１を示した模式図であり、配線フィル
ム３の絶縁性フィルムは省略してある。また、図面を明
瞭にするために配線３２は二点鎖線で描き、かつ配線３
２に設けられた電極１７，２１と、半導体チップ２の電
極４との間は隙間をもたせてある。また、一部の配線３
２は、配線フィルム３が配線構造となるため、上と下の
半導体チップ２の電極を接続するための配線ともなって
いる。

【００８５】本実施例５の電子部品モジュール６５は、
半導体チップ２を配線フィルム３を一定長さで交互に折
り返えし、折り返しによって形成された下層および上層
の配線フィルム部分間に挟む構造となっていることか
ら、製造が容易となる。

【００８６】本実施例５においては、半導体チップ２の
代わりにバットリード型半導体装置を折り返しによって
形成された下層および上層の配線フィルム部分間に挟む
構造としても前記実施例同様な効果が得られる。

【００８７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００８８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００８９】（１）メモリＩＣを構成する半導体部品は
可撓性の配線フィルムに実装され、かつ半導体部品の上
下面側の配線フィルム部分には露出した電極が設けられ
ていることから、順次積み重ねて実装することができ、
三次元実装に適した電子部品となる。

【００９０】（２）また、メモリＩＣ以外のロジックＩ
Ｃ等他のＩＣを組み込んだ三次元実装も可能な電子部品
となる。

【００９１】（３）前記半導体部品の下面側の配線フィ
ルム部分の露出面には接着剤が設けられているため、電
子部品を実装したり順次積み重ねる際固定が容易とな
る。

【００９２】（４）前記半導体部品は予備電極位置の所
定位置にチップ選択電極を有するメモリ集積回路となっ
ていることから、チップ選択電極の位置が異なる複数の
電子部品を選択して重ねて実装することができ、複数の
電子部品を積み重ねてモジュール化を図った場合、実装
面積を増大させることなくメモリ容量を増大させること
ができる。

【００９３】（５）上下面側に電極を有する電子部品
を、相互に電極を介して多段に積み重ねて接続した構造
となっていることから、電子部品モジュールの三次元実
装化が図れるとともに、実装面積の低減が図れる。ま
た、配線フィルムの配線パターンをの選択によって、メ
モリＩＣ以外のロジックＩＣ等他のＩＣの組み込みも達
成できる。

【００９４】（６）前記各電子部品はチップ選択電極が
相互に電気的に独立したメモリ集積回路となっているこ
とから、電子部品モジュールの実装面積を増大させるこ
となくメモリ容量の増大を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例（実施例１）である電子部品
の断面図である。

【図２】本実施例１の電子部品の斜視図である。

【図３】本実施例１の電子部品に組み込まれる半導体チ
ップを示す平面図である。

【図４】本実施例１の電子部品の製造で使用する配線フ
ィルムの平面図である。

【図５】本実施例１の電子部品の製造で使用する配線フ
ィルムの底面図である。

【図６】本実施例１の配線フィルムの製造において複数
のフィルムを積み重ねる状態を示す断面図である。

【図７】本実施例１の配線フィルムの構造を示す断面図
である。

【図８】本実施例１による電子部品モジュールを示す斜
視図である。

【図９】本実施例１の電子部品と電子部品モジュールを
実装した状態を示す模式的斜視図である。

【図１０】本発明の他の実施例（実施例２）である電子
部品の断面図である。

【図１１】本実施例２の電子部品の斜視図である。

【図１２】本発明の他の実施例（実施例３）である電子
部品モジュールを示す斜視図である。

【図１３】本実施例３の電子部品モジュールの配線接続
状態を示す模式図である。

【図１４】本発明の他の実施例（実施例４）である電子
部品モジュールを示す斜視図である。

【図１５】本実施例４の電子部品モジュールの配線接続
状態を示す一部の断面図である。

【図１６】本発明の他の実施例（実施例５）である電子
部品モジュールを示す模式図である。

【図１７】本実施例５である電子部品モジュールの配線
接続状態を示す一部断面図である。

【符号の説明】

１…電子部品、２…半導体チップ、２ａ…チップ選択電
極、３…配線フィルム、４ａ…チップ選択電極、５ａ〜
５ｄ…予備電極位置、１０…四角形部、１１…三角形
部、１２，１３…表面部、１４，１５…接着剤、１７…
電極、２０…裏面部、２１…電極、２２…裏面部、２３
…電極、２４…接着剤、３０…第１フィルム、３１…第
２フィルム、３２…配線、３３…スルーホール、３５…
配線ボード、４０…電子部品モジュール、５０…リー
ド、５１…半導体装置、５２…パッケージ、５５，６
０，６５…電子部品モジュール。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 電極を有する半導体部品と、前記電極に
   電極を介して接続され前記半導体部品の上下面に亘って
   延在する可撓性の配線フィルムと、前記半導体部品の上
   下面側の配線フィルム部分の露出面に設けられた電極と
   を有することを特徴とする電子部品。
2. 【請求項２】 前記半導体部品の下面側の配線フィルム
   部分の露出面には接着剤が設けられていることを特徴と
   する請求項１記載の電子部品。
3. 【請求項３】 前記半導体部品は予備電極位置の所定位
   置にチップ選択電極を有するメモリ集積回路となってい
   ることを特徴とする請求項１記載の電子部品。
4. 【請求項４】 電極を有する半導体部品と、前記電極に
   電極を介して接続され前記半導体部品の上下面に亘って
   延在する可撓性の配線フィルムと、前記半導体部品の上
   下面側の配線フィルム部分の露出面に設けられた電極と
   を有する電子部品を、相互に電極を介して多段に積み重
   ねて接続してなることを特徴とする電子部品モジュー
   ル。
5. 【請求項５】 前記各電子部品はチップ選択電極が相互
   に電気的に独立したメモリ集積回路となっていることを
   特徴とする請求項４記載の電子部品モジュール。
6. 【請求項６】 一部の段において複数の電子部品が並ん
   で取り付けられていることを特徴とする請求項４記載の
   電子部品モジュール。
7. 【請求項７】 積層状態の複数の半導体部品と、前記各
   半導体部品の電極と電極を介して電気的に接続される可
   撓性の配線フィルムとを有し、前記配線フィルムは前記
   最下段の半導体部品の下面側に延在し下面に電極を有す
   ることを特徴とする電子部品モジュール。
8. 【請求項８】 前記配線フィルムは積層された複数の半
   導体部品を包んでいることを特徴とする請求項７記載の
   電子部品モジュール。
9. 【請求項９】 前記配線フィルムは一定長さで交互に折
   り返えされ、前記折り返しによって形成された下層およ
   び上層の配線フィルム部分間に半導体部品が挟まれてい
   ることを特徴とする請求項７記載の電子部品モジュー
   ル。