JP2009524210A5

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Publication number: JP2009524210A5
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Filing date: 2006-11-16
Publication date: 2013-02-14
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Description

ゲルマニウムまたはテルル含有量の少ないカルコゲナイドデバイス及びカルコゲナイド材料

関連出願情報
本発明は、基礎出願とする米国特許出願Ｎｏ．１１／２００，４６６の一部継続出願であり、その開示は本発明で引用され、本発明の一部をなす。

本発明は、電気メモリまたはスイッチング・デバイスに用いられるカルコゲナイド材料に関する。

より詳しくは、本発明は、広く使われているＧｅ_２Ｓｂ_２Ｔｅ_５合金に比べて低濃度のＧｅ及び／または低濃度のＴｅを含む、Ｇｅ‐Ｓｂ‐Ｔｅ類の非平衡カルコゲナイド合金に関する。

最も具体的には、本発明は、高い抵抗を有する初期状態からの高速のセットスピードを示す電気カルコゲナイド材料に関する。

カルコゲナイド材料は、スイッチング、メモリ、論理及び処理等の機能を示す新しい商用電子材料である。

カルコゲナイド材料の基本的な原理は、オブシンスキー（S. R．Ovshinsky）によって１９６０年代に開発された。オブシンスキー及び世界中の他の研究者のここ数十年の多くの努力により、カルコゲナイド材料の構造及び特性を支配する基礎をなす科学の進歩及びカルコゲナイド材料の実用範囲の拡大がもたらされた。カルコゲナイド・デバイスは、初期の開発において、閾値以上の電圧印加に応じて、抵抗状態から導電状態へのスイッチングが誘導される、スイッチング挙動を示した。閾値電圧は形式的にはデバイスの性質であるが、電圧に対する活性カルコゲナイド材料の反応は閾値電圧の大きさの基礎をなしている重要な要因である。電圧によって誘導される抵抗状態から導電状態への変化は、オブシンスキー閾値スイッチ（ＯＴＳ）の基礎であって、カルコゲナイド材料の重要な実用的特徴である。ＯＴＳは、１０ ^１３サイクル以上でも超高速スイッチング・スピードで、非常に再現性のよいスイッチングを提供する。ＯＴＳの基本的な原理及び作動上の特徴は、例えば、下記の特許文献１〜４に記載されている。これらの開示は、非特許文献１、２他の学術誌の論文とともに、本発明で引用され、本発明の一部をなす。

カルコゲナイド材料の他の重要な応用は、電気及び光学メモリデバイスを含む。あるタイプのカルコゲナイド・メモリデバイスは、メモリ作動の基礎として、その広範囲な抵抗値を利用する。各抵抗値はカルコゲナイド材料の異なった構造状態に対応し、そして、作動メモリ状態を定めるために、一つ以上の状態を選択して用いることができる。カルコゲナイド材料は、アモルファス状態またはアモルファス相と結晶状態または結晶相を示す。カルコゲナイド材料の異なる構造状態は、カルコゲナイド材料の所定の体積または領域における結晶相とアモルファス相の相対的な比率に対して異なる。抵抗値の範囲は、カルコゲナイド材料のセット状態及びリセット状態に制限される。セット状態は電気特性が主にカルコゲナイド材料の結晶部分によって制御される低抵抗構造状態であり、そして、リセット状態は電気特性が主にカルコゲナイド材料のアモルファス部分によって制御される高抵抗構造状態である。

カルコゲナイド・メモリ材料の各メモリ状態は異なった抵抗値に対応し、各メモリ抵抗値は固有の情報の内容を示す。操作としては、カルコゲナイド材料は、カルコゲナイド材料を所定の抵抗を有する構造状態に変えるために、適当な振幅及び時間の電流パルスを与えることによって、特定のメモリ状態にプログラムすることができる。カルコゲナイド材料に与えられるエネルギー量を制御することによって、材料のある体積内で結晶相領域とアモルファス相領域の相対的な比率を制御し、このことによりカルコゲナイド材料の構造（そして、メモリ）状態を制御することができる。

各メモリ状態はその状態に特有の電流パルスを与えることによってプログラムすることができ、各状態は抵抗を測定することによって非破壊的に読み取ることができる。異なる状態でのプログラミングは完全に可逆的であり、メモリデバイスはほぼ無制限のサイクル数で書き込み及び読み取りすることができ、健全で信頼性が高い作動を提供する。カルコゲナイド材料の可変抵抗メモリ機能は、オボニック・ユニバーサル・メモリー（ＯＵＭ）デバイスにおいて現在利用されており、これは市場に出始めている。ＯＵＭ型デバイスの基本原理及び作動は、例えば、特許文献５〜８、に開示されている。これらの開示は、非特許文献３，４他の学術誌の論文とともに、本発明で引用され、本発明の一部をなす。

カルコゲナイド材料の一般の挙動（スイッチング、メモリ及び蓄積を含む）及び化学組成は、例えば、特許文献９〜１９に記載されている。これらの特許文献は、カルコゲナイド材料の挙動を支配するメカニズムの提案も記載しており、これには電気及び光学カルコゲナイド材料の動作特性の多くの基礎をなす一連の部分結晶状態を経ての、結晶状態からアモルファス状態（そして、その逆）への構造変化が含まれる。

カルコゲナイド材料及びデバイスの現在の商用開発は、デバイスのアレイの製作も志向している。カルコゲナイド材料は、従来のバイナリデータ格納プロトコルか非バイナリーのマルチレベルプロトコルのいずれかを用いて作動することのできる、高密度の、メモリアレイ、論理アレイ及びニューラルアレイの可能性を与えるものである。カルコゲナイドアレイは、さらに、単一のチップに、メモリ及び処理機能を集積する見通しを与える。

更にカルコゲナイド相変化メモリの商業的な見込みを拡大するためには、製造プロセス及びカルコゲナイド材料の化学及び物理的な特性の更なる改良を行うことが必要である。カルコゲナイド材料の特性に関しては、材料の熱的安定性を改善する必要がある。カルコゲナイド材料のデータは材料の構造状態として保持されているので、温度によって構造状態が変化するといういかなる傾向も、データが消去されるかまたは消失するという潜在的な望ましくないメカニズムを意味する。多くのカルコゲナイド・メモリ材料は、室温で、長期間それらの構造状態を保持するが、温度を上昇させると、構造状態における変化に敏感になる。これは、処理または製造の適用可能温度ばかりでなく、カルコゲナイド・メモリデバイスを利用できる温度環境を実際上制限する。絶えず増大する温度範囲に対して安定な構造状態を有する新しいカルコゲナイド組成物を開発することが望ましい。

現在の大部分のメモリー応用においては、カルコゲナイド材料は、メモリー状態がセット状態とリセット状態に対応するようなバイナリーモードで操作される。セット状態とリセット状態が最も大きな抵抗の比を与え、読出時に材料の状態の識別を容易にするからである。カルコゲナイド・メモリデバイスの商用生産のために意図される大部分の製造方法において、カルコゲナイド材料は、基板、導電コンタクト層または他の層に堆積される。堆積の後には、カルコゲナイド材料は、アモルファスか不規則状態にあり、続く処理によって、結晶状態に変換される。製造工程がすべて完了したデバイスにおいて、時々、使用可能なメモリ素子材料としてデバイスが一貫した動作をするように、カルコゲナイド材料を電気的に学習させる、すなわち、調整する必要がある。この調整プロセスは、カルコゲナイドデバイスを、製品の使用のための適切な状態に変換するステップを含む。広く使われているＧｅ_２Ｓｂ_２Ｔｅ_５合金を使用するデバイスにおいては、調整プロセスは、セット及びリセットすることを複数サイクル行うことを必要とし、これにより、セット状態抵抗が望ましい再現性のある値に安定する。

製造の効率を高めるために、最短時間で実際的な操作のために電気的に調整することができるようなカルコゲナイド材料及びデバイス構造を開発することが、望ましい。基礎出願とする米国特許出願Ｎｏ．１１／２００，４６６において、本発明者は、ほとんど調整を必要としない一連の新規なカルコゲナイド組成物を特定した。この合金はＧｅ及び第Ｖ族元素を含み、ここで、第Ｖ族元素は好ましくはＳｂである。いくつかの実施形態では、合金は、Ｔｅを更に含んでいる。広く使われているＧｅ_２Ｓｂ_２Ｔｅ_５合成に比べ、この合金は、Ｇｅ及び／またはＴｅが少ない。この出願の合金は、合金組成がＧｅ‐Ｓｂ‐Ｔｅ３元状態図上で、Ｓｂ_２Ｔｅ_３とＧｅＴｅを結ぶ共役線から離れて存在するので、非共役合金と呼ぶこともできる。

製造工程完了後の調整の必要性が少ないことに加えて、更に、抵抗の広いダイナミックレンジにわたっている一連のメモリー状態に対して、高速の結晶化速度を示すカルコゲナイド合金を開発することが、望ましい。
米国特許Ｎｏ．３，２７１，５９１米国特許Ｎｏ．５，５４３，７３７米国特許Ｎｏ．５，６９４，１４６米国特許Ｎｏ．５，７５７，４４６米国特許Ｎｏ．６，８５９，３９０米国特許Ｎｏ．６，７７４，３８７米国特許Ｎｏ．６，６８７，１５３米国特許Ｎｏ．６，３１４，０１４米国特許Ｎｏ．６，６７１，７１０米国特許Ｎｏ．６，７１４，９５４米国特許Ｎｏ．６．０８７，６７４米国特許Ｎｏ．５，１６６，７５８米国特許Ｎｏ．５，２９６，７１６米国特許Ｎｏ．５，５３６，９４７米国特許Ｎｏ．５，５９６，５２２米国特許Ｎｏ．５，８２５，０４６米国特許Ｎｏ．５，６８７，１１２米国特許Ｎｏ．５，９１２，８３９米国特許Ｎｏ．３，５３０，４４１ S. R. Ovshinsky, "Reversible Electrical Switching Phenomena in Disordered Structures", Physical Review Letters, vol. 21, p.1450-1453(1969) S. R. Ovshinsky and H. Fritzsche, "Amorphous Semiconductors for Switching, Memory, and Imaging Applications", IEEE Transactions on Electron Devices, vol. ED-20, p.91-105(1973) Pirovana et al., "Low Field Amorphous State Resistance and Threshold Voltage Drift in Chalcogenide Materials", IEEE Transactions on Electron Devices, vol. 51, p.714-719(2004) Weiss, "Morphing Memory", IEEE Spectrum, vol. 167, p.363-364(2005)

本発明の一実施形態において、本発明は、短い結晶化時間とともに好ましい調整特性を示すカルコゲナイド合金組成を与えている。他の実施形態では、本発明は、抵抗が一桁乃至数桁にわたって広がっているような異なる構造状態に対して、結晶化時間がほんの僅かに変化するようなカルコゲナイド合金組成を与えている。電気的カルコゲナイドデバイス応用において、本発明の合金は、抵抗が広範囲にわたる複数の状態に対し、高速のセットスピード及び／または好ましい調整特性を与える。本発明の合金は、好ましい閾値電圧、リセット電流、及び、リセット抵抗を与える。

本発明の合金は一般に、Ｇｅ、Ｓｂ及び／またはＴｅを含み、ここでＧｅは１１‐２２原子％、Ｓｂは２２‐６５原子％、そして、Ｔｅは２８‐５５原子％である。本発明の一実施形態においては、本発明の合金は、Ｇｅを１３‐２０原子％、Ｓｂ２８−４３原子％及びＴｅを４３‐５５原子％含む。他の実施形態では、本発明の合金は、Ｇｅを１５‐１８原子％、Ｓｂ３２−３５原子％及びＴｅを４８‐５１原子％含む。

本発明は、本発明のカルコゲナイド材料を含んでいる電気デバイスを含み、前記デバイスは２つの電気端子または接触子を有する電気的接続用のカルコゲナイド材料の層を含む。本発明は、さらに、このようなデバイスのアレイを含む。本発明の一実施形態においては、本発明合金の一つを含むデバイスは、リセット抵抗が≦２００ｋΩである場合、１００ｎｓ未満のセットパルス時間を必要とする。他の実施形態では、本発明合金の一つを含むデバイスは、リセット抵抗が≦１００ｋΩである場合、４０ｎｓ未満のセットパルス時間を必要とする。好ましい実施例において、本発明合金の一つを含むデバイスは、リセット抵抗が≦４０ｋΩである場合、２０ｎｓ未満のセットパルス時間を必要とする。他の好ましい実施例においては、本発明合金の一つを含むデバイスは、リセット抵抗が≦６０ｋΩである場合、３０ｎｓ未満のセットパルス時間を必要とする。

本発明は、実用的なメモリ及びスイッチング応用のための好ましい動作特性を示す本発明のカルコゲナイド材料を含む、カルコゲナイド材料及び電気デバイスを提供するものである。本発明の合金を含むデバイスは、高い抵抗を有するリセット状態からの短いセット時間を示す。上記デバイスは、広範囲の抵抗にわたるメモリ状態を与えるものであり、各メモリ状態が短いセット時間を示す。上記デバイスは、このように、抵抗が大きく異なるメモリ状態間の迅速な変換ができるようにする。特に、本発明のカルコゲナイド合金を含んでいるデバイスは、高抵抗のメモリ状態と低抵抗のメモリ状態間の変換を可能にし、変換スピード及び２つの状態の抵抗の比が高い。本発明のデバイスは、好ましい閾値電圧及びリセット電流を与える。

前記デバイスはまた、類似の合金組成で特許文献１に記載されているのと同様の好ましい調整特性を備えている。いくつかの実施形態では、本発明のカルコゲナイド材料を含むデバイスは、製作の後に、デバイスに実用化の調整をするために調整する必要がない。これらの実施例では、デバイスの堆積の直後にセット状態とリセット状態をサイクルしてもセット抵抗は安定であり、そして、安定化されたセット抵抗はデバイスの初期抵抗値からほんの僅かずれるだけである。その結果、実地使用に先立って、製造工程完了後にデバイスに電気的学習を適用することの必要性は、大巾に低減される。この調整プロセスに関するさらなる情報は、基礎出願とする米国特許出願Ｎｏ．１１／２００，４６６に見出すことができる。

本発明の合金の改良されたセットスピード特性の基礎をなす原理はカルコゲナイド材料の構造特徴に関連があるので、カルコゲナイド材料の動作の基本原理を概観することは有用である。カルコゲナイド・メモリデバイス及びデバイスアレイの動作におけるカルコゲナイド材料の重要な特徴は、２つ以上の構造状態間で相変化を行う能力である。（メモリー応用における相変化の重要性により、カルコゲナイド材料を「相変化材料」と呼ぶ人もいるので、本発明明細書においてもそのように呼ぶ。）カルコゲナイド材料には、結晶状態、一つ以上の部分結晶状態及びアモルファス状態を含む構造状態がある。結晶状態は、単結晶状態または多結晶状態でもよい。部分結晶状態とは、カルコゲナイド材料のある体積がアモルファス部分及び結晶部分を含むような構造状態を指す。一般に、相変化材料には複数の部分結晶状態が存在し、これは、アモルファス及び結晶部分の相対的な比率によって区別することができる。部分的結晶化度は、カルコゲナイド相変化材料の構造状態を特徴づける１つの方法である。部分的結晶状態は連続的に０％（アモルファス限界）から１００％（結晶化限界）まで変化する。相変化カルコゲナイド材料は、このように、部分的結晶化度が０％と１００％の間で包括的に変化するような複数の構造状態において、相変化することができる。

カルコゲナイド材料の構造状態の相変化は、エネルギーをカルコゲナイド材料へ供給することによって誘導される。様々な形態のエネルギーが、カルコゲナイド材料の部分的結晶化度に影響し、構造変化を誘導することができる。エネルギーの適当な形態には、電気エネルギー、熱エネルギー、光学エネルギーまたは粒子線エネルギー等の他のエネルギーが含まれ、カルコゲナイド材料に、電気的、熱的、光学的効果を誘導する。異なる形態のエネルギーの組合せも、構造変化を誘導することができる。部分的結晶化度の連続的及び可逆的可変性は、カルコゲナイド材料のエネルギー環境を制御することによって達成可能である。カルコゲナイド材料のエネルギー環境の適当な制御により、結晶状態は部分結晶状態かアモルファス結晶状態に変化することができ、部分結晶状態は結晶状態、アモルファス状態及び異なる部分結晶状態に相変化ことができ、そして、アモルファス状態は部分結晶状態か結晶状態に相変化することができる。構造変化を誘導するための熱的、電気的及び、光学的エネルギーの使用に関連した検討を、以下に述べる。

構造変化を誘導する熱エネルギーの使用は、結晶状態からアモルファス状態へ、または、アモルファス状態から結晶状態への相変化に関連した熱力学及び動力学を利用する。アモルファス状態は、例えば、カルコゲナイド材料を融点超に加熱してから結晶相が生成しないような十分な速度で冷却することによって、いかなる前駆状態（部分結晶状態、結晶状態、アモルファス状態を含む）からも形成することができる。結晶状態は、例えば、核生成及び／または結晶領域の成長ができるように充分な時間、結晶化温度超にカルコゲナイド材料を加熱することによって、いかなる前駆状態（部分結晶状態、結晶状態、アモルファス状態を含む）からも形成することができる。結晶化温度は、融点未満にあって、結晶化が起こる温度に相当する。結晶状態または部分結晶状態の自由エネルギーがアモルファス状態の自由エネルギーより低いために部分的な結晶化度が増加するにつれてカルコゲナイド材料の全体のエネルギーが減少する、という点で、結晶化のドライビングフォースは典型的に熱力学的である。部分結晶状態の中の結晶状態または結晶領域の形成（核生成及び成長）は動力学的に可能である。このため、融点未満に加熱すると、結晶相または結晶領域を形成するのに必要な原子の再編成を容易にするエネルギーを与えることによって結晶化が促進される。部分結晶状態の部分的結晶化度は、前にアモルファスであったカルコゲナイド材料の加熱の温度または時間を調節することによって、または、前にアモルファスであったカルコゲナイド材料の冷却速度を調節することによって制御することができる。

構造変化を誘導する電気エネルギの利用は、標準的には、カルコゲナイド材料への電気（電流または電圧）パルスの適用による。カルコゲナイド材料に適用する電気的パルスの大きさ及び／または時間を調節することによって、部分的結晶化度を連続的に変化させることが可能である。カルコゲナイド材料の構造に及ぼす電気エネルギの影響は、カルコゲナイド材料に適用される電流または電圧パルスの大きさによる、カルコゲナイド材料の低磁界電気抵抗の変化によってしばしば表される。電気エネルギまたは電流パルスの大きさ（エネルギー／電流）の関数としてのカルコゲナイド材料の低磁界電気抵抗（Ｒ）の代表例を、図１に示す。図１は、さまざまな大きさの電気エネルギまたは電流パルスから生じるカルコゲナイド材料の低磁界電気抵抗の変化を示しており、通常、抵抗プロットと呼ばれる。

抵抗プロットは、電気エネルギに対するカルコゲナイド材料の２つの型の応答特性を含む。これらの型は、図１に示される垂直破線１０によって、ほぼ境界を定められる。破線１０の左の型は、蓄積型カルコゲナイド材料と呼ぶことができる。蓄積型は、電気抵抗が、電気エネルギの増加と共に、ほとんど一定であるかまたは徐々に変化し、ある閾値エネルギー以上で、突然減少するということで特徴づけられる。蓄積型は、このように、エネルギーが増加する方向で、抵抗プロットの左端の点２０から、抵抗変化が小さいか緩やかである範囲に相当するプラトー領域（包括的に、符号３０で示す）を通って、点４０まで伸び、ここで電気抵抗は突然減少する。プラトー３０は、水平であるか、傾斜している。印加エネルギーの全蓄積量に相関する構造状態の部分的結晶化度によって、エネルギーが印加された時のカルコゲナイド材料の構造状態が連続的に変化するので、抵抗プロットの左側は蓄積型と呼ばれる。左端の点２０は、最も低い部分的結晶化度を有する蓄積型の構造状態に対応する。この状態は、完全にアモルファスであるかまたは若干の残留結晶を含む。エネルギーが加えられるにつれて、部分的結晶化度は増加し、そして、カルコゲナイド材料は、印加エネルギーが増加する方向で、プラトー３０に添う複数の部分結晶状態の中で変化する。選択された蓄積状態（蓄積領域の構造状態）は、図１で四角印で示してある。閾値量の印加エネルギーの蓄積により、カルコゲナイド材料の部分的結晶化度は十分増加し、電気抵抗の劇的な減少及びセット状態４０の安定化によって特徴づけられるセット状態への変化を遂行する。蓄積領域の構造変化は、それらがプラトー領域３０の中で印加エネルギーの増加方向に進行して、最初にカルコゲナイド材料をアモルファス化するかまたはリセットすることでのみ可逆性であるという点で、一方向性である。図１に示される挙動は、必要なエネルギーまたは電流を印加して、カルコゲナイド材料を含むデバイスをセット状態及びリセット状態に多数回サイクルさせても、再現可能である。一旦リセット状態が得られると、より低い振幅の電流パルスを再び印加することができ、そして、カルコゲナイド材料の蓄積反応を再トレースすることができる。セット状態及びリセット状態を多数回サイクルすることはこのように可能であり、これはメモリ・サイクルの高い寿命のために必要な特徴である。

理論に束縛されることを望まない、本発明者は、蓄積型のカルコゲナイド材料へのエネルギーの印加が、新しい結晶領域の核生成または既存の結晶領域の成長またはそれらの組合せによる部分的結晶化度の増大をもたらすと信じている。２本のデバイス電極の間にカルコゲナイド材料を橋渡しするような隣接する結晶ネットワークの形成を防止するために、結晶領域はそれぞれ相対的に孤立して形成されまたは成長するので、プラトー３０に沿って部分的結晶化度は増加するが、電気抵抗は非常に緩やかに変化すると信じられている。この種の結晶化は、サブパーコレーション結晶化と呼ぶことができる。セット状態の変化は、２本のデバイス電極の間のカルコゲナイド材料において、隣接した、相互に連結した結晶ネットワークが形成されるようなパーコレーション閾値と一致する。例えば、隣接した領域で結晶化領域がぶつかるほどに十分サイズが大きくなる場合、この種のネットワークが形成され得る。カルコゲナイド材料の結晶化相の電気抵抗はアモルファス相より低いので、パーコレーション閾値は、カルコゲナイド材料による隣接低抵抗導電性経路の形成に対応する。その結果、パーコレーション閾値は、カルコゲナイド材料の抵抗の劇的な減少によって特徴づけられる。蓄積型の左端の位置は、隣接する結晶ネットワークのないアモルファス状態または部分結晶化状態である。サブパーコレーション結晶化は初期のアモルファス状態または部分結晶化状態で開始し、パーコレーション閾値に達してセット状態への変化が起るまで、部分的結晶化度が増加するような複数の部分結晶化状態を通って進行する。

図１の破線１０の右側の型は、グレースケール型またはグレースケール領域と呼ばれる。グレースケール型は、セット状態４０から複数の中間状態（包括的に、符号５０で示す）を通って、リセット位置またはリセット状態６０まで伸びる。グレースケール型のさまざまな位置は、カルコゲナイド材料のグレースケール状態と呼ばれる。選択したグレースケール状態は、図１で丸印で示されている。図１に示すように、グレースケール型の構造変化は、電流または電気的エネルギーパルスをカルコゲナイド材料に印加することによって誘導される。グレースケール型において、カルコゲナイド材料の抵抗は、印加した電気パルスの大きさによって変化する。グレースケール型の特定の状態の抵抗はカルコゲナイド材料の構造状態に特徴的であり、そして、カルコゲナイド材料の構造状態はグレースケール領域において適用される電流パルスの大きさによって決まる。電流パルスの大きさが増加するにつれて、カルコゲナイド材料の部分的結晶化度は減少する。部分的結晶化度はセットポイント４０の近傍で高く、リセット状態６０に近づくにつれて次第に減少する。カルコゲナイド材料は、セット状態４０における隣接する結晶ネットワークを有する構造状態から、リセット状態における隣接する結晶ネットワークのないアモルファスまたは実質的にアモルファスまたは部分的結晶化の構造状態まで、変化する。大きさを増加させながら電流パルスを印加することは、結晶ネットワークの部分をアモルファス相に変換する効果を有し、最終的にカルコゲナイド材料の隣接する高導電性の結晶経路の破壊または中断を生じる。その結果、グレースケール領域において印加電流パルスの大きさが増加するにつれて、カルコゲナイド材料の抵抗は増加する。

蓄積領域とは対照的に、グレースケール領域に起こる構造変化は、可逆性で、双方向性である。このために、グレースケール領域は、抵抗プロットの直接上書き領域とも呼ばれる。上記のように、グレースケール領域の各状態は、その抵抗及び電流パルスの大きさによって確認することができ、ある大きさの電流パルスを印加すると、部分的結晶化度の変化が誘導され、状態の特定の抵抗値を生じる。続いて電流パルスを印加すると、カルコゲナイド材料の初期状態の部分的結晶化度に対して、部分的結晶化度を増減することができる。続いて印加した電流パルスの大きさが初期状態を確定するのに用いたのより大きい場合、カルコゲナイド材料の部分的結晶化度は減少し、構造状態はグレースケール抵抗曲線に沿ってより高い抵抗のリセット状態の方向に初期状態から変換される。同様に、次に印加した電流パルスの大きさが初期状態を確定するのに用いたのより小さい場合、カルコゲナイド材料の部分的結晶化度は増加し、構造状態はグレースケール抵抗曲線に沿って抵抗が低くなるセット状態の方向に初期状態から変化する。

ＯＵＭの応用において、カルコゲナイド材料のグレースケール状態は、メモリデバイスのメモリ状態を決めるために用いられる。最も一般的には、メモリデバイスはメモリ状態としてグレースケール状態のうちの２つを利用する２値メモリデバイスである。ここで、異なった情報値（例えば「O」または「１」）はそれぞれの状態に関係している。各メモリ状態は、カルコゲナイド材料の異なった構造状態に対応し、各構造状態は、例えば、図１のグレースケール状態で示したように、異なる抵抗値によって特徴付けられるので、材料（またはデバイス）の抵抗を測定することによって、状態の読み出しまたは識別を行うことができる。カルコゲナイド材料を特定のメモリ状態に関連した構造状態に変換する操作は、カルコゲナイド材料のプログラミング、カルコゲナイド材料への書き込み、又は、カルコゲナイド材料への情報蓄積と呼ぶことができる。

読み出しを容易にして、読み出しエラーを最小化するために、２つの状態の抵抗の比が大きくなるように、２値のメモリデバイスのメモリ状態を選択することが望ましい。概して、セット状態（またはセット状態の近傍の状態）及びリセット状態（またはリセット状態の近傍の状態）が、２値メモリの応用において、メモリ状態として選ばれる。抵抗の比は、カルコゲナイドの化学組成、デバイスのカルコゲナイド材料の厚さ及びデバイスの配置等に依存する。標準の２端子デバイス構造において、Ｇｅ_２２Ｓｂ_２２Ｔｅ_５６の組成、６００のÅの厚さ、及び、約０．１μｍ未満の孔径を有する相変化材料の層では、例えば、リセット状態の抵抗は約１００−１０００ｋΩであり、セット状態の抵抗は約１０ｋΩ未満である。相変化材料は、一般に、リセット状態で１００ｋΩから１０００ｋΩの範囲の抵抗を示し、セット状態では０．５ｋΩから約５０ｋΩの範囲の抵抗を示す。好ましい相変化材料においては、リセット状態の抵抗は、少なくとも２倍、標準的には一桁以上、セット状態の抵抗より大きい。２値（シングルビット／デバイス）メモリの応用に加えて、カルコゲナイド材料は、グレースケール状態の中から３つ以上の状態を選択して、情報値を各状態と関連させることにより、非２値すなわち多値ビット／デバイスのメモリデバイスとして利用することができる。ここで、各メモリ状態は、カルコゲナイドの異なった構造状態に対応し、異なった抵抗値によって特徴づけられる。

本発明の一実施形態は改善された動作速度を有するデバイスを可能にするカルコゲナイド材料を与えるものであり、ここで、デバイス速度は構造状態間で変化を誘導するのに必要な時間に関連する。前述のように、カルコゲナイド材料への情報の蓄積は、ユーザが蓄積することを望む情報項目を表わすメモリ状態への構造変化を誘導するように、カルコゲナイド材料にエネルギーを印加するようなプロセスを伴う。デバイスの速度は構造変化が起る速度によって支配され、この速度は最終的にカルコゲナイド材料の結晶状態とアモルファス状態（またはその逆）間の変化の動力学に依存する。現象論的な観点からは、部分的結晶化度の増大を誘導する構造変化は、部分的結晶化度の減少を誘導する構造変化より遅いと考えられる。アモルファス相からの結晶相の形成は、不規則相からの規則相の確定を必要とし、規則相の達成は一つ以上の原子間距離にわたる大きな原子再配置を必然的に伴うので、上記のように考えられる。周期的な規則的アレイにおける必要な原子の運動及び原子間結合の再配列には時間スケールが必要であり、そして、結晶化プロセスは必然的に平衡プロセスである。

対照的に、部分的結晶化度の減少に至る構造変化は、同一材料の結晶化に関連した平衡時間スケールより短い時間スケールで起こる本質的には非平衡プロセスである。部分的結晶化度の減少は、規則化した結晶領域の、不規則化したアモルファス領域への変化を含む。結晶領域がまず溶融し、次いでクエンチされてアモルファス相を形成する。溶融プロセスは材料の原子運動に関連した時間スケールによって制限されるものではなく、クエンチプロセスは一般に、結晶化プロセスより短い時間スケールで起こる。溶融を引き起こすエネルギーの印加速度及び溶融状態をクエンチさせるためのエネルギーの除去速度によって、変化の時間スケールが決定される。どちらの速度も、外部的実験条件によって制御することができて、極めて短い時間スケールで起こり得る。標準的カルコゲナイド材料では、結晶化プロセスに関連した平衡時間スケールは、典型的には、１０−１０００ナノ秒であり、一方、アモルファス化（溶融−クエンチ）プロセスはサブナノ秒から１０ナノ秒の時間スケールで起こり、実験条件を調節することにより、ピコ秒更にはフェムト秒の時間スケールでも起こるようにすることができる。

上記説明から、カルコゲナイド・メモリデバイスの動作の速度は部分的結晶化度が低い状態から部分的結晶化度が高い状態へ変化する速度によって、部分的には、決定されることになる。典型的２値デバイスにおいて、２つのメモリ状態はリセット状態（部分的結晶化度が低い状態）及びセット状態（部分的結晶化度が高い状態）であり、動作速度はリセット状態からセット状態への変化の時間スケールによって著しく影響されると考えられる。アモルファス相から結晶相への変化の速度に加えて、カルコゲナイドデバイスをセット状態にするのに必要な時間は、デバイスの初期状態の結晶化体積分率に依存する。前述のように図１と関連して、カルコゲナイドデバイスのメモリ状態は、セット状態４０からリセット状態６０まで伸びるグレースケール状態５０の中から選択することができる。セット状態４０は、前述のようにパーコレーション状態を達成するためにエネルギーを印加して増加分を蓄積することによって、リセット状態６０またはグレースケール状態５０のうちのいずれかからでも形成することができる。グレースケール状態の一つをセット状態にするのに必要なエネルギー増分の大きさは、図１の６０の領域のリセット状態から変化を誘導するのに必要なエネルギーより小さい。

セット状態に非常に近いグレースケール状態は、セット状態に類似した抵抗及び部分的結晶化度を有する。これらの状態は、比較的低い抵抗を有しており、セット状態への変化を行うのに、比較的低い正味のエネルギー蓄積を必要とする。低抵抗グレースケール状態の部分的結晶化度がセット状態に類似しているということは、低抵抗グレースケール状態の構造配置または条件がセット状態のパーコレーション配置からあまりずれていないことを意味する。セット状態を達成するのに必要とされる構造配置の変化はほんのわずかなので、セット状態の変化を誘導するのに必要な時間はさらに短くなるので、低抵抗のグレースケール状態とセット状態間でさらに急速な変化が可能となる。

しかし、グレースケール状態の抵抗が増加するにつれて、構造配置はより結晶質が少なくなり、セット状態のパーコレーション配置から大きく逸脱する。セット状態を達成するためには、さらに大きなエネルギー蓄積とさらに多量の構造配置の変化が必要である。従って、セット状態への変化の時間スケールは増加する。このため、メモリ状態として高抵抗のグレースケール状態を利用するメモリデバイスの動作速度はより遅くなる。

上記の議論により、メモリ状態間の変化速度及び、メモリデバイスの動作速度を支配する２つの重要な要因は、稼動しているカルコゲナイド材料の、アモルファスまたは部分的結晶化度が低い状態からの固有の結晶化速度と、そのカルコゲナイド材料の結晶化度の初期状態であることを示した。速い動作速度は、セット状態のパーコレーション配置からあまりずれていない構造配置を有するメモリ状態を選択することによって達成できるのは事実であるが、この方法は、多くの場合、不十分である。主な欠点は、そのような方法においては、異なるメモリ状態間の抵抗の比が低くなって異なる状態の抵抗が類似するために、異なるメモリ状態の中で読み出し時に識別するのが一層困難になるということである。

本発明では、改良された固有の結晶化速度を示すようなカルコゲナイド組成物によって、より速い動作速度を達成するより有効な方法が実現される。本発明のカルコゲナイド合金は、従来の合金に比べて、抵抗がさらに広い範囲にわたっているグレースケール状態からセット状態への急速な変化を示す、カルコゲナイド・メモリデバイスを可能にする。急速な結晶化により、セット状態のパーコレーション配置からのグレースケール状態の構造配置の初期のずれは、変化速度を確定するのに重要性が低くなるので、固有の結晶化速度が速いと、高抵抗のグレースケール状態からセット状態への急速な変化が可能となる。高い結晶化速度は、高抵抗のメモリ状態とセット状態の間の構造配置のずれの増加を補償することができる。本発明のカルコゲナイド合金は、このように、高い動作速度、及び、メモリ状態間の高い抵抗比を与えるメモリデバイスを可能にする。

理論に束縛されることは望まないが、本発明者はカルコゲナイド材料の結晶化プロセスは、アモルファス領域からの結晶領域の核生成、核生成した相の成長、及び、既存の結晶領域の成長というメカニズムの一つ以上によって生じることができると認識している。これらのメカニズムのうちの一つ以上の速度が高まると、結晶化速度は増加すると考えられる。高い核生成速度は結晶質の核の濃度を増加させ、そして、結晶質の核は結晶化プロセスの種となるので、より速い結晶化速度がもたらされる。成長とは、既存の結晶領域のサイズが、結晶領域の境界で、アモルファス材料から結晶質の材料に界面転換することによって、増加するプロセスである。成長速度の増加は結晶領域の拡大を促進し、パーコレーション構造配置への変化を促進する。

アモルファス相からの結晶相の形成は、通常、熱力学的には支持されるが、動力学的には抑制される。融点より下の温度では、結晶相の自由エネルギーはアモルファス相の自由エネルギーより低いので、結晶化のための熱力学的ドライビングフォースが存在する。しかし、上記のように、結晶化するためには、材料が規則化した結晶状態を実現するのに必要な原子再配列を行うことが必要である。必要な再配列を誘導するためには、エネルギー障壁を乗り越えなければならないが、このエネルギー障壁は結晶化を抑制するように作用する。核生成プロセス及び成長プロセスには、両方ともエネルギー障壁が付随する。エネルギー障壁の大きさが増加するにつれて、結晶化プロセスの動力学的確率は減少する。本発明の合金において観察される高い結晶化速度は、核生成プロセスと成長プロセスのどちらかまたは両方に関連したエネルギー障壁の減少によると説明することができる。エネルギー障壁の減少は、結晶化温度と融点との間の温度で容易に原子再配列を示すカルコゲナイド組成物で起こる。構造的剛性の低い組成物、特にアモルファス相において、容易な再配列が期待される。

本発明の組成物における異なる元素の相対的な原子濃度によって、結晶化速度が改良されていることの説明が可能である。本発明の材料は、一般に、Ｇｅ、Ｓｂ及びＴｅを含む。これらの元素は、それぞれ、四価、三価、二価である。多くのアモルファス・カルコゲナイド相において、Ｔｅは拡張鎖状構造の形成を促進し、Ｇｅ及びＳｂは鎖間の架橋を促進するように作用する改良元素として機能する。Ｇｅは架橋を強く促進する元素であるが、Ｓｂは適度に架橋させるだけの元素である。架橋することはアモルファス相の構造の剛性を高めるように作用するので、Ｇｅ及び／またはＳｂ濃度が減少すると、アモルファス相の剛性が低くなる傾向がある。しかし、Ｇｅ及び／またはＳｂ濃度が低下すると、Ｔｅ濃度は増加するので、鎖の長さを長くする効果がある。鎖が長いと、結晶化を助長する規則化状態をつくるために再配列するのが難しいので、長い鎖長は結晶化の観点からは不利である。本発明のカルコゲナイド材料は、従来技術材料に比べて、ＧｅとＴｅの原子濃度が低く、Ｓｂの原子濃度が高い。Ｇｅの減少は、アモルファス相における架橋の形成が減少する傾向を示しており、構造的剛性の減少によって結晶化を促進するように作用する。Ｔｅの減少はアモルファス相の構造のような鎖の数及び／または長さを減少させるように作用し、原子再配列を容易にすることによって結晶化を促進することができる。Ｓｂは架橋促進元素であるが、Ｇｅより効果的でない。Ｔｅ濃度が減少していることを考慮すると、Ｓｂ濃度の増加の構造剛性に及ぼす影響は、重要ではない。本発明のカルコゲナイド組成物は、このように、カルコゲナイド材料の結晶化傾向の基礎をなす要因のバランスが最適であることを示すものである。

本発明の一実施形態においては、合金は、１１―２２原子％の範囲のＧｅ濃度、２２―６５原子％の範囲のＳｂ濃度、及び、２８―５５原子％の範囲のＴｅ濃度を有する材料である。他の実施形態では、合金は、１３―２０原子％の範囲のＧｅ濃度、２８―４３原子％の範囲のＳｂ濃度、及び、４３―５５原子％の原子％の範囲のＧｅ濃度、３２―３５原子％の範囲のＳｂ濃度、及び、４８―５１原子％の範囲のＴｅ濃度を有する材料である。

本発明の範囲内のカルコゲナイド組成物の具体例及び本発明のカルコゲナイド組成物を含むデバイスの特性を、以下の実施例で説明する。

（実施例１）
この実施例では、本発明に基づいた活性なカルコゲナイド層を有するメモリデバイスの作製について述べる。このデバイス構造は、通常用いられる２端子デバイス設計となっており、上部電極及び下部電極と電気的に接触している、孔を配置した活性カルコゲナイド層を有する。２つの異なるデバイス構成が使われており、各々について同様の結果が達成された。どちらの設計も、厚いＳｉＯ_２表面酸化物層を有するＳｉウェーハに堆積させた。

１つの設計においては、５００Åの厚さを有するカルコゲナイド層を、＜１０００Åの寸法で周囲にＳｉＯ_２層を有する円形の下部電極に堆積させた。次に、そのままで、カルコゲナイド層の上に４００Åのカーボン層、カーボン層の上に一つ以上の導電層を堆積させて、上部電極を堆積させた。導電層は、標準的には、３００ÅのＴｉＮ層及び５００ÅのＴｉ層から成る。

第２の設計においては、３５０Åの下部電極層（例えばＴｉＡｌＮ）が表面酸化物層上に堆積され、そして、絶縁層（例えばＳｉＯ２）が下部電極上に堆積された。ほぼ８００Åの直径を有する孔が、絶縁層に形成された。続いて、５００Åの厚さを有するカルコゲナイド層が堆積された。カルコゲナイド層は、孔をコーティングして、周囲の絶縁層上に水平方向に拡がっている。次に、そのままで、カルコゲナイド層の上に４００Åのカーボン層、カーボン層の上に一つ以上の導電層を堆積させて、上部電極を堆積させた。導電層は、標準的には３００ÅのＴｉＮ層及び５００ÅのＴｉ層を含んだ。

各々の設計のデバイスに適切なリソグラフィー及びパターニングを行って、デバイスのアドレス指定ができるようにし、そして、デバイスは３００℃で３０分間焼鈍した。どちらのデバイス設計も従来技術において周知であり、そして、例えば、カルコゲナイド相変化メモリ・セルに関するさらなる情報は、たとえば、米国特許Ｎｏ．５，１６６，７５８、米国特許Ｎｏ．５，２９６，７１６、米国特許Ｎｏ．５，４１４，２７１、米国特許Ｎｏ．５，３５９，２０５、米国特許Ｎｏ．５，１６６，７５８に見出される。

実施例１の各メモリデバイスのカルコゲナイド層は、ＲＦ同時スパッタリング法により、Ｇｅ_２Ｓｂ_２Ｔｅ_５、Ｇｅ、及び、Ｓｂのターゲットを用いて、２００℃で堆積された。スパッタリングプロセスにおける、入力、イオン・エネルギー、露出時間及び異なるターゲットの使用等を制御することによって、異なる組成のカルコゲナイド膜が作製された。表１に示した組成のカルコゲナイド層を有するメモリデバイスが作製された。組成は、カルコゲナイド材料に含まれる元素の原子パーセントで示されている。原子パーセントは、本発明において、原子濃度とも呼ばれている。実施例１では、表１に示した組成のカルコゲナイド層を有する多くのデバイスを作製した。カルコゲナイド材料及びそれを含むデバイスは、ここで、表１の組成、または、左側の列に示された記号によって参照される。

実施例１のデバイスは、カルコゲナイド材料、カルコゲナイド材料と電気的な接続をする第１端子及びカルコゲナイド材料と電気的な接続をする第２端子を含む電気デバイスであり、ここで、上述したカルコゲナイド組成物の各々を用いて、一つ以上のデバイスが作製された。各デバイスは、複数のリセット状態（図１の右側の状態）または複数の蓄積状態（図１の左側の状態）またはリセット状態と蓄積状態の組合せで作動することができるので、デバイスの動作特性は図１に示した挙動に定性的に類似している。カルコゲナイド組成が異なると、デバイスの動作特性が異なってくるが、このような差異は以下に実施例２で説明する。

（実施例２）
実施例２では、本発明によるカルコゲナイド材料を含むデバイスの改良された結晶化速度について説明する。実施例２で用いたデバイス構造は、実施例１で述べた上記の構造に対応する。実施例１に示したカルコゲナイド組成物のいくつかを含むデバイスの結晶化速度を測定した。測定においては、デバイスに電流パルスを印加し、カルコゲナイドを応答曲線のグレースケール部分の初期状態に変化させた。初期状態の抵抗を記録した。実験の次のステップにおいて、デバイスにエネルギーを印加し、そして、デバイスをセット状態にするのに必要な時間を記録した。印加エネルギーは、一定の振幅と変動幅を有する電流パルスの形である。パルスのエネルギーは、デバイスの抵抗‐電流プロットの蓄積反応型において、デバイスが作動するようなものである（図１参照）。デバイスの抵抗は、デバイスに２０ｎｓから５μｓまでの変動パルス巾でパルスを印加した場合の時間の関数として、モニタした。セット状態への変化は、先に図１に関連して述べたような抵抗の減少によって示された。セット状態を達成するのに必要なパルス時間を記録した。各デバイスについて、広範の抵抗にわたっているグレースケール型においていくつかの異なる初期状態を設定して実験を繰り返し、そして、初期状態の抵抗とデバイスをセット状態にするのに必要なパルス時間との関係を決定した。

図２は、デバイスをセット状態にするのに必要なパルス時間の、実験において使用された初期状態の抵抗に対する依存性を示す。デバイスをセット状態にするのに必要なパルス時間は、セットパルス巾とも呼ばれ、図２でＷ_ｓｅｔで表されている。セットパルス時間は、秒を単位として報告される。実験において使用された初期状態の抵抗は、実験の開始に先立ってリセットされる、デバイスのグレースケール状態の抵抗を表すので、デバイスのリセット抵抗とも呼ばれる。（この用語の枠組みの範囲で、最大の抵抗を有するリセット状態は、飽和リセット状態と呼ばれる。）初期状態の抵抗は、図２でＲ_ｒｓで示され、オームを単位として報告される。図２は、いくつかのデータ曲線を示す。各データ曲線は異なるカルコゲナイド組成を含むデバイスに対応し、各曲線上の点はデバイスの異なるリセット状態に対応する。図２の凡例は、表１の表示によって、各データ曲線に関連したカルコゲナイド組成を特定する。「対照」で表わされるデータ曲線は、従来技術のＧｅ_２Ｓｂ_２Ｔｅ_５の組成を含むデバイスをいう。

対照デバイスのデータ曲線は、従来技術のカルコゲナイド材料の応答の典型である。対照デバイスのリセット状態の抵抗が約４．５ｋΩ未満である場合、セットパルス時間は約２０ｎｓである。しかし、この抵抗が約４．５ｋΩより高いと、セットパルス時間は劇的に増加し、約１１．９ｋΩの抵抗で約４００ｎｓの値に達する。抵抗が２倍よりわずかに大きいようなメモリ状態に対し、セットパルス時間は約２０倍大きくなる。実際のメモリ応用においては、読出時に異なる状態を信頼性をもって区別ができるようにするために、メモリ状態間の抵抗の比は２より大きいことが望ましい。対照デバイスの場合、セットパルス時間が大きく増加すると、抵抗の２倍の増加を伴うことをデータが示している。動作速度に関しては、より高い抵抗状態の、より長いセットパルス時間が制御要因となる。

本発明に係る合金を含むデバイスのデータ曲線を考察すると、セットパルス時間とリセット抵抗の間にさらに非常に好ましい関係が示されている。本発明の合金を含むデバイスのデータ曲線は、一般に、対照デバイスのデータ曲線より大きく下がる。本発明の合金を含むデバイスは、より高いリセット抵抗を有する状態に対して、短いセットパルス時間を与えるという有益な特徴を示す。図２から選択したデータ曲線からの代表的なデータ・ポイントを、表２にまとめた。

データ・ポイントは、従来技術の対照合金に対する本発明の合金の利点を明確に示している。本発明の合金を含むデバイスにおいては、ずっと高いリセット抵抗（そして、ずっと広い範囲のリセット抵抗）で、短いセットパルス時間が観察される。例えば、Ｇｅ_１７．８Ｓｂ_３３．３Ｔｅ_４８．９合金を含むデバイスにおいては、抵抗が２０倍を超えて増加しても、わずか４．３倍のセットパルス時間の増加を伴うだけである。表２に列挙した合金を含み、本発明で開示した他の合金についても、同様に好ましい結果が観察された。

このように本発明の合金によって作動するデバイスは、従来技術合金によって作動する類似デバイスよりさらに広いリセット抵抗の範囲に対して、より高速のセット状態への変化を示す。応用の観点からは、広い範囲の抵抗にわたって観察される高速のセット状態への変化は、動作速度を犠牲にすることなく、抵抗が大きく異なるメモリ状態を用いた２値デバイスの作動を可能にするので、有益である。例えば、対照デバイスの場合、抵抗が２倍より僅かに大きく異なるようなメモリ状態間で、４００ｎｓのセットパルス時間で作動が可能となる。一方、Ｇｅ_１７．８Ｓｂ_３３．３Ｔｅ_４８．９を含むデバイスの場合、抵抗が２０倍以上異なるようなメモリ状態間で、僅か８６ｎｓのセットパルス時間で作動が可能となる。抵抗が大きく異なる状態間での作動は、そのような状態が読出し時の識別を容易にし、セル間のプログラミングの変動を許容するので、好ましい。抵抗の比が大きいと、読出しエラーが減少する。

本発明の合金を含むデバイスは、多数の状態を有するメモリに応用する場合も有利である。本発明の合金が、広範囲の抵抗状態に対してセット状態への変化を高速で起こすということは、デバイス速度の犠牲は少なくて、さらに他のメモリ状態による作動が可能になることを意味する。例えば、十分に正確なメモリ状態読出性のために、約２という最小の抵抗比を望む場合、４００ｎｓのセットパルス時間で制限される速度で作動させたいとするなら、対照デバイスにおいてはメモリ状態は二つだけ利用可能である。一方、Ｇｅ_１７．８Ｓｂ_３３．３Ｔｅ_４８．９を含むデバイスの場合、抵抗比２を示す連続的な５つのメモリ状態を、セットパルス時間８６ｎｓによって定義されるより速い速度での動作のために定めることができる。

本発明は、少なくとも２つの端子を有する、電気的接続用カルコゲナイド材料を含む電気デバイスを提供するものであり、ここで、デバイスはカルコゲナイド材料の構造的特徴で決定される複数の状態の間で作動することができる。本発明の一実施形態においては、デバイスの動作状態は、２つ以上のリセット状態を含み、一つのリセット状態の抵抗は他のリセット常態の抵抗より３倍以上大きく、高い方の抵抗状態の必要セットパルス時間は、低い方の抵抗状態の必要セットパルス時間より２０倍未満大きい。他の実施形態では、デバイスの作動状態は、２つ以上のリセット状態を含み、一つのリセット状態の抵抗は他のリセット常態の抵抗より３倍以上大きく、高い方の抵抗状態の必要セットパルス時間は、低い方の抵抗状態の必要セットパルス時間より１０倍未満大きい。さらに他の実施形態では、デバイスの作動状態は、２つ以上のリセット状態を含み、一つのリセット状態の抵抗は他のリセット常態の抵抗より３倍以上大きく、高い方の抵抗状態の必要セットパルス時間は、低い方の抵抗状態の必要セットパルス時間より５倍未満大きい。さらに他の実施形態では、デバイスの作動状態は、２つ以上のリセット状態を含み、一つのリセット状態の抵抗は他のリセット常態の抵抗より３倍以上大きく、高い方の抵抗状態の必要セットパルス時間は、低い方の抵抗状態の必要セットパルス時間より２倍未満大きい。

一実施形態では、デバイスの動作状態は２つ以上のリセット状態を含み、１つのリセット状態の抵抗が他のリセット状態の抵抗より１０倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より２０倍未満大きい。他の実施形態では、デバイスの動作状態は２つ以上のリセット状態を含み、１つのリセット状態の抵抗が他のリセット状態の抵抗より１０倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より１０倍未満大きい。他の実施形態では、デバイスの動作状態は２つ以上のリセット状態を含み、１つのリセット状態の抵抗が他のリセット状態の抵抗より１０倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より５倍未満大きい。

一実施形態において、デバイスの動作状態は２つ以上のリセット状態を含み、１つのリセット状態の抵抗が他のリセット状態の抵抗より２０倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より２０倍未満大きい。他の実施形態では、デバイスの動作状態は２つ以上のリセット状態を含み、１つのリセット状態の抵抗が他のリセット状態の抵抗より２０倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より１０倍未満大きい。さらに他の実施形態では、デバイスの動作状態は２つ以上のリセット状態を含み、１つのリセット状態の抵抗が他のリセット状態の抵抗より２０倍以上大きく、そして、高いほうの抵抗状態に必要なセットパルス時間は低いほうの抵抗状態に必要なセットパルス時間より５倍未満大きい。

図３は、図２から抽出されたものであり、対照デバイスと本発明の合金を含むデバイスに対して選択されたセットパルス巾データを要約している。図３は、従来技術の対照合金を含むデバイス及び本発明の合金のいくつかを含むデバイスに対する１００ｋΩ超の抵抗を有するリセット状態からのセットパルス時間を具体的に示したものである。各デバイスの変化におけるセット状態は、５ｋΩ未満の抵抗を有する。図３では、デバイスの活性カルコゲナイド層中のＧｅ、Ｓｂ及びＴｅの原子パーセンとの関数として、セットパルス巾がプロットされている。Ｇｅ、Ｓｂ及びＴｅの原子パーセントは、それぞれ、菱形記号、三角記号及び四角記号によって表されている。各元素の原子パーセントはいくつかの組成の各々について示されているので、各組成は図３の３つの記号によって表される。１つのセットパルス巾は図３の各組成ごとに報告されるので、各組成を表す３つの記号は水平に配置されている。一番上の組の３つの記号は、活性カルコゲナイド材料としてＧｅ_２２Ｓｂ_２２Ｔｅ_５５を用いる対照デバイスのセットパルス巾に対応する。この構成は、図３に表示される最も長いセットパルス巾を示す。

図３には３つの楕円が示されているが、それぞれの楕円はカルコゲナイド材料の各元素の好ましい原子パーセントを表わす。楕円に関連した近傍の範囲は、短いセットパルス巾及び高速のデバイス動作を実現する望ましさに基づく。左の楕円は、Ｇｅの好ましい原子パーセント範囲を表わしており、約１３．５原子％から約１８原子％まで伸びている。このＧｅ組成範囲では、デバイスのセットパルス巾は、２２原子パーセントのＧｅを有するカルコゲナイド材料からなる対照デバイス、及び、活性カルコゲナイド材料としてＧｅ_２０Ｓｂ_３０Ｔｅ_５０からなるデバイスのセットパルス巾より著しく短い。

中間の楕円は、Ｓｂの好ましい原子パーセント範囲を表わしており、約３３．０原子％から約４１原子％まで伸びている。このＳｂ組成範囲では、デバイスのセットパルス巾は、２２原子パーセントのＳｂを有するカルコゲナイド材料からなる対照デバイス、及び、活性カルコゲナイド材料としてＧｅ_２０．０Ｓｂ_２５．５Ｔｅ_５４．５からなるデバイスのセットパルス巾より著しく短い。

右側の楕円は、Ｔｅの好ましい原子パーセント範囲を表わしており、約３７原子％から約４８原子％まで伸びている。このＴｅ組成範囲では、デバイスのセットパルス巾は、５５原子パーセントのＴｅを有するカルコゲナイド材料からなる対照デバイス、及び、活性カルコゲナイド材料としてＧｅ_２０．０Ｓｂ_２５．５Ｔｅ_５４．５からなるデバイスのセットパルス巾より著しく短い。

図４も、図２に示される結果から抽出されたものであり、デバイスの必要なリセット電流を要約したものである。リセット電流は、デバイスの活性カルコゲナイド層に含まれる元素の原子パーセントの関数として、表わされる。図３のように、Ｇｅ、Ｓｂ及びＴｅの原子パーセントが各組成ごとに示され、各組成は３つの水平に配置された記号によって表わされる。Ｇｅ、Ｓｂ及びＴｅの原子パーセントは、それぞれ、菱形記号、三角記号及び四角記号によって表わされる。リセット電流は、アンペア（Ａ）で表わされ、デバイスを飽和リセット状態に変化させるのに必要な電流に対応する。前述のように、デバイスの飽和リセット状態は、最大の抵抗を有するリセット状態である。デバイスを作動させるのに必要な電力を最小化するために、デバイスは低いリセット電流を持つことが望ましい。

図４は、Ｇｅ、Ｓｂ及びＴｅの好ましい原子パーセント範囲を示すための楕円を含む。この好ましい範囲は、低いリセット電流をもたらす異なる元素の原子パーセントに対応する。左の楕円は、Ｇｅの好ましい原子パーセント範囲を表わしており、約１４原子％から約１８原子％まで伸びている。このＧｅ組成範囲では、デバイスのリセット電流は、通常、Ｇｅの原子パーセントが大きくなるか小さくなると、減少する。中間の楕円は、Ｓｂの好ましい原子パーセント範囲を表わしており、約１７原子％から約３３原子％まで伸びている。このＳｂ組成範囲では、デバイスのリセット電流は、通常、Ｓｂの原子パーセントが大きくなるか小さくなると、減少する。右側の楕円は、Ｔｅの好ましい原子パーセント範囲を表わしており、約４３原子％から約５５原子％まで伸びている。このＴｅ組成範囲では、デバイスのリセット電流は、通常、Ｔｅの原子パーセントが大きくなるか小さくなると、減少する。

上記の実施例２で述べた結果に加えて、実施例１で述べたデバイス及び組成を用いてさらに実験を行った。これらの実験では、デバイスを５０ｋΩの抵抗を有するリセット状態から５ｋΩ未満の抵抗を有するセット状態に変化させるのに必要なセットパルス巾、飽和リセット状態のデバイスの閾値電圧、デバイスの保持電圧、及び、デバイスの初期抵抗等の測定を行った。これらの実験及び実施例２に記載した実験に含まれる一組のパラメータは、実用的なメモリ応用のためのより重要なデバイス特性のいくつかに対応する。その結果は、一般に、異なる性質に対するＧｅ、Ｓｂ及びＴｅの原子パーセントの最適範囲の小さな変動を示す。このため、新しいデバイスの設計においては、全体としての最適レベルの性能を達成するために、異なる性質の重要性が、お互いに対して重み付けされる。

本発明は、一般に、Ｇｅ及びＳｂを含むカルコゲナイド材料を提供する。一実施形態においては、Ｇｅの原子濃度は１１原子％〜２１原子％である。好ましい実施形態においては、Ｇｅの原子濃度は１３％〜２０％である。他の好ましい実施形態においては、Ｇｅの原子濃度は１５原子％〜１８原子％である。一実施形態においては、Ｓｂの原子濃度は２２原子％〜６５原子％である。好ましい実施形態においては、Ｓｂの原子濃度は２８原子％〜４３原子％である。他の好ましい実施形態においては、Ｓｂの原子濃度は３２原子％〜３５原子％である。前述の実施形態の各々において、各元素の組成範囲は、両端の組成を含む。

本発明は、さらに、上記の組成範囲のＧｅ及びＳｂばかりでなくＴｅも含むカルコゲナイド材料を提供する。一実施形態においては、Ｔｅの原子濃度は２８原子％〜５５原子％である。好ましい実施形態においては、Ｔｅの原子濃度は４３原子％〜５５原子％である。他の好ましい実施形態においては、Ｔｅの原子濃度は４８原子％〜５１原子％である。前述の実施形態の各々において、各元素の組成範囲は、両端の組成を含む。

本発明は、上記の実施形態に対して機能的に等価な実施形態を更に含む。先に引用した特許文献の米国の特許のいくつかに記載されているように、カルコゲナイド材料は、一般に、カルコゲン元素及び一つ以上の化学的または構造的な改質元素を含む。カルコゲン元素（例えばＴｅ、Ｓｅ）は周期律表のＶＩ族から選択し、改質元素は周期律表のIII族（例えばＧａ、Ａｌ，Ｉｎ）、ＩＶ族（例えばＳｉ、Ｇｅ、Ｓｎ）またはＶ族（例えばＰ、Ａｓ、Ｓｂ）から選択することができる。改質元素の役割は、カルコゲン元素から成る鎖間に分岐するかまたは架橋する位置を与えることを含む。ＩＶ族改質元素は４配位改質元素として機能することができ、カルコゲナイド鎖内の２つの配位位置とカルコゲナイド鎖から離れて分岐または架橋させることができるようにする２つの配位位置を含む。III族及びＶ族改質元素は３配位改質元素として機能することができ、カルコゲナイド鎖内の２つの配位位置とカルコゲナイド鎖から離れて分岐または架橋させることができるようにする１つの配位位置を含む。上記の実施形態ではＧｅ、Ｓｂ及び／またはＴｅを含むカルコゲナイド材料を用いるという本発明の特徴を述べたが、Ｇｅの全部または一部を他のＩＶ族元素（例えばＳｉ）で置換し、Ｓｂの全部または一部を他のＶ族元素（例えばＡｓ）で置換し、そして、Ｔｅの全部または一部を他のＶＩ族元素（例えばＳｅ）で置換することができることは、当業者であれば理解できることである。

個々のデバイスに加えて、本発明は、更に、デバイスのアレイに拡張される。本発明のカルコゲナイド材料及びデバイスは、米国特許Ｎｏ．５，６９４，１４６、米国特許Ｎｏ．５，９１２，８３９、及び、米国特許Ｎｏ．６，１４１，２４１に記載されているようなＸ―Ｙアレイに統合することができる。カルコゲナイドデバイスアレイは、ロジック演算及びパラレル演算を含む、メモリ及びプロセシングの能力のいずれにも使うことができる。

前述の考察及び説明は、本発明の実施の限界を示すものではなく、むしろ実例を示したものである。当業者であれば、本発明明細書において開示した実施例の多くの等価物が存在することが理解できるであろう。特許請求の範囲は、本発明の範囲を定める前述の開示とともに、そのすべての等価物及びその明らかな変形を含むものである。

図１は、エネルギーまたは電流の関数としてのカルコゲナイド材料の抵抗の模式図。図２は、本発明による異なるカルコゲナイド合金を含むいくつかの２端子の電気デバイスのリセット抵抗の関数としてのセットパルス巾の変化。図３は、デバイスの活性カルコゲナイド材料に存在するＧｅ、Ｓｂ及びＴｅの原子濃度の関数としての、１００ｋΩ超の抵抗を有するリセット状態から５ｋΩ未満のセット状態への２端子電気デバイスのセットパルス巾。図４は、デバイスの活性カルコゲナイド材料に存在するＧｅ、Ｓｂ及びＴｅの原子濃度の関数としての、飽和リセット状態までの２端子電気デバイスのリセット電流。

Claims

Ｇｅを１５〜１８原子％、Ｓｂを２５〜４９原子％、およびＴｅを４３〜４９原子％含むことを特徴とするカルコゲナイド材料。
Ｓｂを２８〜４３原子％含むことを特徴とする請求項１に記載のカルコゲナイド材料。
Ｓｂを３２〜３５原子％含むことを特徴とする請求項２に記載のカルコゲナイド材料。
Ｓｂを３３〜４１原子％含むことを特徴とする請求項２に記載のカルコゲナイド材料。
請求項１に記載のカルコゲナイド材料と、
前記カルコゲナイド材料と電気的な接続をする第１電極と、
前記カルコゲナイド材料と電気的な接続をする第２電極
とを含むことを特徴とする、電気デバイス。
カルコゲナイド材料と、前記カルコゲナイド材料と電気的に接続する第１端子と、前記カルコゲナイド材料と電気的に接続する第２端子とから成る電気デバイスであって、
前記デバイスは第１リセット状態と第２リセット状態を有し、
前記第１リセット状態の抵抗が第２リセット状態の抵抗より３倍以上大きく、
前記第１リセット状態のセットパルス時間が前記第２リセット状態のセットパルス時間の２０倍未満であることを特徴とする前記電気デバイス。
前記第１リセット状態のセットパルス時間が前記第２リセット状態のセットパルス時間の５倍未満であることを特徴とする請求項６に記載の電気デバイス。
前記第１リセット状態の抵抗が前記第２リセット状態の抵抗より１０倍以上大きいことを特徴とする請求項６に記載の電気デバイス。
前記第１リセット状態のセットパルス時間が前記第２リセット状態のセットパルス時間の１０倍未満であることを特徴とする請求項８に記載の電気デバイス。
前記第１リセット状態のセットパルス時間が前記第２リセット状態のセットパルス時間の５倍未満であることを特徴とする請求項８に記載の電気デバイス。
前記第１リセット状態の抵抗が前記第２リセット状態の抵抗より２０倍以上大きいことを特徴とする請求項６に記載の電気デバイス。
前記第１リセット状態のセットパルス時間が前記第２リセット状態のセットパルス時間の１０倍未満であることを特徴とする請求項１１に記載の電気デバイス。
前記第１リセット状態のセットパルス時間が前記第２リセット状態のセットパルス時間の５倍未満であることを特徴とする請求項１１に記載の電気デバイス。