JP2009510740A - 誤差の少ない電気的な構成素子を製造するための方法 - Google Patents

Abstract

所定の目標抵抗値を有する電気的な構成素子を製造するための方法が提供される。まず、基板（１００′）と、２つの大面積の電極（２１１′，２２１′）とを備えたベースプレート（１）を準備し、この場合、大面積の電極（２１１′，２２１′）は基板（１００′）の主面上に配置されている。ベースプレート（１）の寸法は、横方向（ｘ、ｙ）で、１つの構成素子領域（１１−ＭＮ）の相応の寸法（Ｌｘ，Ｌｙ）の数倍である。大面積の電極（２１１′，２２１′）の間で、これらの電極の間に配置された基板の実際抵抗値を測定する。この測定に基づき、１つの構成素子領域（１１−ＭＮ）の、目標抵抗値を得るために必要な上面積を計算する。構成素子を製造するために、計算された上面積を有する構成素子領域をベースプレート（１）から切り離す。実際の基板厚さのもとで構成素子領域の面積を適合させることにより、場合によっては目標値からずれた基板厚さによる誤差を相殺することができる。

Description

電気的な構成素子を製造するための方法を記載する。

ドイツ連邦共和国特許出願公開第１００２０２２４号明細書により、所定の比抵抗を有したＮＴＣ構成素子を製造するための方法が公知である。ＮＴＣとは、「Negative Temperature Coefficient」である。

本発明により解決すべき課題は、誤差の少ない電気的な構成素子を製造するための方法を提供することである。

この構成素子は特に、抵抗構成素子であって良い。構成素子には、例えばＮＴＣ抵抗、ＰＴＣ抵抗、バリスタのような少なくとも１つの機能ユニットが形成されている。この構成素子は、少なくとも２つの電極を有する１つのベース体を有している。ベース体は有利には焼結されたセラミック体である。構成素子のベース体は、複数のベース体を形成するために個別化される１つの基板から製造される。

後に、製造したい構成素子のベース体を形成する基板の実際のパラメータ（特に、比抵抗及び厚さ）は、製造技術的な理由からそれぞれ、構成素子の得たい電気的な量のために計算された相応の所定の値からずれている可能性がある。その結果、構成素子の電気的な量の実際値が、所定の目標値からずれる。このような製造のばらつきを考慮するために、構成素子領域の面積を、基板の実際のパラメータのもとで、電気的な量の目標値を得るために合わせることができる。例えば、基板厚さの公称値よりも実際の基板厚さが大きい場合、構成素子領域の面積は、面積の相応の公称値よりも小さくすることができる。逆に、基板厚さが基板厚さの公称値よりも小さい場合、構成素子領域の面積はより大きく選択することができる。構成素子領域の面積をこのように適合させることにより、基板を製造する際の製造誤差にも関わらず、目標値を得るために重要な体積の公称値がほぼ得られる。

電気的な量の所定の目標値、例えば目標抵抗値を有した電気的な構成素子を製造するための方法を提供する。まず、基板と、第１の大面積の電極と、第２の大面積の電極とを有したベースプレートを準備する。これらの大面積の電極は主面、即ち、基板の底面及び上面に配置されている。ベースプレートの寸法は、互いに垂直な２つの横方向において、設けられる構成素子領域の相応の寸法の数倍である。大面積の両電極の間で、これらの間に配置された基板の電気的な量の実際値、例えばその実際の抵抗を測定する。この測定に基づき、目標抵抗値を得るために必要な、構成素子領域の上面積を計算する。ベースプレートを個別化する。この場合、構成素子を製造するために、ベースプレートから、計算した上面積を有する構成素子領域を切り取る。

ベースプレートを有利には、計算された上面積を有する同形式の複数の構成素子領域の二次元的な配置に分割し、このような分割に基づき個別の構成素子領域に個別化する。製造技術に基づく基板の実際厚さのもとで、構成素子領域の面積を適合させることにより、例えば、理想値からずれた基板厚さによる誤差を相殺することができる。

このような方法は特に、ＳＭＤの抵抗素子を製造するために行われる。

個別化された構成素子領域は、製造すべき構成素子の電極が設けられたベース体を形成する。ベースプレートの個別化後、大面積の第１の電極と第２の電極から、構成素子の第１の電極若しくは第２の電極が形成される。

ベースプレートは、大面積の基板、例えばセラミック基板の焼結と、大面積の電極を形成するためにこのような基板を金属化することにより形成される。有利な実施例では、第１の大面積の電極を形成するために第１の金属化層を基板の上面に形成し、第２の大面積の電極を形成するために第２の金属化層をこの基板の下面に形成する。この層は、例えば、金属ペーストとして基板の主面上に塗布され、焼き付けられる。この層は、バリア層を形成するために、ベースプレートの個別化前又は個別化後に有利には電気メッキまたはスパッタリングによりニッケルメッキされる。ニッケルメッキされた電極は、有利な実施例では、ろう接可能な層を形成するために錫メッキされる。

各電極上には基本的に、拡散バリアとして適したバリア層又は、ろう接可能な層及びバリア層を有した１つの層列を形成することができる。ろう接可能な層は有利には錫又は錫合金を有している。バリア層はろう接可能な層と相応の電極との間に配置されている。バリア層は有利にはニッケルを含有層であり、この層は例えばＮｉ／Ｓｎバリアを形成する。ベース体の互いに反対側に位置する端面上に配置された金属化層（各側にある電極、バリア層、ろう接可能な層）は、構成素子の電気的な接続部を形成する。

バリア層の塗布及び場合によってはろう接可能な層の塗布も、有利には測定前に行われる。しかしながら測定後に初めて塗布することもできる。

ある実施例では、有利にはニッケルメッキされた電極を支持する、ベース体の第１の端面及び第２の端面上に、及びその周面の端面側の領域に、第１の外側電極と第２の外側電極が例えば、金属ペースト内に沈められることにより取り付けられる。この場合、第１の外側電極と第２の外側電極の、ベース体の周面若しくは下面に配置された領域が、構成素子の表面実装に適したそれぞれ１つのコンタクトを形成する。

外側電極のために、貴金属、特に銀または銀合金を含む材料を使用することができる。外側電極は、ろう接可能な材料または有利には外側層として、ろう接可能な層を有していても良い。外側電極は特に錫メッキすることができる。

ベース体の周面には、外側電極を取り付ける前に、電気絶縁性のパッシベーション層が塗布される。パッシベーション層の製造のために、例えばガラススラリを使用することができる。別の電気的な絶縁材料もパッシベーション層のために考慮される。この場合、外側電極は有利には、各外側電極の少なくとも１つの領域がパッシベーション層上にあるように塗布される。

外側電極は、有利な実施例ではそれぞれ１つの端面側の接続キャップを形成する。この場合、このキャップの側壁はパッシベーション層上にあり、この層により、ベース体から間隔を保って保持されていて、もしくはベース体から電気的に絶縁される。接続キャップは即ち、構成素子の周面上に配置された領域を成している。構成素子の周面上に配置されたキャップの部分が、ベース体から、パッシベーション層により電気的に絶縁されているので、キャップは、構成素子の抵抗に対して何の影響も与えない。パッシベーション層の使用は即ち、接続キャップの取り付けに関する誤差をほぼ排除することができるという利点を有している。

一実施例ではまず、ガラススラリを焼き付け、その後初めて外側電極を取り付け、焼き付ける。しかしながら、ガラススラリと外側電極の取り付け後にこれらを一緒に１つのステップで焼き付けることもできる。

以下に、本発明の方法を概略的な図面に基づき説明するが、この図面の縮尺は厳密なものではない。

図１には、基板１００′を有したベースプレート１の横断面が示されている。基板１００′としては例えばセラミックプレートを使用することができる。基板１００′の上面には第１の大面積の電極２１１′が配置されており、基板１００′の下面には第２の大面積の電極２２１′が配置されている。大面積の電極２１１′，２２１′は例えば銀を含む金属層である。この層を形成するために、金属ペーストが基板１００′上に塗布され、有利には焼き付けられる。

図２には、上方から見たベースプレート１の平面図が示されている。一点鎖線（分離線）により、ベースプレート１の構成素子領域１１，１２，１３，…１Ｎ；２１，…；３１，…；Ｍ１，Ｍ２，Ｍ３…ＭＮへの分割が示されている。ベースプレート１はこの線に沿って例えば鋸によって個別化される。

構成素子領域１１…ＭＮの二次元的な配置は、Ｍ列とＮ行を有するＭ×Ｎの次元のマトリックスを形成する。この場合、Ｎ≧２かつＭ≧２である。即ちベースプレート１は大面積のプレートであり、その横方向の寸法は、１つの設けられた構成素子領域の横方向寸法Ｌｘ，Ｌｙの数倍である。ｘとｙによっては横方向が、ｚによっては垂直方向が示される。ベースプレート１の主面は、有利には、個別化すべき構成素子領域の端面を有している。ベースプレート１の厚さは、製造すべき構成素子の長さを実質的に規定している。ｚ方向で測定した基板１００′の厚さと構成素子領域の面積Ｌｘ×Ｌｙは構成素子の実際的な抵抗値を規定している。

ベースプレート１の個別化の前に、第１の大面積の電極２１１′と第２の大面積の電極２２１′との間に配置された基板領域の抵抗が、実際の基板厚さのもとで測定される。測定された抵抗値により、大面積の電極２１１′，２２１′の所定の寸法における基板材料の比抵抗が推量される。このような測定により求められた実際の基板材料の比抵抗又は実際の基板厚さが適当な理想値からずれている場合、１つの構成素子領域の面積を、構成素子の得たい抵抗が得られるように合わせることができる。

図３には個別化された構成素子領域若しくは構成素子が示されている。構成素子のベース体１００は基板１００′から形成されている。第１の電極層２１１は第１の大面積の電極２１１′から形成されており、第２の電極層２２１は第２の大面積の電極２２１′から形成されている。

電極層２１１，２２１上にはバリア層２１２，２２２が、バリア層２１２，２２２上には、ろう接可能な層２１３，２２３が有利には電気メッキ又はスパッタリングにより塗布される。層２１１，２２１のための材料としては特に銀、ＡｇＰｄ、Ａｕ、Ａｌ、Ｃｕ又はＣｒが考慮される。バリア層２１２，２２２は例えばニッケル含有層であって、ろう接可能な層２１３，２２３は錫含有層である。構成素子の表面実装に適した電気的な接続部２１０，２２０はこの実施例では、ベース体の端面上に配置され、それぞれ層列２１１，２１２，２１３と２２１，２２２，２２３とから形成されている。

バリア層２１２，２２２は測定後、ベースプレート１の両主面上に電気メッキまたはスパッタリングにより被着される。しかしながら、構成素子領域を個別化してから初めて、電極２１１，２２１上に被着することもできる。このことはろう接可能な層２１３，３３３にも当てはまる。

図４には、下面に配置されたＳＭＤコンタクト５１，５２を有した構成素子が示されている。この実施例でも電極２１１，２２１がベース体１００の端面上に配置されている。個別化された構成素子領域のベース体１００の周面には、パッシベーション層３０を形成するために有利には吹き付け法によりガラススラリが塗布される。

ろう接可能な層２１３，２２３の代わりに、図４の実施例では外側電極４１，４２が使用される。

外側電極４１，４２は有利には、銀を含む及び／又はろう接可能な材料から成っている。各外側電極４１，４２は、複数の層、例えばＡｇ層及びＮｉ／Ｓｎ層を有していても良い。これらの層はそれぞれ、例えば、ベース体１００の各端面を金属ペーストに浸漬することにより、または電気メッキにより形成される。

外側電極４１，４２はそれぞれ端面側で金属キャップを形成している。この場合、キャップの端壁はパッシベーション層３０上にあり、この層によりベース体１００から間隔を維持している、若しくはベース体１００から絶縁されている。ベース体１００の下面に配置された外側電極４１，４２の領域は構成素子のＳＭＤコンタクトを形成している。

外側電極４１，４２はパッシベーション層３０を塗布した後に形成される。まずパッシベーション層３０を焼き付けてから、外側電極４１，４２を形成するために、パッシベーション層３０が設けられたベース体１００上に端面側で少なくとも１つの金属層を塗布し、これを焼き付けることもできる。しかしながら、パッシベーション層３０と外側電極４１，４２を形成するために設けられる金属層とを互いに相前後して塗布し、これら両層を一緒に焼き付けることもできる。

パッシベーション層３０から電極２１１，２２１を離しておくために、これらの電極２１１，２２１上に、測定後及びパッシベーション層３０の塗布前に、有利には有機的な保護ラッカを塗布することができる。この保護ラッカは、パッシベーション層３０の焼き付け過程で炭化する。保護ラッカを大面積で、ベースプレート１の両主面上に塗布することができる。しかしながら、保護ラッカは構成素子領域の個別化後にその端面上に塗布することもできる。

この方法の一実施例では、大面積の電極２１１′及び２２１′を測定後に除去することができる。これは基板の個別化前又は個別化後、パッシベーション層３０の塗布及び／又は焼き付け前又は塗布及び／又は焼き付け後に、例えば化学的エッチング法で行うことができる。次いで外側電極４１，４２を、パッシベーション層３０の取り付け後に、この場合、金属を有さない、構成素子の端面上に、及びパッシベーション層３０の端面側の領域に取り付けることができる。パッシベーション層３０及び外側電極４１，４２の焼き付けは、既に説明したように相前後して行う、又は１つの焼き付けステップで行うことができる。

構成素子領域に個別化すべきベースプレートを示した横断面図である。 図１のベースプレートの構成素子領域への分割を示した図である。 端面側に配置されたＳＭＤコンタクトを備えた構成素子を示した図である。 外側電極の周面上に配置された部分を構成素子のベース体から分離するパッシベーション層を備えた構成素子を示した図である。

符号の説明

１ ベースプレート、 １００′ 基板、 １００ ベース体、 ２１０，２２０ 構成素子の電気的な接続部、 ２１１′ 第１の大面積の電極、 ２２１′ 第２の大面積の電極、 ２１１，２２１ 第１の電極もしくは第２の電極、 ２１２，２２２ バリア層、 ２１３，２２３ ろう接可能な電極層、 ３０ パッシベーション層、 ４１ 第１の外側電極、 ４２ 第２の外側電極、 ５１，５２ 外側電極４１，４２の領域によって形成されたＳＭＤコンタクト、 Ｌｘ ｘ方向での１つの構成素子領域の寸法、 Ｌｙ ｙ方向での１つの構成素子領域の寸法、 ｘ 第１の横方向、 ｙ 第２の横方向、 ｚ 垂直方向

Claims (20)

1. 電気的なパラメータの所定の目標値を有する電気的な構成素子を製造するための方法であって、以下のステップを有している、即ち、
   ａ）基板（１００′）と、第１の大面積の電極（２１１′）と、第２の大面積の電極（２２１′）とを備えたベースプレート（１）を準備し、この場合、大面積の電極（２１１′，２２１′）は基板（１００′）の主面上に配置されており、ベースプレート（１）の横方向の寸法は、１つの構成素子領域（１１−ＭＮ）の横方向の寸法（Ｌｘ，Ｌｙ）の数倍であって、
   ｂ）第１の大面積の電極（２１１′）と第２の大面積の電極（２２１′）との間の電気的なパラメータの実際値を測定し、製造したい構成素子に配属される１つの構成素子領域（１１−ＭＮ）の、電気的なパラメータの目標値を得るために必要な上面積を計算し、
   ｃ）ベースプレート（１）を個別化し、この際に、構成素子を製造するために、構成素子領域（１１−ＭＮ）をベースプレート（１）から切り離す、
   の方法ステップを有していることを特徴とする、電気的な構成素子を製造するための方法。
2. 構成素子領域（１１−ＭＮ）の二次元的な配置が、Ｍ×Ｎの次元のマトリックスを形成しており、この場合Ｎ≧２かつＭ≧２である、請求項１記載の方法。
3. 第１の大面積の電極（２１１′）を形成するために、第１の金属化層を基板（１００′）の上面に形成し、第２の大面積の電極（２２１′）を形成するために、第２の金属化層を基板（１００′）の下面に形成する、請求項１または２記載の方法。
4. 基板（１００′）としてセラミックプレートを使用する、請求項１から３までのいずれか１項記載の方法。
5. 得たい電気的なパラメータが抵抗である、請求項１から４までのいずれか１項記載の方法。
6. 大面積の電極（２１１′，２２１′）を形成するために、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒを含む材料を使用する、請求項３から５までのいずれか１項記載の方法。
7. ベースプレート（１）を個別化する際に、ベースプレートを構成素子領域（１１−ＭＮ）に分割し、これらの構成素子領域はそれぞれ、両端面に配置された電極（２１１，２２１）を有するベース体（１００）を有している、請求項３から６までのいずれか１項記載の方法。
8. 各電極（２１１，２２１）上に、ろう接可能な層（２１３，２２３）と、拡散バリアとして適したバリア層（２１２，２２２）とを有した層列を形成し、バリア層は、ろう接可能な層（２１３，２２３）と電極（２１１，２２１）との間に配置されている、請求項７記載の方法。
9. バリア層がＮｉを含有している、請求項８記載の方法。
10. 第１の電極（２１１）を支持する、ベース体（１００）の第１の端面上及びその周面の端面側の領域に、第１の外側電極（４１）を取り付け、
    第２の電極（２２１）を支持する、ベース体（１００）の第１の端面上及びその周面の端面側の領域に、第２の外側電極（４２）を取り付ける、請求項７記載の方法。
11. ベース体の周面上に電気絶縁性のパッシベーション層（３０）を塗布する、請求項１０記載の方法。
12. パッシベーション層（３０）を製造するためにガラススラリを使用する、請求項１１記載の方法。
13. 外側電極（４１，４２）を、各外側電極の少なくとも１つの領域がパッシベーション層（３０）上に位置するように取り付ける、請求項１１又は１２記載の方法。
14. 外側電極（４１，４２）のために銀含有材料を使用する、請求項１から１３までのいずれか１項記載の方法。
15. ガラススラリを焼き付け、その後、外側電極（４１，４２）を取り付け、焼き付ける、請求項１２記載の方法。
16. ガラススラリと外側電極（４１，４２）とを取り付け、一緒に１つのステップで焼き付ける、請求項１２記載の方法。
17. 測定後かつパッシベーション層（３０）の塗布前に、電極（２１１，２２１）上に保護ラッカを塗布し、該保護ラッカはパッシベーション層（３０）の焼き付けの過程で炭化する、請求項１１から１６までのいずれか１項記載の方法。
18. 保護ラッカを大面積にベースプレート（１）の両主面上に塗布する、又は、構成素子領域の個別化後に、構成素子領域の端面上に塗布する、請求項１７記載の方法。
19. ＮＴＣ構成素子を形成するために行う、請求項１から１８までのいずれか１項記載の方法。
20. ステップｃ）が次のような部分ステップを有している、即ち、
    ｃ１）ベースプレート（１）の少なくとも１つの領域を、それぞれ計算されたカバー面積を有した構成素子領域の２次元的な配置に分割し、
    ｃ２）ベースプレート（１）をこのような分割により別個の構成素子領域に個別化する、
    の部分ステップを有している、請求項１記載の方法。

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