JP2009290735A - クロック再生用イネーブル生成回路及びクロック再生回路 - Google Patents

Abstract

【課題】本発明は、ラインデータに対するクライアントデータの割合に一致したイネーブル信号を高速に生成することを目的とする。
【解決手段】 Ｍクロック数分（Ｍ：正整数）のクロック信号ＣＫの出力期間中に、Ｎクロック数分（Ｎ：正整数、但しＮ＜Ｍ）の期間のイネーブル信号ＥＮ１を生成する。加算回路１１で、ＣＫの１クロックの供給毎に１ずつ加算処理を行い、この加算結果ＡＤ１が負の値であれば、第１の数式（Ｍ−Ｎ）で得られる第１の加算値をＡＤ１に加算し、また、ＡＤ１が０又は正の値であれば、第２の数式｛Ｍ×（Ｐ−Ｑ）÷Ｐ−Ｎ｝（但し、Ｐ：２以上の整数、Ｑ：０以上の整数でＱ＜Ｐ＜Ｍ）で得られる第２の加算値をＡＤ１に加算し、加算後のＡＤ１を出力する。分周カウンタ１２で、ＡＤ１が正の値の期間のみＣＫをＰ分周し、カウント値ＣＫ１を出力する。コンパレータ１３で、ＡＤ１が負の値の期間又はＣＫ１がＱ以上の際にＥＮ１を出力する。
【選択図】図２

Description

光伝送システム等における高速伝送信号の処理において、フレーム形式で伝送されてきたディジタル信号からクライアントデータを取り出すデマッピングを行う際に、そのディジタル信号からクロック信号を再生する。本発明は、そのクロック信号を再生するに必要なイネーブル信号を生成するクロック再生用イネーブル生成回路及びクロック再生回路に関する。

現在、光伝送システムにおいては、例えば特許文献１に記載されているように、時分割多重方式が採用されており、ディジタル信号を経済的に目的地へ伝送するために、複数の低速ディジタル信号を時分割多重して１つの高速ディジタル信号（高速伝送信号ともいう）を形成し、この高速伝送信号を光ファイバへ伝送することが行われている。

複数の低速ディジタル信号を時分割多重するには、各低速ディジタル信号の周波数が正確に一致していることが必要であるため、スタッフ同期方式等により各低速ディジタル信号の周波数を同期させている。スタッフ同期方式では、送信側でクライアントデータである低速ディジタル信号を所定周波数のクロック信号に応じてフレーム形式にマッピングし、このマッピングの際に、各低速ディジタル信号の周波数の同期を採るために、情報成分の無いスタッフパルスを挿入するスタッフ処理を行う。受信側でフレーム形式の信号をデマッピングしてクライアントデータを復元し、この復元の際にスタッフパルスを除去するデスタッフ処理を行うようになっている。

また、デマッピングを行う場合、一般に、フレーム形式で伝送されてきたＭクロック数分のラインデータから当該ラインデータ中のＮクロック数分のクライアントデータを書き込むためのクロック信号を再生し、この再生クロック信号によりラインデータ中のクライアントデータをバッファメモリに書き込む。この書き込まれたクライアントデータを、再生クロック信号に同期させた発振器の発振クロック信号により読み出して復元するようになっている。但し、Ｍクロック数及びＮクロック数におけるＭとＮは、正の整数であり、Ｎ＜Ｍの関係となっている。

更に、デマッピングの際にラインデータから再生クロック信号を再生する場合、Ｍクロック数分のラインデータに対するＮクロック数分のクライアントデータの割合（Ｎ／Ｍ）のイネーブル信号ＥＮを生成する必要がある。このイネーブル信号ＥＮの生成について説明する。

例えば、Ｍ＝３２、Ｎ＝２９である場合に、ラインデータのプリアンブルから抽出したクロック信号の供給毎に加算を行う加算回路（図示せず）を用い、この加算回路から出力される加算結果ＡＤに「２９」を加算し、この加算結果ＡＤが「３２」を超えた場合は「３２」を減算することを繰り返す。この際に加算結果ＡＤが「３２」を超えた場合にのみイネーブル信号ＥＮを出力するように演算処理動作を行う。なお、加算結果ＡＤが「３２」を超えた場合の「３２」の減算は、例えば加算回路が「３２」に「−３２」を加算するようになっている。

この演算処理動作を図１のタイミングチャートを参照して説明する。但し、各時刻ｔ１〜ｔ３３のタイミングは、加算回路への動作用のクロック信号の供給タイミングと一致しているものとする。

時刻ｔ１において、加算結果ＡＤ＝「０」であり、イネーブル信号ＥＮは出力状態、つまり「Ｈ」レベル（以下、「Ｈ」という）であるとする。この場合に、「０」に「２９」を加算して得られる加算結果ＡＤは「２９」なので「３２」を超えていない。従って、時刻ｔ２において、イネーブル信号ＥＮは出力されない状態、つまり「Ｌ」レベル（以下、「Ｌ」という）となる。また、同時刻ｔ２において、加算結果ＡＤ＝「２９」となる。

この加算結果ＡＤ＝「２９」に「２９」を加算して得られる加算結果ＡＤは「５８」なので「３２」を超えている。従って、時刻ｔ３において、イネーブル信号ＥＮは「Ｈ」となる。また、「５８」は「３２」を超えているので「３２」が減算され、「２６」となる。この結果、同時刻ｔ３において、加算結果ＡＤ＝「２６」となる。

この加算結果ＡＤ＝「２６」に「２９」を加算して得られる加算結果ＡＤは「５５」なので「３２」を超えている。従って、時刻ｔ４において、イネーブル信号ＥＮは「Ｈ」となる。また、「５５」は「３２」を超えているので「３２」が減算され、「２３」となる。この結果、同時刻ｔ４において、加算結果ＡＤ＝「２３」となる。

同様に処理を繰り返し、例えば、時刻ｔ１１となった場合、加算結果ＡＤ＝「２」なので、「２」に「２９」を加算して得られる加算結果ＡＤは「３１」となり「３２」を超えない。従って、時刻ｔ１２において、イネーブル信号ＥＮが「Ｌ」となり、加算結果ＡＤ＝「３１」となる。以降同様に繰り返すことによって、図示するように３２クロック数のクロック信号中、合計２９クロック数のクロック信号の期間、イネーブル信号ＥＮを出力することができる。
特許３５２９７１３号公報

上述したように、イネーブル信号ＥＮを生成した場合、フレーム毎にスタッフ量が変動するので、Ｍクロック数分のラインデータに対するＮクロック数分のクライアントデータの割合（Ｎ／Ｍ）が一定値とならず、このため、その割合に一致するイネーブル信号ＥＮの生成が困難となる課題があった。

更に、ラインデータのデータ量が大きい場合、そのデータ量に応じて加算回路の必要ビット数が増大するので回路規模も大きくなる。上述の例では、ラインデータが３２クロック数分なので、３２＝２^５、つまり５ビットの加算処理を行う加算回路が必要となる。このように加算回路の規模が大きくなるに従い当該加算回路を高速動作させることができなくなるため、イネーブル信号ＥＮを高速に生成することができなくなるという課題があった。

イネーブル信号ＥＮを高速に生成できなければ、クライアントデータの書き込み用の再生クロック信号も高速に再生できないので、結果的にデマッピングの処理速度が限界を超えてしまうことになる。

前記課題を解決するために、本発明は、ラインデータに対するクライアントデータの割合に一致したイネーブル信号を、簡易な回路構成で高速に生成することを目的とする。

上記目的を達成するために、Ｍクロック数分（Ｍ：正整数）のクロック信号の出力期間中に、Ｎクロック数分（Ｎ：正整数、但しＮ＜Ｍ）の期間のイネーブル信号を生成するクロック再生用イネーブル生成回路を次のように構成した。即ち、クロック信号の１クロックの供給毎に１ずつ加算処理を行い、この加算処理後の値が負の値のケースと、０又は正の値のケースとに応じて、予め定めた第１の数式で得られる第１の加算値又は第２の数式で得られる第２の加算値を先の加算処理後の値に加算して加算結果とし、この加算結果を出力する加算回路と、加算回路の加算結果が正の値の期間のみカウント動作を行い、このカウント動作によってクロック信号を所定分周し、この際のカウント値を出力する分周カウンタと、加算回路の加算結果が負の値の期間又は分周カウンタのカウント値が所定値以上の場合にイネーブル信号を出力するコンパレータとを備えて構成した。

具体的には、Ｍクロック数分（Ｍ：正整数）のクロック信号の出力期間中に、Ｎクロック数分（Ｎ：正整数、但しＮ＜Ｍ）の期間のイネーブル信号を生成するクロック再生用イネーブル生成回路において、前記クロック信号の１クロックの供給毎に１ずつ加算処理を行い、この加算処理後の値が負の値であれば、第１の数式（Ｍ−Ｎ）で得られる第１の加算値を前記加算処理後の値に加算し、また、前記加算処理後の値が０又は正の値であれば、第２の数式｛Ｍ×（Ｐ−Ｑ）÷Ｐ−Ｎ｝（但し、Ｐ：２以上の整数、Ｑ：０以上の整数でＱ＜Ｐ＜Ｍ）で得られる第２の加算値を前記加算処理後の値に加算して加算結果とし、この加算結果を出力する加算回路と、前記加算回路の加算結果が正の値の期間のみカウント動作を行い、このカウント動作によって前記クロック信号をＰ分周し、この際のカウント値を出力する分周カウンタと、前記加算回路の加算結果が負の値の期間又は前記分周カウンタのカウント値がＱ以上の場合にイネーブル信号を出力するコンパレータと、を備えることを特徴とするクロック再生用イネーブル生成回路である。

この構成によれば、例えば、Ｍ＝３２、Ｎ＝２９、Ｐ＝８、Ｑ＝１とした場合、第１の数式（Ｍ−Ｎ）で得られる第１の加算値は、（３２−２９）＝３となり、第２の数式｛Ｍ×（Ｐ−Ｑ）÷Ｐ−Ｎ｝で得られる第２の加算値は、｛３２×（８−１）÷８−２９｝＝−１となる。従って、加算回路では、第１の加算値の「３」又は第２の加算値の「−１」を用いた加算処理となるので、加算処理に必要なビット数は２ビットとなる。従来構成では、Ｍ＝３２の場合、つまりラインデータのクロック数＝３２から加算処理に必要なビット数である３２＝２^５を求め、この５ビットの加算処理を行う加算回路を用いていた。従って、本発明では２ビットの加算回路で済み、従来の５ビットの加算回路と比較して大幅な回路規模の削減を行うことができる。
また、加算回路を小規模とすることができるので、加算回路を高速動作させることができ、イネーブル信号を高速に生成することができる。従って、クライアントデータの書き込み用の再生クロック信号も高速に再生することができ、この結果的にデマッピングの処理速度を速くすることができる。

更に、具体的には、上述したクロック再生用イネーブル生成回路と、前記クロック再生用イネーブル生成回路から出力されるイネーブル信号を位相比較対象とする位相同期ループ処理に応じて、前記イネーブル信号との位相比較対象としても用いられるクロック信号を発振する位相同期ループ回路と、を備えることを特徴とするクロック再生回路である。

この構成によれば、クロック再生回路は、クロック再生用イネーブル生成回路で得られるイネーブル信号の出力期間中に、Ｍクロック数分のフレーム形式のラインデータから、Ｎクロック数分のクライアントデータを復元するためのクロック信号を再生する。従って、高速に生成されるイネーブル信号に応じて再生クロック信号を再生するので、再生クロック信号も高速に再生することができ、この結果デマッピングの処理速度を速くすることができる。このため、スループット４０Ｇｂｐｓの高速動作を実現することができる。

本発明によれば、ラインデータに対するクライアントデータの割合に一致したイネーブル信号を高速に生成するクロック再生用イネーブル生成回路、並びに、高速に生成されるイネーブル信号に応じてデマッピングのための再生クロック信号を、簡易な回路構成で高速に再生することができ、これによりデマッピングの処理速度を速くすることができるクロック再生回路を提供することができる。

添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。

図２は、本発明の実施形態によるクロック再生用イネーブル生成回路の構成を示すブロック図である。クロック再生用イネーブル生成回路１０は、加算回路１１と、分周カウンタ１２と、コンパレータ１３とを備えて構成されている。

図３は、クロック再生用イネーブル生成回路１０で生成されるイネーブル信号ＥＮ１に応じてクロック信号ＣＫ３を再生するクロック再生回路２０の構成を示すブロック図である。クロック再生回路２０は、位相同期ループ回路としての位相比較回路２２、ＬＰＦ（ローパスフィルタ）２３、及びＶＣＯ（電圧制御発振器）２４とを備えて構成されている。

クロック再生回路２０は、前述の「背景技術」で説明した送信側からフレーム形式で伝送されてきたＭクロック数分の受信データとしてのラインデータに含まれるＮクロック数分の特定データとしてのクライアントデータ１を、図示せぬバッファメモリに書き込むための再生クロック信号ＣＫ３を再生する回路である。

クロック再生用イネーブル生成回路１０は、クロック再生回路２０で再生クロック信号ＣＫ３を再生する際に必要な、Ｍクロック数分のラインデータに対するＮクロック数分のクライアントデータの割合（Ｎ／Ｍ）のイネーブル信号ＥＮを生成するための回路である。なお、クロック再生用イネーブル生成回路１０はクロック再生回路２０に含まれる構成としてもよい。

加算回路１１は、ラインデータのプリアンブルから抽出されたクロック信号ＣＫの供給毎に加算処理を行って得られる加算処理後の値としての加算結果ＡＤ１（初期値は０）を出力し、この加算結果ＡＤ１が負の値であれば、加算結果ＡＤ１に第１の数式（Ｍ−Ｎ）で得られる第１の加算値を加算し、また、加算結果ＡＤ１が「０」又は正の値であれば、加算結果ＡＤ１に第２の数式｛Ｍ×（Ｐ−Ｑ）÷Ｐ−Ｎ｝で得られる第２の加算値を加算し、この加算の結果を新規の加算結果ＡＤ１として出力するものである。但し、Ｐは２以上の整数、Ｑは０以上の整数で、且つ、Ｑ＜Ｐ＜Ｍを満たす整数である。

分周カウンタ１２は、加算結果ＡＤ１が正の値の期間のみカウント動作を行い、このカウント動作によってクロック信号ＣＫをＰ分周し、この際のカウント値ＣＫ１を出力するものである。

コンパレータ１３は、加算結果ＡＤ１が負の値の期間又はカウント値ＣＫ１がＱ以上の場合にイネーブル信号ＥＮ１をクロック再生回路２０へ出力するものである。

このような構成のクロック再生用イネーブル生成回路１０の動作を、図４に示すタイミングチャートを参照して説明する。但し、各時刻ｔ１〜ｔ３３のタイミングは、加算回路１１へのクロック信号ＣＫの供給タイミングと一致しているものとする。

また、前述の背景技術と同様にＭ＝３２、Ｎ＝２９とし、更に、Ｐ＝８、Ｑ＝１とする。この場合、第１の数式（Ｍ−Ｎ）で得られる第１の加算値は、（３２−２９）＝３となり、第２の数式｛Ｍ×（Ｐ−Ｑ）÷Ｐ−Ｎ｝で得られる第２の加算値は、｛３２×（８−１）÷８−２９｝＝−１となる。

時刻ｔ１において、加算結果ＡＤ１＝「０」であり、イネーブル信号ＥＮ１は未出力状態の「Ｌ」であるとする。この場合、加算結果ＡＤ１＝「０」なので、時刻ｔ２において、その「０」に第２の加算値＝「−１」が加算されて加算結果ＡＤ１＝「−１」となる。この時、分周カウンタ１２では、加算結果ＡＤ１が正の値の期間のみカウント動作が行われるようになっているので、カウント動作は行われず、カウント値ＣＫ１が未出力状態となる。従って、コンパレータ１３には、加算結果ＡＤ１の「−１」のみが入力されるので、イネーブル信号ＥＮ１が出力状態の「Ｈ」となる。コンパレータ１３は、加算結果ＡＤ１が負の値の期間又はカウント値ＣＫ１がＱ以上の場合にイネーブル信号ＥＮ１を出力するようになっているためである。

時刻ｔ２で加算結果ＡＤ１が「−１」となったので、時刻ｔ３において、その「−１」に第１の加算値＝「３」が加算されて加算結果ＡＤ１＝「２」となる。この時、カウント値ＣＫ１が「０」の分周カウンタ１２において、カウント動作が行われるのでカウント値ＣＫ１が「１」となる。従って、コンパレータ１３には、加算結果ＡＤ１の「２」とカウント値ＣＫ１の「１」が入力されるので、イネーブル信号ＥＮ１は「Ｈ」のままとなる。

時刻ｔ３で加算結果ＡＤ１が「２」となったので、時刻ｔ４において、その「２」に第２の加算値＝「−１」が加算されて加算結果ＡＤ１＝「１」となる。この時、カウント値ＣＫ１が「１」の分周カウンタ１２において、カウント動作が行われるのでカウント値ＣＫ１が「２」となる。従って、コンパレータ１３には、加算結果ＡＤ１の「１」とカウント値ＣＫ１の「２」が入力されるので、イネーブル信号ＥＮ１は「Ｈ」のままとなる。

同様に処理が繰り返され、例えば、時刻ｔ１１となった時に、加算結果ＡＤ１＝「２」となっている場合、時刻ｔ１２において、その「２」に第２の加算値＝「−１」が加算されて加算結果ＡＤ１＝「１」となる。この時、カウント値ＣＫ１が「７」の分周カウンタ１２において、カウント動作が行われるのでカウント値ＣＫ１が「０」となる。従って、コンパレータ１３には、加算結果ＡＤ１の「１」とカウント値ＣＫ１の「０」が入力されるので、イネーブル信号ＥＮ１は「Ｌ」となる。

以降同様に処理が繰り返されることによって、図示するように３２クロック数のクロック信号中、合計２９クロック数のクロック信号の期間、イネーブル信号ＥＮ１が「Ｈ」の出力状態となる。

このイネーブル信号ＥＮ１は、クロック再生回路２０の位相比較回路２２に入力され、位相比較回路２２において、イネーブル信号ＥＮ１と、フィードバックされた再生クロック信号ＣＫ３との位相が比較され、この比較結果得られる差分信号がＬＰＦ２３へ出力される。

更に、差分信号がＬＰＦ２３で濾波されて得られる電圧信号がＶＣＯ２４へ供給され、この電圧供給に応じた周波数の再生クロック信号ＣＫ３が出力される。この再生クロック信号ＣＫ３によって３２クロック数分のラインデータ中の２９クロック数分のクライアントデータがバッファメモリに書き込まれる。更に、バッファメモリに書き込まれたクライアントデータが、再生クロック信号ＣＫ３に同期する発振器の発振クロック信号によって読み出されて復元される。

但し、イネーブル信号ＥＮ１が高速であるため、クロック再生回路２０の位相同期ループ回路が適正に追従動作しない場合は、位相比較回路２２の前段に分周カウンタを接続し、この分周カウンタでイネーブル信号ＥＮ１を分周して周波数を下げ、この周波数の下がったイネーブル信号を位相比較回路２２へ入力する。更に、ＶＣＯ２４の後段に逓倍回路を接続し、この逓倍回路で再生クロック信号ＣＫ３を分周カウンタの分周比の逆数で逓倍して出力するようにしてもよい。

このように本実施形態のクロック再生用イネーブル生成回路１０では、クロック再生回路２０で再生クロック信号ＣＫ３を再生する際に必要な、Ｍクロック数のラインデータに対するＮクロック数のクライアントデータの割合（Ｎ／Ｍ）のイネーブル信号ＥＮ１を生成する場合に、加算回路１１、分周カウンタ１２及びコンパレータ１３を用いて行うようにした。

即ち、加算回路１１によって、ラインデータのプリアンブルから抽出したクロック信号ＣＫの１クロックの供給毎に１ずつ加算処理を行い、この加算結果ＡＤ１が負の値であれば、第１の数式（Ｍ−Ｎ）で得られる第１の加算値を加算結果ＡＤ１に加算し、また、ＡＤ１が０又は正の値であれば、第２の数式｛Ｍ×（Ｐ−Ｑ）÷Ｐ−Ｎ｝（但し、Ｐ：２以上の整数、Ｑ：０以上の整数でＱ＜Ｐ＜Ｍ）で得られる第２の加算値を加算結果ＡＤ１に加算し、加算後の加算結果ＡＤ１を出力する。

分周カウンタ１２によって、加算結果ＡＤ１が正の値の期間のみカウント動作を行い、このカウント動作によってクロック信号ＣＫをＰ分周し、この際のカウント値ＣＫ１を出力する。コンパレータ１３によって、加算結果ＡＤ１が負の値の期間又はカウント値ＣＫ１がＱ以上の場合にイネーブル信号ＥＮ１を出力するようにした。

前述のように、Ｍ＝３２、Ｎ＝２９、Ｐ＝８、Ｑ＝１とした場合、第１の数式（Ｍ−Ｎ）で得られる第１の加算値は、（３２−２９）＝３となり、第２の数式｛Ｍ×（Ｐ−Ｑ）÷Ｐ−Ｎ｝で得られる第２の加算値は、｛３２×（８−１）÷８−２９｝＝−１となる。

従って、加算回路１１では、第１の加算値の「３」又は第２の加算値の「−１」を用いた加算処理となるので、加算処理に必要なビット数は２ビットとなり、従来の５ビットと比較して大幅な回路規模の削減を行うことができる。また、加算回路１１を小規模とすることができるので、加算回路１１を高速動作させることができ、イネーブル信号ＥＮ１を簡易な回路構成で高速に生成することができる。従って、クライアントデータの書き込み用の再生クロック信号ＣＫ３も高速に再生することができ、この結果的にデマッピングの処理速度を速くすることができる。また、スループット４０Ｇｂｐｓの高速動作を実現することができる。

クロック再生回路２０は、クロック再生用イネーブル生成回路１０で得られるイネーブル信号ＥＮ１の出力期間中に、Ｍクロック数分のフレーム形式のラインデータから、Ｎクロック数分のクライアントデータを復元するためのクロック信号を再生する。従って、高速に生成されるイネーブル信号ＥＮ１に応じて再生クロック信号ＣＫ３を再生するので、再生クロック信号ＣＫ３も高速に再生することができ、この結果デマッピングの処理速度を速くすることができる。このため、スループット４０Ｇｂｐｓの高速動作を実現することができる。

本発明のクロック再生用イネーブル生成回路及びクロック再生回路は、時分割多重方式等を採用した光伝送システムにおいて、フレーム形式で伝送されてきたラインデータからデマッピングによりクライアントデータを復元する際に、デマッピングを行うためのクロック信号をラインデータから再生する場合などに適用することができる。

従来のクロック再生用イネーブル生成処理の動作を説明するためのタイミングチャートである。 本発明の実施形態によるクロック再生用イネーブル生成回路の構成を示すブロック図である。 上記実施形態のクロック再生用イネーブル生成回路のイネーブル信号を用いるクロック再生回路の構成を示すブロック図である。 上記実施形態のクロック再生用イネーブル生成回路によるイネーブル信号生成処理の動作を説明するためのタイミングチャートである。

符号の説明

１０：クロック再生用イネーブル生成回路
１１：加算回路
１２：分周カウンタ
１３：コンパレータ
２２：位相比較回路
２３：ＬＰＦ
２４：ＶＣＯ
ＣＫ：クロック信号
ＣＫ１：カウント値
ＡＤ１：加算結果
ＥＮ１：イネーブル信号
ＣＫ３：再生クロック信号

Claims (2)

1. Ｍクロック数分（Ｍ：正整数）のクロック信号の出力期間中に、Ｎクロック数分（Ｎ：正整数、但しＮ＜Ｍ）の期間のイネーブル信号を生成するクロック再生用イネーブル生成回路において、
   前記クロック信号の１クロックの供給毎に１ずつ加算処理を行い、この加算処理後の値が負の値であれば、第１の数式（Ｍ−Ｎ）で得られる第１の加算値を前記加算処理後の値に加算し、また、前記加算処理後の値が０又は正の値であれば、第２の数式｛Ｍ×（Ｐ−Ｑ）÷Ｐ−Ｎ｝（但し、Ｐ：２以上の整数、Ｑ：０以上の整数でＱ＜Ｐ＜Ｍ）で得られる第２の加算値を前記加算処理後の値に加算して加算結果とし、この加算結果を出力する加算回路と、
   前記加算回路の加算結果が正の値の期間のみカウント動作を行い、このカウント動作によって前記クロック信号をＰ分周し、この際のカウント値を出力する分周カウンタと、
   前記加算回路の加算結果が負の値の期間又は前記分周カウンタのカウント値がＱ以上の場合にイネーブル信号を出力するコンパレータと、
   を備えることを特徴とするクロック再生用イネーブル生成回路。
2. 請求項１に記載のクロック再生用イネーブル生成回路と、
   前記クロック再生用イネーブル生成回路から出力されるイネーブル信号を位相比較対象とする位相同期ループ処理に応じて、前記イネーブル信号との位相比較対象としても用いられるクロック信号を発振する位相同期ループ回路と、
   を備えることを特徴とするクロック再生回路。

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