JP2009283906A5 - - Google Patents
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- 半導体基板上にメタルゲート及び高誘電率（High-K）ゲート誘電体膜を有する電界効果トランジスタ（ＦＥＴ）を形成し、
前記ＦＥＴ上に前記High-Kゲート誘電体膜に接触し、前記High-Kゲート誘電体膜の酸化を促進するHigh-K誘電体膜を形成し、
前記High-K誘電体膜は、約１００℃乃至４００℃の温度でアニールされ、前記High-K誘電体膜は、HfO 2 、ZrO 2 、Hf x Si 1-x O 2 、Hf x La 1-x O 2 、Zr x Si 1-x O 2 、La x Si 1-x O 2 、Gd x Si 1-x O 2 、HfZrSiO、HfLaSiO、及びHfGdSiO （ここで、ｘは０と１の間である）のうちの１つにより構成されることを特徴する半導体装置の製造方法。 - 半導体基板上にメタルゲート及び高誘電率（High-K）ゲート誘電体膜を有するｐチャネル電界効果トランジスタ（ｐＦＥＴ）を形成し、
前記ｐＦＥＴ上に前記High-Kゲート誘電体膜に接触し、前記High-Kゲート誘電体膜の酸化を促進するHigh-K誘電体膜を形成し、
前記High-K誘電体膜は、約１００℃乃至４００℃の温度でアニールされ、前記High-K誘電体膜は、HfO 2 、ZrO 2 、Hf x Si 1-x O 2 、Hf x La 1-x O 2 、Zr x Si 1-x O 2 、La x Si 1-x O 2 、Gd x Si 1-x O 2 、HfZrSiO、HfLaSiO、及びHfGdSiO （ここで、ｘは０と１の間である）のうちの１つにより構成されることを特徴する半導体装置の製造方法。 - 半導体基板上にメタルゲート及び高誘電率（High-K）ゲート誘電体膜を有する電界効果トランジスタ（ＦＥＴ）を形成し、
前記ＦＥＴ上に前記High-Kゲート誘電体膜に接触し、前記High-Kゲート誘電体膜の酸化を促進するHigh-K誘電体膜を形成し、
前記High-K誘電体膜は、酸素量が約１０ｐｐｍから容量で約１００％までの雰囲気内で形成されることを特徴する半導体装置の製造方法。 - 前記High-K誘電体膜が、前記ＦＥＴ上から除去される場合、前記High-K誘電体膜は約１０秒から約５分の間前記High-Kゲート誘電体膜に接触されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
- 前記High-K誘電体膜は、約１ｎｍから１００ｎｍの厚さを有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
- 前記High-K誘電体膜は、約１５０℃乃至３５０℃の温度でアニールされることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
- 前記High-K誘電体膜は、酸素量が約１０ｐｐｍから容量で約１００％までの雰囲気内で形成されることを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/124,794 US7932150B2 (en) | 2008-05-21 | 2008-05-21 | Lateral oxidation with high-K dielectric liner |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009283906A JP2009283906A (ja) | 2009-12-03 |
| JP2009283906A5 true JP2009283906A5 (ja) | 2011-10-13 |
Family
ID=41341451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009064980A Pending JP2009283906A (ja) | 2008-05-21 | 2009-03-17 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7932150B2 (ja) |
| JP (1) | JP2009283906A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405116B2 (en) * | 2004-08-11 | 2008-07-29 | Lsi Corporation | Application of gate edge liner to maintain gate length CD in a replacement gate transistor flow |
| DE102010038744B4 (de) | 2010-07-30 | 2012-08-30 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Erhöhung der Robustheit in einem Doppelverspannungsschichtenverfahren in einem Halbleiterbauelement durch Anwenden einer Nasschemie |
| US8304306B2 (en) | 2011-03-28 | 2012-11-06 | International Business Machines Corporation | Fabrication of devices having different interfacial oxide thickness via lateral oxidation |
| US9041116B2 (en) | 2012-05-23 | 2015-05-26 | International Business Machines Corporation | Structure and method to modulate threshold voltage for high-K metal gate field effect transistors (FETs) |
| US8704332B2 (en) | 2012-06-13 | 2014-04-22 | International Business Machines Corporation | Metal oxide semiconductor field effect transistor (MOSFET) gate termination |
| US9093380B2 (en) * | 2013-06-05 | 2015-07-28 | Texas Instruments Incorporated | Dielectric liner added after contact etch before silicide formation |
| US9466492B2 (en) | 2014-05-02 | 2016-10-11 | International Business Machines Corporation | Method of lateral oxidation of NFET and PFET high-K gate stacks |
| US9536794B2 (en) | 2015-03-27 | 2017-01-03 | International Business Machines Corporation | Techniques for dual dielectric thickness for a nanowire CMOS technology using oxygen growth |
| US10593801B2 (en) | 2015-04-10 | 2020-03-17 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| US10593600B2 (en) | 2016-02-24 | 2020-03-17 | International Business Machines Corporation | Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap |
| US10062693B2 (en) | 2016-02-24 | 2018-08-28 | International Business Machines Corporation | Patterned gate dielectrics for III-V-based CMOS circuits |
| US10147875B1 (en) * | 2017-08-31 | 2018-12-04 | Micron Technology, Inc. | Semiconductor devices and electronic systems having memory structures |
| CN109216200B (zh) * | 2018-07-27 | 2021-05-18 | 上海集成电路研发中心有限公司 | 一种基于体硅全包围栅极SOI FinFET的制作方法 |
| US11728405B2 (en) * | 2019-09-28 | 2023-08-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stress-inducing silicon liner in semiconductor devices |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5904517A (en) * | 1998-07-08 | 1999-05-18 | Advanced Micro Devices, Inc. | Ultra thin high K spacer material for use in transistor fabrication |
| US7220635B2 (en) * | 2003-12-19 | 2007-05-22 | Intel Corporation | Method for making a semiconductor device with a metal gate electrode that is formed on an annealed high-k gate dielectric layer |
| JP5050351B2 (ja) * | 2004-01-28 | 2012-10-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US7323423B2 (en) * | 2004-06-30 | 2008-01-29 | Intel Corporation | Forming high-k dielectric layers on smooth substrates |
| US7488656B2 (en) * | 2005-04-29 | 2009-02-10 | International Business Machines Corporation | Removal of charged defects from metal oxide-gate stacks |
| US8338887B2 (en) * | 2005-07-06 | 2012-12-25 | Infineon Technologies Ag | Buried gate transistor |
| JP2007123662A (ja) * | 2005-10-31 | 2007-05-17 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US20070141798A1 (en) * | 2005-12-20 | 2007-06-21 | Intel Corporation | Silicide layers in contacts for high-k/metal gate transistors |
| US20080272437A1 (en) * | 2007-05-01 | 2008-11-06 | Doris Bruce B | Threshold Adjustment for High-K Gate Dielectric CMOS |
-
2008
- 2008-05-21 US US12/124,794 patent/US7932150B2/en not_active Expired - Fee Related
-
2009
- 2009-03-17 JP JP2009064980A patent/JP2009283906A/ja active Pending
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