JP2009253158A - 可変インダクタ - Google Patents

Abstract

【課題】可変インダクタにおいて、スイッチ素子による損失を大きく増大させることなく、インダクタンス値を制御すること。
【解決手段】インダクタ導体４と、インダクタ導体４が配設された領域を含む領域に開口部３及びスリット６を有するグランド導体層２と、スリット６の両側のグランド導体層２間の電気的接続の有無を電気的に選択するスイッチ素子７と、を備える。スイッチ素子７は、グランド導体層２を流れるグランド電流の帰還経路長を変化させて、等価インダクタンス値を変化させる位置に配設される。
【選択図】図１

Description

本発明は、可変インダクタに関する。

高周波発振器には、通常、ＬＣ発振器が使用される。ＬＣ発振器の周波数を可変とするために、バラクタの容量変化を使用する構成が通常使用されている。しかしながら、ＬＣ共振器の内、キャパシタンスＣのみを変化をさせると、ＬＣ共振器のＱ値（quality factor）も変化する。そこで、Ｑ値を変化させないようにするためには、キャパシタンスＣだけでなく、インダクタンスＬも可変であることが求められる。

可変インダクタとして、特許文献１では、螺旋状インダクタの下部に開放端を持つループ状の配線層を複数個と、上記開放端を開放／短絡するスイッチとしての電界効果トランジスタと、螺旋状インダクタと配線層との間に絶縁層とを設け、スイッチを開閉してインダクタンス値を可変する可変インダクタが開示されている。この構成では、スイッチが導通状態の場合には、ループ状の配線層が閉ループを形成し、螺旋状インダクタの磁束密度変化を打ち消す方向に磁界が発生する。従って、スイッチが非導通状態の場合に比べて、インダクタンスを小さくすることができる。

また、特許文献２では、導電層の内の一の最厚の層内のコイル軌道に沿った導電性コイル構造と、コイル構造に接続された二つのポートと、少なくとも一つのスイッチを有し、導電層の一の層内のコイル軌道に沿ったコイル構造の複数の特定の位置の一つに、少なくとも一つのポートを選択的に接続し、これにより可変インダクタの対応する選択的なインダクタンス値を前記二つのポート間に与えるスイッチ構成とを有する可変インダクタが開示されている。この構成では、導通状態とするスイッチを選択して、入出力間の経路長を切り替えることにより、インダクタンスを変化させている。

特開平８−１６２３３１号公報 特開２００７−１４２４１８号公報

しかしながら、特許文献１記載の可変インダクタでは、スイッチが導通状態の場合、螺旋状インダクタからの磁界により励起された誘導電流が、ループ（スイッチがオンの場合）に配置されたスイッチを通る。ループは細い導体からなるため、スイッチは局所的に形成されており、高い電流密度の高周波電流が流れる。そのため、スイッチによる損失が大きくなる課題があった。

また、特許文献２記載の可変インダクタでも、同様に、スイッチは、細いインダクタ導体から成る経路内に、局所的に配置されるため、スイッチによる損失が大きくなるという課題があった。

本発明の主な課題は、可変インダクタにおいて、スイッチ素子による損失を大きく増大させることなく、インダクタンス値を制御することである。

本発明の一視点においては、可変インダクタにおいて、インダクタ導体と、前記インダクタ導体が配設された領域の一部又は全体を含む領域に１又は複数の空所を有するグランド導体層と、前記空所の両側の前記グランド導体層間の電気的接続の有無を電気的に選択するスイッチ素子と、を備えることを特徴とする。

本発明によれば、可変インダクタにおいて、スイッチ素子を通過する電流密度を低減することができ、スイッチ素子による損失を大きく増大させることなく、インダクタンス値を制御することができる。

本発明の実施形態に係る可変インダクタでは、インダクタ導体（図１の４）と、前記インダクタ導体（図１の４）が配設された領域の一部又は全体を含む領域に１又は複数の空所（図１の３、６）を有するグランド導体層（図１の２）と、前記空所（図１の６）の両側の前記グランド導体層（図１の２）間の電気的接続の有無を電気的に選択するスイッチ素子（図１の７）と、を備える。

本発明の実施例１に係る可変インダクタについて図面を用いて説明する。図１は、本発明の実施例１に係る可変インダクタを備えた基板の構成を模式的に示した（Ａ）部分上面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。なお、図１（Ａ）では誘電体基板１を省略している。

実施例１に係る可変インダクタを備えた基板は、誘電体（例えば、ポリイミド）よりなる誘電体基板１の第１面上に、グランド導体層２、インダクタ導体４、信号導体層５ａ、及びスイッチ素子７が形成された基板である。可変インダクタを備えた基板は、スイッチ素子７によってグランド導体層２に形成された複数のスリット６を迂回又は短絡させることで、グランド導体層２に流れるグランド電流の帰還経路長を変化させて、等価インダクタンス値を変化させる。

グランド導体層２は、誘電体基板１の第１面上に配設された導体（例えば、銅めっき）よりなる層であり、グランド電流が流れる。グランド導体層２は、ベタパターンに形成され、空所となる開口部３を有する。開口部３内の領域には、スパイラル状のインダクタ導体４が配設されている。グランド導体層２は、開口部３の端部（図１（Ａ）の左右方向の端部）から外周に向かって延在した空所となる複数のスリット６が形成されている。各スリット６における開口部３の端部の近傍には、スイッチ素子７が配設されている。グランド導体層２は、開口部３の端部（図１（Ａ）の上下方向の端部）から外周に向かって延在した空所となるスロット５ｂが形成されている。スロット５ｂ内の領域には、グランド導体層２と所定の間隔をおいて信号導体層５ａが形成されている。

インダクタ導体４は、誘電体基板１の第１面上のグランド導体層２の開口部３内の領域に、インダクタとして機能するようにスパイラル状に形成された導体（例えば、銅めっき）である。インダクタ導体４の入出力端子の一端（中心側の端部）は、インダクタ導体４のスパイラル部分を迂回するようにして配設されたビア１０、導体層９、及びビア８を介して信号導体層５ａと電気的に接続されている。インダクタ導体４の入出力端子の他端（外周側の端部）は、信号導体層５ａと直接的（一体的）に電気的に接続されている。

信号導体層５ａは、誘電体基板１の第１面上のスロット５ｂ内の領域に線状に形成された導体（例えば、銅めっき）であり、信号が流れる。信号導体層５ａは、グランド導体層２の開口部３内の領域にて、インダクタ導体４と電気的に接続されている。図１（Ａ）の上側の信号導体層５ａは、インダクタ導体４のスパイラル部分を迂回するようにして配設されたビア１０、導体層９、及びビア８を介してインダクタ導体４の入出力端子の一端（中心側の端部）と電気的に接続されている。図１（Ａ）の下側の信号導体層５ａは、インダクタ導体４の入出力端子の他端（外周側の端部）と直接的（一体的）に電気的に接続されている。信号導体層５ａは、スロット５ｂ及びグランド導体層２とともに、コプレーナ線路５を構成する。

スイッチ素子７は、グランド導体層２の各スリット６における開口部３の端部の近傍に形成されたスイッチである。スイッチ素子７は、制御電圧に応じて、スリット６の幅方向の電気的接続（短絡）を選択する。スイッチ素子７には、例えば、ＦＥＴ等のトランジスタを用いることができる。

ビア８は、インダクタ導体４のスパイラル部分を迂回するためのものであり、信号導体層５ａと導体層９の間を電気的に接続し、誘電体基板１中に埋め込まれている。

導体層９は、インダクタ導体４のスパイラル部分を迂回するためのものであり、インダクタ導体４とは異なる層の誘電体基板１中に形成されており、ビア１０を介してインダクタ導体４の入出力端子の一端と電気的に接続されており、ビア８を介して信号導体層５ａと電気的に接続されている。

ビア１０は、インダクタ導体４のスパイラル部分を迂回するためのものであり、インダクタ導体４の入出力端子の一端と導体層９の間を電気的に接続し、誘電体基板１中に埋め込まれている。

次に、本発明の実施例１に係る可変インダクタの動作について説明する。

通常、インダクタ素子においては、信号経路であるインダクタ導体４によるインダクタンス成分が主であるが、帰還経路であるグランド導体層２を通るグランド電流によるインダクタンス成分も存在する。グランド電流は、信号導体層５ａ（インダクタ導体４を含む）に引き寄せられるため、グランド導体層２におけるインダクタ導体４に近いエッジ部分（開口部３、及び、スリット６に接する部分）に偏在する。

従って、スイッチ素子７がオフの場合（スリット６の幅方向の導体間に電気的接続がない場合）、グランド電流は、図１（Ａ）における太字実線の矢印のようにスリット６を迂回するような経路を通る。一方、スイッチ素子７がオンの場合（スリット６の幅方向の導体間に電気的接続がある場合）、最短経路を流れようとするため、図１（Ａ）における太字点線の矢印のようにスイッチ素子７を通ってスリット６を短絡するような経路を通る。このオン／オフ時のグランド電流経路の差は、等価的にインダクタンスの差と見なせるため、スイッチ素子７のオン／オフにより、可変インダクタを実現することができる。

また、等価インダクタンスの変化は、電流経路長変化に起因するため、スリット６の数、及び、スリットの長さ（深さ）により、インダクタンス可変量を増減できる。例えば、スリット６の数、或いは、スリット長が大きくなると、インダクタンスは増大する。

なお、実施例１の構成では、従来例（特許文献２参照）のようにインダクタンスに直接寄与するインダクタ導体の長さを切り替える構成と比べると、インダクタンス可変量は小さい。一方、スイッチ素子による損失について考えると、従来例（特許文献１、特許文献２参照）ではスイッチ素子が細いインダクタ導体から成る経路に配置されているのに対し、実施例１では幅広のグランド導体層から成る経路に配置されている。従って、実施例１はスイッチ素子７を通過する電流密度が小さくなるため、スイッチ素子７による損失は、従来例（特許文献１、特許文献２参照）よりも小さくなる。

ここで、インダクタンスを効果的に制御するために、図２に示す解析モデルを使用して、スリットの構造パラメータの影響について検討を行った。計算の簡単化のために、インダクタ構造を細い信号導体層５ａを持つコプレーナ線路（信号線路幅３μｍ、グランド間距離１００μｍ）とし、比誘電率ε_ｒの均質媒体で囲まれていると仮定した。また、スイッチがオフの場合をスリットが有る構造、オンの場合をスリットが無い構造であると仮定した。ここでは、スリット長さＬ_ｓｌｔ、スリット幅Ｗ_ｓｌｔ、隣接するスリット間のスリット間隔Ｓ_ｓｌｔ、導体層の厚さｔをパラメータとして、等価的なインダクタンスの変化と見なせる通過位相の変化を計算した。

スリット幅Ｗ_ｓｌｔと、スリット間隔Ｓ_ｓｌｔに対する通過位相変化率（スリットが無い場合に対する通過位相の変化率）の計算結果を、図３（Ａ）に示す。ここでは、Ｌ_ｓｌｔ＝１５０μｍ、ｔ＝２μｍ、スリット数は３である。なお、インダクタ構造が均質媒体内で囲まれていると仮定しているため、通過位相変化率は、周波数、及び、比誘電率ε_ｒに依存しない。スリット幅Ｗ_ｓｌｔ、スリット間隔Ｓ_ｓｌｔが大きくなるにつれて、どちらも、通過位相変化率は大きくなっている。しかしながら、スリット間隔Ｓ_ｓｌｔでは、変化が小さく緩やかであるのに対して、スリット幅Ｗ_ｓｌｔでは、スリット幅Ｗ_ｓｌｔが小さい領域で急激に変化している。従って、大きな通過位相変化率を得るとともに、製造時におけるスリット幅ｗ_ｓｌｔのばらつきが通過位相変化率へ及ぼす影響を低減するためには、スリット幅Ｗ_ｓｌｔは或る一定以上の値を取ることが望ましいといえる。

導体層の厚さｔをパラメータとして、スリット幅Ｗ_ｓｌｔに対する位相変化率を計算した結果を、図３（Ｂ）に示す。通過位相変化率が急激に変化する領域は、厚さｔが大きくなるにつれて広がっている。これは、厚さｔが大きいほど、スリットの両側の導体間で発生する容量が増大し、スリット間隔Ｗ_ｓｌｔが大きい領域でも、高周波グランド電流がスリットを横切って通過し易くなるためである。そこで、急激に変化する領域を厚さｔで規格化すると、厚さｔの５倍程度以下の領域であるといえる。従って、スリット幅Ｗ_ｓｌｔの変化（ばらつき）に対して、急激な通過位相変化率の変化を避けるためには、スリット幅Ｗ_ｓｌｔは厚さｔの５倍以上であることが望ましいといえる。

実施例１によれば、可変インダクタにおいて、電流経路を切り替えるスイッチ素子７を通過する電流密度を低減することができ、スイッチ素子７による損失を大きく増大させることなく、インダクタンス値を制御することができる。

本発明の実施例２に係る可変インダクタについて図面を用いて説明する。図４は、本発明の実施例２に係る可変インダクタを備えた基板の構成を模式的に示した（Ａ）部分上面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。なお、図４（Ａ）では誘電体基板１を省略している。

実施例２に係る可変インダクタを備えた基板は、誘電体（例えば、ポリイミド）よりなる誘電体基板１の第１面上に、グランド導体層２、インダクタ導体４、及び信号導体層５ａが形成されるとともに、誘電体基板１の第２面（第１面の反対面）上に、バイパス導体層１１ａ、１１ｂ、及びスイッチ素子７が形成された基板である。可変インダクタを備えた基板は、スイッチ素子７によってグランド導体層２に形成された開口部３を迂回又は短絡（バイパス導体層１１ａ、１１ｂを介して短絡）させることで、グランド導体層２に流れるグランド電流の帰還経路長を変化させて、等価インダクタンス値を変化させる。

グランド導体層２は、誘電体基板１の第１面上に配設された導体（例えば、銅めっき）よりなる層であり、グランド電流が流れる。グランド導体層２は、ベタパターンに形成され、空所となる開口部３を有する。開口部３内の領域には、スパイラル状のインダクタ導体４が配設されている。グランド導体層２は、開口部３の端部（図１（Ａ）の上下方向の端部）から外周に向かって延在した空所となるスロット５ｂが形成されている。スロット５ｂ内の領域には、グランド導体層２と所定の間隔をおいて信号導体層５ａが形成されている。

インダクタ導体４は、誘電体基板１の第１面上のグランド導体層２の開口部３内の領域に、インダクタとして機能するようにスパイラル状に形成された導体（例えば、銅めっき）である。インダクタ導体４の入出力端子の一端（中心側の端部）は、インダクタ導体４のスパイラル部分を迂回するようにして配設されたビア１０、導体層９、及びビア８を介して信号導体層５ａと電気的に接続されている。インダクタ導体４の入出力端子の他端（外周側の端部）は、信号導体層５ａと直接的（一体的）に電気的に接続されている。

信号導体層５ａは、誘電体基板１の第１面上のスロット５ｂ内の領域に線状に形成された導体（例えば、銅めっき）であり、信号が流れる。信号導体層５ａは、グランド導体層２の開口部３内の領域にて、インダクタ導体４と電気的に接続されている。図４（Ａ）の上側の信号導体層５ａは、インダクタ導体４のスパイラル部分を迂回するようにして配設されたビア１０、導体層９、及びビア８を介してインダクタ導体４の入出力端子の一端（中心側の端部）と電気的に接続されている。図４（Ａ）の下側の信号導体層５ａは、インダクタ導体４の入出力端子の他端（外周側の端部）と直接的（一体的）に電気的に接続されている。信号導体層５ａは、スロット５ｂ及びグランド導体層２とともに、コプレーナ線路５を構成する。

ビア８は、インダクタ導体４のスパイラル部分を迂回するためのものであり、信号導体層５ａと導体層９の間を電気的に接続し、誘電体基板１中に埋め込まれている。

導体層９は、インダクタ導体４のスパイラル部分を迂回するためのものであり、インダクタ導体４とは異なる層の誘電体基板１中に形成されており、ビア１０を介してインダクタ導体４の入出力端子の一端と電気的に接続されており、ビア８を介して信号導体層５ａと電気的に接続されている。

ビア１０は、インダクタ導体４のスパイラル部分を迂回するためのものであり、インダクタ導体４の入出力端子の一端と導体層９の間を電気的に接続し、誘電体基板１中に埋め込まれている。

バイパス導体層１１ａ、１１ｂは、誘電体基板１の第２面上に配設され、グランド導体層２の開口部３の中央をコプレーナ線路５の配線方向に横断するように配された導体（例えば、銅めっき）よりなる層である。バイパス導体層１１ａとバイパス導体層１１ｂとは、開口部３の領域内で分断されている。バイパス導体層１１ａは、ビア１２を介して一方（図４（Ａ）の上側）のコプレーナ線路５の両側のグランド導体層２と電気的に接続されている。バイパス導体層１１ｂは、ビア１３を介して他方（図４（Ａ）の下側）のコプレーナ線路５の両側のグランド導体層２と電気的に接続されている。バイパス導体層１１ａとバイパス導体層１１ｂの間の分断部１４には、スイッチ素子７が形成されている。

ビア１２は、バイパス導体層１１ａと、一方（図４（Ａ）の上側）のコプレーナ線路５の両側のグランド導体層２との間を電気的に接続し、誘電体基板１中に埋め込まれている。

ビア１３は、バイパス導体層１１ｂと、他方（図４（Ａ）の下側）のコプレーナ線路５の両側のグランド導体層２との間を電気的に接続し、誘電体基板１中に埋め込まれている。

スイッチ素子７は、バイパス導体層１１ａとバイパス導体層１１ｂの間の分断部１４に形成されたスイッチである。スイッチ素子７は、制御電圧に応じて、バイパス導体層１１ａとバイパス導体層１１ｂの間の電気的接続（短絡）を選択する。スイッチ素子７には、例えば、ＦＥＴ等のトランジスタを用いることができる。

次に、本発明の実施例２に係る可変インダクタの動作について説明する。

スイッチ素子７がオフの場合（分断部１４の両側の導体間に電気的接続がない場合）、グランド電流は、図４（Ａ）における太字実線の矢印のように開口部３を迂回するような経路を通る。一方、スイッチ素子７がオンの場合（分断部１４の両側の導体間に電気的接続がある場合）、グランド電流は、最短経路を流れようとするため、図４（Ａ）における太字点線の矢印のようにコプレーナ線路５のグランド導体層２と直接接続するバイパス導体層１１ａ、スイッチ素子７、バイパス導体層１１ｂを通って開口部３を短絡するような経路を通る。このオン／オフ時のグランド電流経路の差により、実施例１と同様に、可変インダクタが実現できる。

実施例２によれば、実施例１と同様な効果を奏する。

本発明の実施例３に係る可変インダクタについて図面を用いて説明する。図５は、本発明の実施例３に係る可変インダクタを備えた基板の構成を模式的に示した（Ａ）部分上面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。なお、図５（Ａ）では誘電体基板１を省略している。

実施例３に係る可変インダクタを備えた基板は、誘電体（例えば、ポリイミド）よりなる誘電体基板１の第１面上に、インダクタ導体４、及び信号導体層１５ａが形成されるとともに、誘電体基板１の第２面（第１面の反対面）上に、グランド導体層１６、及びスイッチ素子７が形成された基板である。可変インダクタを備えた基板は、スイッチ素子７によってグランド導体層１６に形成されたスロット１７を迂回又は短絡させることで、グランド導体層１６に流れるグランド電流の帰還経路長を変化させて、等価インダクタンス値を変化させる。

インダクタ導体４は、誘電体基板１の第１面上に、インダクタとして機能するようにスパイラル状に形成された導体（例えば、銅めっき）である。インダクタ導体４の入出力端子の一端（中心側の端部）は、インダクタ導体４のスパイラル部分を迂回するようにして配設されたビア１０、導体層９、及びビア８を介して信号導体層１５ａと電気的に接続されている。インダクタ導体４の入出力端子の他端（外周側の端部）は、信号導体層１５ａと直接的（一体的）に電気的に接続されている。

信号導体層１５ａは、誘電体基板１の第１面上に線状に形成された導体（例えば、銅めっき）であり、信号が流れる。信号導体層１５ａは、インダクタ導体４と電気的に接続されている。図５（Ａ）の上側の信号導体層１５ａは、インダクタ導体４のスパイラル部分を迂回するようにして配設されたビア１０、導体層９、及びビア８を介してインダクタ導体４の入出力端子の一端（中心側の端部）と電気的に接続されている。図５（Ａ）の下側の信号導体層１５ａは、インダクタ導体４の入出力端子の他端（外周側の端部）と直接的（一体的）に電気的に接続されている。信号導体層１５ａは、グランド導体層１６とともに、マイクロストリップ線路１５を構成する。

ビア８は、インダクタ導体４のスパイラル部分を迂回するためのものであり、信号導体層１５ａと導体層９の間を電気的に接続し、誘電体基板１中に埋め込まれている。

導体層９は、インダクタ導体４のスパイラル部分を迂回するためのものであり、インダクタ導体４とは異なる層の誘電体基板１中に形成されており、ビア１０を介してインダクタ導体４の入出力端子の一端と電気的に接続されており、ビア８を介して信号導体層１５ａと電気的に接続されている。

ビア１０は、インダクタ導体４のスパイラル部分を迂回するためのものであり、インダクタ導体４の入出力端子の一端と導体層９の間を電気的に接続し、誘電体基板１中に埋め込まれている。

グランド導体層１６は、誘電体基板１の第２面上に配設された導体（例えば、銅めっき）よりなる層であり、グランド電流が流れる。グランド導体層１６は、ベタパターンに形成され、インダクタ導体４を横切るように形成された空所となる複数のスロット１７を有する。スロット１７内の中央部には、スイッチ素子７が配設されている。

スイッチ素子７は、グランド導体層１６の各スロット１７の中央部に形成されたスイッチである。スイッチ素子７は、制御電圧に応じて、スロット１７の幅方向の電気的接続（短絡）を選択する。スイッチ素子７には、例えば、ＦＥＴ等のトランジスタを用いることができる。

次に、本発明の実施例３に係る可変インダクタの動作について説明する。

スイッチ素子７がオフの場合（スロット１７の両側の導体間に電気的接続がない場合）、グランド電流は、図５（Ａ）における太字実線の矢印のように、インダクタ導体４から離れた領域ではスロット１７のエッジ部分に沿って迂回するような経路を通り、インダクタ導体４付近ではインダクタ導体４の真下のグランド導体層１６で折り返すような経路を通る。一方、スイッチ素子７がオンの場合（スロット１７の両側の導体間に電気的接続がある場合）、グランド電流は、図５（Ａ）における太字点線の矢印のようにマイクロストリップ線路１５のグランド導体層１６間を直接接続するスイッチ素子７、グランド導体層１６（スロット１７間の部分）、スイッチ素子７、グランド導体層１６（スロット１７間の部分）、スイッチ素子７を通って各スロット１７間を短絡するような経路を通る。このオン／オフ時のグランド電流経路の差により、実施例１と同様に、可変インダクタが実現できる。

実施例３によれば、実施例１と同様な効果を奏する。

なお、実施例１〜３では、インダクタ導体４として、スパイラルインダクタの例を示したが、メアンダラインや所望のインダクタンスが得られるような長さを持つ導体を使用しても構わない。

また、実施例１〜３では、スイッチ素子７として、トランジスタの例を示したが、ＭＥＭＳ（micro electro mechanical systems）スイッチ等、電気的な接続をオン／オフすることができる素子であればよい。

また、実施例１〜３では、インダクタ導体４及びグランド導体層２、１６を主に誘電体基板１の両面又は片面に形成した構成を示したが、もちろん、多層配線プロセス（ＣＭＯＳプロセス等）を使用した構成でもよい。この場合、インダクタ導体、グランド導体、スイッチ素子等をそれぞれ異なる層に形成してもよく、インダクタ導体、グランド導体を複数の層にまたがって構成してもよい。

また、グランド電流は、基本的に最短経路を通るため、大きな変化量が得られるように、インダクタの入出力線路の位置を離すこと（図１、図４、図５のように一方の線路５、１５（図の上側の線路）と他方の線路５、１５（図の下側の線路）とがインダクタ導体４を挟んで対向する配置に配置すること）が望ましい。

本発明の実施例１に係る可変インダクタを備えた基板の構成を模式的に示した（Ａ）部分上面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。 インダクタの通過位相変化率を計算するための解析モデルである。 解析モデルに係るインダクタの通過位相変化率の計算結果であり、（Ａ）はスリット幅ｗ_ｓｌｔとスリット間隔ｓ_ｓｌｔに対する通過位相変化率の変化、（Ｂ）は導体層の厚さｔに対する通過位相変化率の変化である。 本発明の実施例２に係る可変インダクタを備えた基板の構成を模式的に示した（Ａ）部分上面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。 本発明の実施例３に係る可変インダクタを備えた基板の構成を模式的に示した（Ａ）部分上面図、（Ｂ）Ｘ−Ｘ´間の断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。

符号の説明

１ 誘電体基板
２ グランド導体層
３ 開口部
４ インダクタ導体
５ コプレーナ線路
５ａ 信号導体層
５ｂ スロット
６ スリット
７ スイッチ素子
８、１０ ビア
９ 導体層
１１ａ、１１ｂ バイパス導体層
１２、１３ ビア
１４ 分断部
１５ マイクロストリップ線路
１５ａ 信号導体層
１６ グランド導体層
１７ スロット

Claims (9)

1. インダクタ導体と、
   前記インダクタ導体が配設された領域の一部又は全体を含む領域に１又は複数の空所を有するグランド導体層と、
   前記空所の両側の前記グランド導体層間の電気的接続の有無を電気的に選択するスイッチ素子と、
   を備えることを特徴とする可変インダクタ。
2. 前記スイッチ素子は、前記グランド導体層を流れるグランド電流の帰還経路長を変化させて、等価インダクタンス値を変化させる位置に配設されることを特徴とする請求項１記載の可変インダクタ。
3. 前記インダクタ導体は、誘電体層の第１面に形成され、
   前記グランド導体層は、前記誘電体層の第１面、又は、前記第１面の反対側の第２面に形成され、
   前記空所は、前記インダクタ導体を含む領域に配された開口部と、前記開口部の端部から外周に向かって延在した１又は複数のスリットとを含み、
   前記スイッチ素子は、前記スリットの両側の前記グランド導体層間の電気的接続の有無を電気的に選択することを特徴とする請求項１又は２記載の可変インダクタ。
4. 前記スリットは、複数個形成されており、
   前記スリットの幅は、前記グランド導体層の厚さの５倍以上であることを特徴とする請求項３記載の可変インダクタ。
5. 前記空所は、前記開口部の端部から外周に向かって延在したスロットを含み、
   前記インダクタ導体は、前記スロット内に形成された信号導体層と電気的に接続されていることを特徴とする請求項３又は４記載の可変インダクタ。
6. 前記インダクタ導体は、誘電体層の第１面に形成され、
   前記グランド導体層は、前記誘電体層の前記第１面に形成され、
   前記空所は、前記インダクタ導体を含む領域に配された開口部を含み、
   前記グランド導体層は、前記誘電体層の前記第１面の反対側の第２面に配設されたバイパス導体に電気的に接続され、
   前記バイパス導体は、前記開口部を横断するように配置されるとともに、中間で分断された分断部を有し、
   前記スイッチ素子は、前記分断部の両側の前記バイパス導体間の電気的接続の有無を電気的に選択することを特徴とする請求項１又は２記載の可変インダクタ。
7. 前記空所は、前記開口部の端部から外周に向かって延在したスロットを含み、
   前記インダクタ導体は、前記スロット内に形成された信号導体層と電気的に接続されていることを特徴とする請求項６記載の可変インダクタ。
8. 前記インダクタ導体は、誘電体層の第１面に形成され、
   前記グランド導体層は、前記誘電体層の前記第１面の反対側の第２面に形成され、
   前記空所は、前記インダクタ導体を横切るように配された１又は複数のスロットを含み、
   前記スイッチ素子は、前記スロットの両側の前記グランド導体層間の電気的接続の有無を電気的に選択することを特徴とする請求項１又は２記載の可変インダクタ。
9. 前記スロットは、複数個形成されており、
   前記スロットの幅は、前記グランド導体層の厚さの５倍以上であることを特徴とする請求項８記載の可変インダクタ。

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