WO2023119717A1 - デジタル移相回路及びデジタル移相器 - Google Patents

デジタル移相回路及びデジタル移相器 Download PDF

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WO2023119717A1
WO2023119717A1 PCT/JP2022/030581 JP2022030581W WO2023119717A1 WO 2023119717 A1 WO2023119717 A1 WO 2023119717A1 JP 2022030581 W JP2022030581 W JP 2022030581W WO 2023119717 A1 WO2023119717 A1 WO 2023119717A1
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digital phase
phase shift
electronic switch
line
ground conductor
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Application number
PCT/JP2022/030581
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English (en)
French (fr)
Inventor
雄介 上道
Original Assignee
株式会社フジクラ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 株式会社フジクラ filed Critical 株式会社フジクラ
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/185—Phase-shifters using a diode or a gas filled discharge tube
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/184—Strip line phase-shifters

Definitions

  • the present invention relates to digital phase shift circuits and digital phase shifters. This application claims priority based on Japanese Patent Application No. 2021-211348 filed in Japan on December 24, 2021, the content of which is incorporated herein.
  • a digitally controlled phase shift circuit targeting high-frequency signals such as microwaves, quasi-millimeter waves, or millimeter waves has been disclosed (see, for example, Non-Patent Document 1).
  • the digital phase shift circuit comprises a signal line, an inner line, an outer line, a first ground conductor, a second ground conductor, a first electronic switch, a second electronic switch, and a capacitor.
  • the signal line is arranged to extend in a predetermined direction.
  • the inner lines are arranged on one side and the other side of the signal line and are separated from the signal line by 10 ⁇ m.
  • the outer line is provided at a position farther from the signal line than the inner line on one side and the other side of the signal line.
  • a first ground conductor is electrically connected to one end of each of the inner line and the outer line.
  • a second ground conductor is electrically connected to the other end of the outer line.
  • the first electronic switch is connected between the other end of the inner line on one side and the second ground conductor.
  • a second electronic switch is connected between the other end of the other inner line and the second ground conductor.
  • a capacitor is connected between the signal line and the second ground conductor.
  • the inventor of the present application found that in the conventional configuration example, the higher the signal frequency, the greater the loss of the high-frequency signal, and that the loss of the high-frequency signal is caused by the capacitance value of the capacitor. Therefore, the inventors of the present application came up with the idea that signal loss can be reduced by reducing the capacitance value of the capacitor as much as possible for use at higher frequencies.
  • the amount of delay by the digital phase shift circuit is proportional to the square root of the product of the inductance value and the capacitance value of the digital phase shift circuit. Therefore, if the capacitance value of the capacitor is decreased, the capacitance value of the digital phase shift circuit is decreased, and a sufficient delay amount may not be obtained.
  • a first aspect of the present invention is a signal line extending in a predetermined direction, and two inner lines arranged on both sides of the signal line, one side and the other side, at a predetermined distance from the signal line. and two outer lines provided at positions farther from the signal line than the inner line on both sides of the one side and the other side, and electrically connected to one end of each of the inner line and the outer line.
  • a second ground conductor electrically connected to the other end of the outer line; and the other end of the inner line on the one side and the second ground conductor.
  • a first electronic switch connected between and a second electronic switch connected between the other end of the inner line on the other side and the second ground conductor, wherein the predetermined distance is a digital phase shift circuit, set to less than 10 ⁇ m.
  • the predetermined distance may be set to 2 ⁇ m or less.
  • the digital phase shift circuit according to the first aspect of the present invention may comprise a third electronic switch connected between the signal line and the first ground conductor or the second ground conductor. .
  • a capacitor connected between the signal line and the second ground conductor, and a capacitor between the signal line and the second ground conductor: , and a fourth electronic switch connected in series with the capacitor, wherein the size of the upper electrode of the capacitor may be less than or equal to the width of the signal line.
  • the first electronic switch and the second electronic switch are field effect transistors, and the size of the field effect transistor is the first ground.
  • the length may be equal to or greater than the sum of the width of the conductor and the width of the second ground conductor.
  • a portion corresponding to between the outer line and the inner line in both or one of the first ground conductor and the second ground conductor is multi-layered. It may be formed with a structure.
  • the signal line is formed on a first conductive layer, and the inner line faces the first conductive layer with an insulating layer interposed therebetween. It may be formed in two conductive layers.
  • a plurality of the above-described digital phase shift circuits are cascade-connected, and a signal in a frequency band from a first frequency to a second frequency higher than the first frequency is cascade-connected.
  • a digital phase shifter that phase-shifts by a plurality of the digital phase shift circuits arranged as above.
  • the digital phase shift circuit has a low delay mode in which the first electronic switch and the second electronic switch are set to a closed state, and a low delay mode in which the first electronic switch and the second electronic switch are set to an open state.
  • the magnitude relationship of the amplitude of the signal that changes according to the control state of the operation mode of the plurality of digital phase shift circuits is determined by the frequency of the signal is the first frequency and the frequency of the signal is the second frequency.
  • a plurality of the above-described digital phase shift circuits are cascade-connected, and a signal in a frequency band from a first frequency to a second frequency higher than the first frequency is cascade-connected.
  • a digital phase shifter that phase-shifts by a plurality of the digital phase shift circuits arranged as above.
  • the digital phase shift circuit has a low delay mode in which the first electronic switch and the second electronic switch are set to a closed state, and a low delay mode in which the first electronic switch and the second electronic switch are set to an open state.
  • a high delay mode set to The magnitude relationship between the amplitude of the signal in the case of the high delay mode is the case where the frequency of the signal is the first frequency and the case where the frequency of the signal is the second frequency.
  • FIG. 1 is a perspective view of a digital phase shift circuit according to this embodiment; FIG. It is the schematic which looked at the digital phase shift circuit which concerns on this embodiment from + Z direction. It is the schematic which looked at the conventional digital phase shift circuit from the +Z direction. It is a figure explaining the high delay mode which concerns on this embodiment. It is a figure explaining the low delay mode which concerns on this embodiment.
  • 1 is a schematic configuration diagram of a digital phase shifter according to this embodiment; FIG. It is a figure which shows the 1st modification of the digital phase shift circuit which concerns on this embodiment. It is a figure which shows the 2nd modification of the digital phase shift circuit which concerns on this embodiment.
  • FIG. 1 is a perspective view of a digital phase shift circuit according to this embodiment.
  • the digital phase shift circuit A of this embodiment includes a signal line 1, two inner lines 2 (first inner line 2a and second inner line 2b), two outer lines 3 (first outer line 3a and second outer line 3b), two ground conductors 4 (first ground conductor 4a and second ground conductor 4b), capacitor 5, a plurality of connection conductors 6, four electronic switches 7 (second 1 electronic switch 7 a , a second electronic switch 7 b , a third electronic switch 7 c and a fourth electronic switch 7 d ) and a switch control section 8 .
  • the signal line 1 is a linear belt-shaped conductor extending in a predetermined direction. That is, the signal line 1 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length. In the example shown in FIG. 1, the signal line 1 carries a signal S from the front side (the side where the capacitor 5 of the digital phase shift circuit A of the present embodiment is provided) toward the back side, which is the opposite side. flow.
  • Signal S is a high-frequency signal having a frequency band of microwave, sub-millimeter wave, or millimeter wave.
  • the X-axis direction (that is, the direction parallel to the extending direction of the signal line 1) is defined as the X-axis direction, and the left-right direction perpendicular to the front-rear direction is defined as the Y-axis direction.
  • the up-down direction (vertical direction) perpendicular to both is defined as the Z-axis direction.
  • the +X direction is the direction from the front side to the back side in the X-axis direction
  • the -X direction is the opposite direction to the +X direction.
  • the +Y direction is a direction proceeding to the right in the Y-axis direction
  • the -Y direction is the opposite direction to the +Y direction.
  • the +Z direction is a direction proceeding upward in the Z-axis direction, and the -Z direction is the direction opposite to the +Z direction.
  • the side of the digital phase shift circuit A on which the capacitor 5 is arranged is called the front side, and the opposite side is called the rear side.
  • the side of the digital phase shift circuit A on which the first outer line 3a is arranged is called the right side, and the side on which the second outer line 3b is arranged is called the left side.
  • the side of the digital phase shift circuit A on which the signal line 1 is arranged is called the upper side, and the side on which the ground conductor 4 is arranged is called the lower side.
  • the actual installation posture of the digital phase shift circuit A is not limited to the posture of the present embodiment, and any posture may be adopted.
  • the first inner line 2a is a straight belt-shaped conductor. That is, the first inner line 2a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length. The first inner line 2a extends in the same direction as the signal line 1 extends. The first inner line 2a is provided in parallel with the signal line 1 and separated by a predetermined distance M. Specifically, the first inner line 2a is arranged on one side of the signal line 1 with a predetermined distance M therebetween. In other words, the first inner line 2a is spaced apart from the signal line 1 by a predetermined distance M in the +Y-axis direction.
  • the second inner line 2b is a straight belt-shaped conductor. That is, like the first inner line 2a, the second inner line 2b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the second inner line 2b extends in the same direction as the signal line 1 extends.
  • the second inner line 2b is provided in parallel with the signal line 1 and separated by a predetermined distance M.
  • the second inner line 2b is arranged on the other side of the signal line 1 with a predetermined distance M therebetween. In other words, the second inner line 2b is spaced apart from the signal line 1 by a predetermined distance M in the -Y-axis direction.
  • the predetermined distance M is set to less than 10 ⁇ m. More preferably, the predetermined distance M is, for example, 2 ⁇ m or less, and it is desirable to bring the inner line 2 as close to the signal line 1 as possible. In this embodiment, the inner line 2 is brought close to the manufacturing limit or near the manufacturing limit with respect to the signal line 1 .
  • the first outer line 3a is a linear belt-shaped conductor provided on one side of the signal line 1 at a position farther from the signal line 1 than the first inner line 2a. That is, the first outer line 3a is a linear belt-shaped conductor arranged in the +Y direction from the first inner line 2a.
  • the first outer line 3a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the first outer line 3a is provided parallel to the signal line 1 at a predetermined distance from the signal line 1 with the first inner line 2a interposed therebetween.
  • the first outer line 3a extends in the same direction as the signal line 1, like the first inner line 2a and the second inner line 2b.
  • the second outer line 3b is a linear belt-shaped conductor provided on the other side of the signal line 1 at a position farther from the signal line 1 than the second inner line 2b. That is, the second outer line 3b is a straight belt-shaped conductor arranged in the -Y direction from the second inner line 2b.
  • the second outer line 3b is, like the first outer line 3a, a long plate-shaped conductor having a constant width, a constant thickness and a predetermined length.
  • the second outer line 3b is provided parallel to the signal line 1 at a predetermined distance from the signal line 1 with the second inner line 2b interposed therebetween.
  • the second outer line 3b extends in the same direction as the signal line 1, like the first inner line 2a and the second inner line 2b.
  • the first ground conductor 4a is a linear ground conductor provided on one end side (+X direction side) of each of the first inner line 2a, the second inner line 2b, the first outer line 3a, and the second outer line 3b. It is a strip conductor.
  • the first ground conductor 4a is electrically connected to one end of each of the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b.
  • the first ground conductor 4a is a long plate-shaped conductor having a constant width, a constant thickness and a predetermined length.
  • the first ground conductor 4a is provided so as to be orthogonal to the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b extending in the same direction. . That is, the first ground conductor 4a is arranged to extend in the Y-axis direction. The first ground conductor 4a is provided below the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b at a predetermined distance.
  • the first ground conductor 4a is set so that one end, which is the end in the +Y direction, is substantially at the same position as the right edge of the first outer line 3a.
  • the first ground conductor 4a is set so that the other end, which is the end in the -Y direction, is substantially at the same position as the left edge of the second outer line 3b.
  • the second ground conductor 4b is a straight line provided on the other end side (-X direction side) of each of the first inner line 2a, the second inner line 2b, the first outer line 3a, and the second outer line 3b. It is a strip-shaped conductor.
  • the second ground conductor 4b is a long plate-shaped conductor having a constant width, a constant thickness and a predetermined length, like the first ground conductor 4a.
  • the second ground conductor 4b is arranged parallel to the first ground conductor 4a, and, like the first ground conductor 4a, the first inner line 2a, the second inner line 2b, the first are provided so as to be orthogonal to the outer line 3a and the second outer line 3b.
  • the second ground conductor 4b is provided below the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b at a predetermined distance.
  • the second ground conductor 4b is set such that one end, which is the end in the +Y direction, is substantially at the same position as the right edge of the first outer line 3a.
  • the second ground conductor 4b is set so that the other end, which is the end in the -Y direction, is substantially at the same position as the left edge of the second outer line 3b.
  • the second ground conductor 4b has the same position in the Y-axis direction as the first ground conductor 4a.
  • the capacitor 5 is provided between the signal line 1 and the first ground conductor 4a or the second ground conductor 4b.
  • the capacitor 5 has an upper electrode connected to the signal line 1 and a lower electrode electrically connected to the fourth electronic switch 7d.
  • the capacitor 5 is a thin film capacitor of MIM (Metal Insulator Metal) structure.
  • the capacitor 5 may be a parallel-plate capacitor or a comb-tooth-opposed capacitor (interdigital capacitor).
  • the capacitance value C of the digital phase shift circuit A includes the capacitance value Ca of the capacitor 5 .
  • connection conductors 6 includes at least connection conductors 6a to 6f.
  • the connection conductor 6a is a conductor that electrically and mechanically connects one end of the first inner line 2a and the first ground conductor 4a.
  • the connection conductor 6a is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of the first inner line 2a, and the other end (lower end) is connected to the upper surface of the first ground conductor 4a. Connecting.
  • connection conductor 6b is a conductor that electrically and mechanically connects one end of the second inner line 2b and the first ground conductor 4a.
  • connection conductor 6b is a conductor extending in the Z-axis direction like the connection conductor 6a. It is connected to the upper surface of the ground conductor 4a.
  • connection conductor 6c is a conductor that electrically and mechanically connects one end of the first outer line 3a and the first ground conductor 4a.
  • connection conductor 6c is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of one end of the first outer line 3a, and the other end (lower end) is connected to the first ground conductor 4a. Connect to top.
  • connection conductor 6d is a conductor that electrically and mechanically connects the other end of the first outer line 3a and the second ground conductor 4b.
  • connection conductor 6d is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of the other end of the first outer line 3a, and the other end (lower end) is connected to the second ground conductor 4b. connect to the top of the
  • connection conductor 6e is a conductor that electrically and mechanically connects one end of the second outer line 3b and the first ground conductor 4a.
  • connection conductor 6e is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of one end of the second outer line 3b, and the other end (lower end) is connected to the first ground conductor 4a. Connect to top.
  • connection conductor 6f is a conductor that electrically and mechanically connects the other end of the second outer line 3b and the second ground conductor 4b.
  • connection conductor 6f is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of the other end of the second outer line 3b, and the other end (lower end) is connected to the second ground conductor 4b. connect to the top of the
  • connection conductor 6g is a conductor that electrically and mechanically connects the other end of the signal line 1 and one end of the capacitor 5.
  • connection conductor 6g is a conductor extending in the Z-axis direction, and has one end (upper end) connected to the lower surface of the other end of the signal line 1 and the other end (lower end) connected to one end of the capacitor 5 .
  • the first electronic switch 7a is connected between the other end of the first inner line 2a and the second ground conductor 4b.
  • the first electronic switch 7a is, for example, a MOSFET (field effect transistor), and has a drain terminal electrically connected to the other end of the first inner line 2a and a source terminal electrically connected to the second ground conductor 4b. , and the gate terminal is electrically connected to the switch control section 8 .
  • the size of the first electronic switch 7a is equal to or greater than the width of the second ground conductor 4b.
  • the first electronic switch 7a is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal.
  • a closed state is a state in which the drain terminal and the source terminal are conducting.
  • the open state is a state in which the drain terminal and the source terminal are not electrically connected and the electrical connection is interrupted.
  • the first electronic switch 7a is in a conductive state in which the other end of the first inner line 2a and the second ground conductor 4b are electrically connected, or in a broken state in which the electrical connection is interrupted. state.
  • the second electronic switch 7b is connected between the other end of the second inner line 2b and the second ground conductor 4b.
  • the second electronic switch 7b is, for example, a MOSFET, and has a drain terminal connected to the other end of the second inner line 2b, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch controller. 8 is connected.
  • the size of the second electronic switch 7b is equal to or greater than the width of the second ground conductor 4b.
  • the second electronic switch 7b is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal. Under the control of the switch controller 8, the second electronic switch 7b is in a conductive state in which the other end of the second inner line 2b and the second ground conductor 4b are electrically connected, or in a broken state in which the electrical connection is interrupted. state.
  • the third electronic switch 7c is connected between the other end of the signal line 1 and the second ground conductor 4b.
  • the third electronic switch 7c is, for example, a MOSFET, and has a drain terminal connected to the other end of the signal line 1, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch controller 8. It is Although the third electronic switch 7c is provided on the other end side of the signal line 1 in the example shown in FIG.
  • the third electronic switch 7c is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal. Under the control of the switch control unit 8, the third electronic switch 7c puts the other end of the signal line 1 and the second ground conductor 4b into a conductive state in which they are electrically connected or in a cutoff state in which the electrical connection is interrupted. .
  • the fourth electronic switch 7d is connected in series with the capacitor 5 between the other end of the signal line 1 and the second ground conductor 4b.
  • the fourth electronic switch 7d is, for example, a MOSFET.
  • the fourth electronic switch 7d has a drain terminal connected to the lower electrode of the capacitor 5, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch controller 8. ing.
  • the fourth electronic switch 7d is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal.
  • the fourth electronic switch 7d is controlled by the switch control unit 8 to bring the lower electrode of the capacitor 5 and the second ground conductor 4b into a conductive state in which they are electrically connected or in a cutoff state to break the electrical connection.
  • the switch control unit 8 is a control circuit that controls the first electronic switch 7a, the second electronic switch 7b, the third electronic switch 7c, and the fourth electronic switch 7d, which are the plurality of electronic switches 7.
  • the switch controller 8 has four output ports.
  • the switch control unit 8 outputs individual gate signals from each output port and supplies them to the respective gate terminals of the plurality of electronic switches 7, thereby individually controlling each of the plurality of electronic switches 7 to be in an open state or a closed state. .
  • FIG. 1 shows a schematic perspective view of the digital phase shift circuit A so that the mechanical structure of the digital phase shift circuit A can be easily understood. , formed as a multi-layer structure.
  • FIG. 2 is a diagram of the digital phase shift circuit A of this embodiment viewed from the +Z direction.
  • the plurality of electronic switches 7 and the switch control section 8 are omitted for convenience of explanation.
  • the signal line 1, the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b are formed on the first conductive layer L1. It is The first ground conductor 4a and the second ground conductor 4b are formed on the second conductive layer L2 facing the first conductive layer L1 with the insulating layer I interposed therebetween. Components formed in the first conductive layer L1 and components formed in the second conductive layer L2 are interconnected by via holes. A plurality of connection conductors 6 correspond to via holes embedded in the insulating layer I. FIG. Further, the positions and number of the via holes are not limited to the configuration illustrated in FIG.
  • the inventor of the present application believes that in the conventional configuration example, the higher the frequency of the signal S, the greater the loss of the signal S. found to be due to the value Ca. Therefore, the inventor of the present application has the idea that the loss of the signal S can be reduced and the size can be reduced by reducing the capacitance value Ca of the capacitor as much as possible for use at a higher frequency. Obtained.
  • the amount of delay by the digital phase shift circuit is proportional to the square root of the product of the inductance value L and the capacitance value C of the digital phase shift circuit. Therefore, if the capacitance value Ca is decreased, the capacitance value C of the digital phase shift circuit is decreased, and a sufficient delay amount may not be obtained. Therefore, the inventor of the present application has found that if the inductance value L is increased by the amount corresponding to the decrease in the capacitance value Ca, it is possible to reduce the loss of the signal S while ensuring a sufficient amount of delay, and to achieve miniaturization. got
  • the present disclosure has been made based on such findings, and has increased the inductance value L by bringing the inner line 2 closer to the signal line 1 than in the conventional configuration, thereby securing a sufficient amount of delay. To reduce the loss of a signal S and to realize miniaturization.
  • FIG. 3 is a schematic diagram of a conventional digital phase shift circuit 100 viewed from the +Z direction.
  • the distance between the signal line 110 and the inner line 120 is set to 10 ⁇ m or more.
  • the predetermined distance M is set shorter than in the conventional digital phase shift circuit 100 . Therefore, the capacitance value Ca of the capacitor 5 of this embodiment can be made lower than that of the capacitor 130 shown in FIG.
  • Reducing the capacitance value Ca contributes to miniaturization of the capacitor 5 .
  • the size of the capacitor 5 can be made equal to or less than the width H2 of the signal line 1 .
  • the digital phase shift circuit A has a high delay mode and a low delay mode as operation modes.
  • the digital phase shift circuit A operates in high delay mode or low delay mode.
  • the high delay mode is a mode in which the signal S is caused to have a first phase difference.
  • the first electronic switch 7a and the second electronic switch 7b are controlled to be open, and the fourth electronic switch 7d is controlled to be closed.
  • a return current R1 flows from one end to the other end in the direction opposite to the signal S. That is, the return current R1 is a current flowing in the -X direction, which is the opposite direction to the signal S flowing in the +X direction.
  • the first electronic switch 7a and the second electronic switch 7b are open, so the return current R1 is mainly in the first outer line 3a and the second outer line 3a, as shown in FIG. It flows in the -X direction on the line 3b.
  • the inductance value L is higher than in the low delay mode. In the high delay mode, it is possible to obtain a higher delay amount than in the low delay mode.
  • the low delay mode is a mode in which the signal S is caused to have a second phase difference smaller than the first phase difference.
  • the first electronic switch 7a and the second electronic switch 7b are controlled to be closed, and the fourth electronic switch 7d is controlled to be open.
  • the return current R2 is mainly in the first inner line 2a and the second inner line 2a, as shown in FIG. It flows in the -X direction on the line 2b. Since the return current R2 flows through the first inner line 2a and the second inner line 2b in the low delay mode, the inductance value L is lower than in the high delay mode. The amount of delay in the low delay mode is lower than the amount of delay in the high delay mode.
  • the first inner line 2a and the second inner line 2b of the present embodiment are closer to the signal line 1 than in the conventional configuration. Therefore, in the low delay mode of this embodiment, the inductance value L is higher than in the low delay mode of the conventional configuration. Therefore, the capacitance value Ca of the capacitor 5 can be made lower than before.
  • FIG. 6 is a schematic configuration diagram of the digital phase shifter B according to this embodiment.
  • the digital phase shifter B includes n (n is an integer equal to or greater than 2) digital phase shift circuits A connected in cascade.
  • the digital phase shifter B phase-shifts a signal S in a predetermined frequency band (hereinafter referred to as "used frequency band") by means of n digital phase shift circuits A connected in cascade.
  • the usable frequency band ranges from the first frequency f1 to the second frequency f2 higher than the first frequency.
  • the digital phase shifter B can operate each of the n digital phase shift circuits A in either a low delay mode or a high delay mode. Therefore, the digital phase shifter B can control the delay amount of the signal S by controlling the operation mode of each of the n digital phase shift circuits A to the low delay mode or the high delay mode.
  • the digital phase shifter B operates the 1 st to i th digital phase shift circuits A among the n digital phase shift circuits A connected in cascade in the low delay mode, and the i+1 th to n th digital phase shift circuits A to operate the digital phase shift circuit A in the high delay mode.
  • the digital phase shifter B can switch the delay control state by arbitrarily changing the value of i.
  • the delay control state indicates the control state of the operation mode of the n digital phase shift circuits A. For example, among the n cascaded digital phase shift circuits A, the first to what number are high delay. mode or low latency mode.
  • n 46
  • the delay control state when i is 0 indicates that all of the n digital phase shift circuits A are in the high delay mode.
  • the delay control state when i is 46 indicates that all n digital phase shift circuits A are in the low delay mode.
  • the magnitude relationship of the signal amplitude in the signal S in each delay control state is as follows: when the frequency of the signal S is the first frequency f1 and when the frequency of the signal S is the second frequency f1. It may be set differently depending on whether it is the frequency f2 or not. That is, the magnitude relationship of the amplitude of the signal S that changes according to the control state of the operation mode of the plurality of digital phase shift circuits A is as follows: when the frequency of the signal S is the first frequency f1 and when the frequency of the signal S is the first frequency f1 2 may be set differently.
  • the amplitude of the signal S when all of the n digital phase shift circuits A are in the low delay mode and the amplitude of the signal S when all of the n digital phase shift circuits A are in the high delay mode may be set differently between when the frequency of the signal S is the first frequency f1 and when the frequency of the signal S is the second frequency f2.
  • the digital phase shift circuit A of this embodiment includes the signal line 1, the two inner lines 2, the two outer lines 3, the first ground conductor 4a, the second ground conductor 4b, and the first and a second electronic switch 7b.
  • the inner lines 2 are arranged on both sides of the signal line 1, one side and the other side, with a predetermined distance M from the signal line 1. As shown in FIG.
  • the predetermined distance M is set to be less than 10 ⁇ m, preferably 2 ⁇ m or less.
  • the size of the capacitor 5 of this embodiment is equal to or less than the width H2 of the signal line 1 . Also, since the capacitance value Ca of the capacitor 5 can be reduced, loss of the signal S can be reduced.
  • the digital phase shift circuit A described above is configured to include the capacitor 5, it is not limited to this, and the capacitor 5 may not be included. That is, in the digital phase shift circuit A, since the signal line 1 and the inner line 2 are brought closer than in the prior art, a configuration without the capacitor 5 and the third electronic switch 7c as illustrated in FIG. 7 should be adopted. can be done.
  • the high-delay mode has more signal S losses than the low-delay mode. Therefore, in the digital phase shifter B in which a plurality of digital phase shift circuits A are connected in cascade, the loss of the signal S may increase as the delay amount increases. That is, the loss (signal amplitude) of the signal S may change depending on the amount of phase shift.
  • the digital phase shift circuit A in order to reduce the imbalance of signal amplitude between the high delay mode and the low delay mode, the first ground conductor 4a and the second ground conductor outside the inner line 2 are provided. 4b may be formed in a multilayer structure.
  • portions of the first ground conductor 4a and the second ground conductor 4b corresponding to between the outer line 3 and the inner line 2 may be formed with a multilayer structure.
  • the places corresponding to between the outer line 3 and the inner line 2 are between the first outer line 3a and the first inner line 2a and between the second outer line 3b and the second inner line 2b.
  • the present invention is not limited to this, and a multi-layer structure may be formed in a portion corresponding to between the outer line 3 and the inner line 2 in either one of the first ground conductor 4a and the second ground conductor 4b.
  • the resistance value of the ground conductor 4 between the outer line 3 and the inner line 2 can be lowered, and the loss of the signal S in the high delay mode can be reduced. Therefore, the signal amplitude imbalance between the high delay mode and the low delay mode can be reduced.
  • the size (size in the X direction) of each of the first electronic switch 7a and the second electronic switch 7b is the width of the second ground conductor 4b and the width of the first electronic switch 7b. It may be set to a length H1 or more including the width of the ground conductor 4a.
  • Each size of the first electronic switch 7a and the second electronic switch 7b may be set equal to or larger than the width H1 illustrated in FIG. More preferably, each size of the first electronic switch 7a and the second electronic switch 7b is set to be equal to the width H1 or protrude slightly beyond the width H1.
  • the loss of the signal S in the low delay mode is mainly caused by the resistance component (on-resistance component) in the closed state of the first electronic switch 7a and the second electronic switch 7b.
  • an electric field whose loss is equivalent to the sum of the loss due to the capacitor 5 in the high-delay mode and the resistive loss due to the current path of the return current Effect transistors may be used as the first electronic switch 7a and the second electronic switch 7b.
  • the resistance value of a field effect transistor and the channel width, that is, the size of the field effect transistor. For example, when the size of the field effect transistor is about the length H1, the resistance loss due to the field effect transistor is about the same as the sum of the loss due to the capacitor 5 in the high delay mode and the resistance loss of the return current path. Become.
  • the digital phase shift circuit A may comprise a third electronic switch 7c connected between the signal line 1 and the first ground conductor 4a or the second ground conductor 4b.
  • the loss of the signal line 1 is intentionally increased by setting the third electronic switch 7c to the closed state (ON state). This loss is provided so that the loss given to the high frequency signal in the low delay mode is the same as the loss given to the high frequency signal in the high delay mode.
  • the third electronic switch 7c is set to the open state (OFF state), so that the loss of the signal line 1 is not intentionally increased.
  • the loss given to the high frequency signal in the high delay mode is approximately the same as the loss given to the high frequency signal in the low delay mode.
  • the signal line 1 may be formed on a first conductive layer
  • the inner line 2 may be formed on a second conductive layer facing the first conductive layer with an insulating layer interposed therebetween.

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Abstract

所定方向に延在する信号線路と、前記信号線路の一方側及び他方側に、前記信号線路から所定の距離だけ離間して配置される内側線路と、前記一方側及び前記他方側において、前記内側線路よりも前記信号線路から遠い位置に設けられる外側線路と、前記内側線路及び前記外側線路の各一端に対して電気的に接続される第１の接地導体と、前記外側線路の他端に対して電気的に接続される第２の接地導体と、を備え、前記所定の距離は、１０μｍ未満に設定されている、デジタル移相回路である。

Description

デジタル移相回路及びデジタル移相器
　本発明は、デジタル移相回路及びデジタル移相器に関する。
　本願は、２０２１年１２月２４日に日本に出願された特願２０２１－２１１３４８号に基づき優先権を主張し、その内容をここに援用する。
　マイクロ波、準ミリ波又はミリ波などの高周波信号を対象とするデジタル制御型の移相回路（デジタル移相回路）が開示されている（例えば、非特許文献１参照）。デジタル移相回路は、信号線路、内側線路、外側線路、第１の接地導体、第２の接地導体、第１の電子スイッチ、第２の電子スイッチ、及びコンデンサを備える。
　信号線路は、所定方向に延在して配置されている。内側線路は、信号線路の一方側及び他方側に、信号線路から１０μｍだけ離間して配置されている。外側線路は、信号線路の一方側及び他方側において、内側線路よりも信号線路から遠い位置に設けられている。第１の接地導体は、内側線路及び外側線路の各一端に対して電気的に接続されている。第２の接地導体は、外側線路の他端に対して電気的に接続されている。
　第１の電子スイッチは、一方側の内側線路の他端及び第２の接地導体の間に接続されている。第２の電子スイッチは、他方側の内側線路の他端及び第２の接地導体の間に接続されている。コンデンサは、信号線路及び第２の接地導体の間に接続されている。
A Ka-band Digitally-Controlled Phase Shifter with sub-degree Phase Precision (2016,IEEE,RFIC)
　本願発明者は、従来の構成例では信号の周波数が高くなるほど高周波信号のロスが増え、この高周波信号のロスが、コンデンサの静電容量値に起因していることを見出した。そこで、本願発明者は、より高い周波数で利用するためにコンデンサの静電容量値を可能な限り低減することで、信号のロスを低減可能であるとの着想を得た。
　ただし、デジタル移相回路による遅延量は、デジタル移相回路のインダクタンス値と静電容量値との積の平方根に比例する。そのため、コンデンサの静電容量値を小さくするとデジタル移相回路の静電容量値が小さくなり、十分な遅延量が得られない場合がある。
　本発明は、このような事情に鑑みてなされたもので、その目的は、遅延量の低下を抑制しつつ高周波信号のロスの低減が可能なデジタル移相回路及びデジタル移相器を提供することである。
　本発明の第１の態様は、所定方向に延在する信号線路と、前記信号線路の一方側及び他方側の両側に、前記信号線路から所定の距離だけ離間して配置される２つの内側線路と、前記一方側及び前記他方側の両側において、前記内側線路よりも前記信号線路から遠い位置に設けられる２つの外側線路と、前記内側線路及び前記外側線路の各一端に対して電気的に接続される第１の接地導体と、前記外側線路の他端に対して電気的に接続される第２の接地導体と、前記一方側の前記内側線路の他端と前記第２の接地導体との間に接続される第１の電子スイッチと、前記他方側の前記内側線路の他端と前記第２の接地導体との間に接続される第２の電子スイッチと、を備え、前記所定の距離は、１０μｍ未満に設定されている、デジタル移相回路である。
　このような構成により、遅延量の低下を抑制しつつ高周波信号のロスの低減が可能となる。
　また、本発明の第１の態様によるデジタル移相回路は、前記所定の距離が、２μｍ以下に設定されてもよい。
　また、本発明の第１の態様によるデジタル移相回路は、前記信号線路と前記第１の接地導体又は前記第２の接地導体との間に接続される第３の電子スイッチを備えてもよい。
　また、本発明の第１の態様によるデジタル移相回路は、前記信号線路と前記第２の接地導体との間に接続されるコンデンサと、前記信号線路と前記第２の接地導体との間において、前記コンデンサに対して直列に接続される第４の電子スイッチと、を備え、前記コンデンサの上部の電極のサイズが、前記信号線路の幅以下であってもよい。
　また、本発明の第１の態様によるデジタル移相回路は、前記第１の電子スイッチ及び前記第２の電子スイッチが、電界効果トランジスタであり、前記電界効果トランジスタのサイズが、前記第１の接地導体の幅と前記第２の接地導体の幅とを合わせた長さ以上であってもよい。
　また、本発明の第１の態様によるデジタル移相回路は、前記第１の接地導体及び前記第２の接地導体の両方又は一方における前記外側線路及び前記内側線路の間に相当する箇所が、多層構造で形成されてもよい。
　また、本発明の第１の態様によるデジタル移相回路は、前記信号線路が、第１の導電層に形成され、前記内側線路が、絶縁層を挟んで前記第１の導電層と対向する第２の導電層に形成されてもよい。
　また、本発明の第２の態様は、上述のデジタル移相回路が複数縦続接続され、第１の周波数から前記第１の周波数よりも高い第２の周波数までの周波数帯域の信号を、縦続接続された複数の前記デジタル移相回路によって移相するデジタル移相器である。そして、前記デジタル移相回路は、前記第１の電子スイッチ及び前記第２の電子スイッチが閉状態に設定される低遅延モードと、前記第１の電子スイッチ及び前記第２の電子スイッチが開状態に設定される高遅延モードと、のいずれかの動作モードで動作し、複数の前記デジタル移相回路の動作モードの制御状態に応じて変化する前記信号の振幅の大小関係は、前記信号の周波数が前記第１の周波数である場合と、前記信号の周波数が前記第２の周波数である場合とで異なる。
　また、本発明の第３の態様は、上述のデジタル移相回路が複数縦続接続され、第１の周波数から前記第１の周波数よりも高い第２の周波数までの周波数帯域の信号を、縦続接続された複数の前記デジタル移相回路によって移相するデジタル移相器である。そして、前記デジタル移相回路は、前記第１の電子スイッチ及び前記第２の電子スイッチが閉状態に設定される低遅延モードと、前記第１の電子スイッチ及び前記第２の電子スイッチが開状態に設定される高遅延モードと、のいずれかの動作モードで動作し、すべての前記デジタル移相回路が前記低遅延モードである場合での前記信号の振幅と、すべての前記デジタル移相回路が前記高遅延モードである場合での前記信号の振幅との間の大小関係は、前記信号の周波数が前記第１の周波数である場合と、前記信号の周波数が前記第２の周波数である場合とで異なる。
　以上説明したように、本発明によれば、遅延量の低下を抑制しつつ高周波信号のロスの低減が可能なデジタル移相回路及びデジタル移相器を提供することができる。
本実施形態に係るデジタル移相回路の斜視図である。 本実施形態に係るデジタル移相回路を＋Ｚ方向から見た概略図である。 従来のデジタル移相回路を＋Ｚ方向から見た概略図である。 本実施形態に係る高遅延モードを説明する図である。 本実施形態に係る低遅延モードを説明する図である。 本実施形態に係るデジタル移相器の概略構成図である。 本実施形態に係るデジタル移相回路の第１の変形例を示す図である。 本実施形態に係るデジタル移相回路の第２の変形例を示す図である。
　以下、本実施形態に係るデジタル移相回路を、図面を用いて説明する。尚、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
　図１は、本実施形態に係るデジタル移相回路の斜視図である。図１に示す通り、本実施形態のデジタル移相回路Ａは、信号線路１、２つの内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）、２つの外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）、２つの接地導体４（第１の接地導体４ａ及び第２の接地導体４ｂ）、コンデンサ５、複数の接続導体６、４つの電子スイッチ７（第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄ）及びスイッチ制御部８を備える。
　信号線路１は、所定方向に延在する直線状の帯状導体である。すなわち、信号線路１は、一定幅、一定厚及び所定長さを有する長尺板状の導体である。図１に示す例では、信号線路１には、手前側（本実施形態のデジタル移相回路Ａの、コンデンサ５が設けられている側）からその反対側である奥側に向かって信号Ｓが流れる。信号Ｓは、マイクロ波、 準ミリ波、又はミリ波の周波数帯域を有する高周波信号である。
　尚、図１に示す前後方向（すなわち、信号線路１の延在方向と平行な方向）をＸ軸方向とし、前後方向に直交する左右方向をＹ軸方向とし、前後方向及び左右方向のいずれにも直交する上下方向（鉛直方向）をＺ軸方向とする。また、＋Ｘ方向は、Ｘ軸方向を手前側から奥側に向かう方向であり、－Ｘ方向は＋Ｘ方向とは反対方向である。＋Ｙ方向は、Ｙ軸方向を右に進む方向であり、－Ｙ方向は＋Ｙ方向とは反対方向である。＋Ｚ方向は、Ｚ軸方向を上方に進む方向であり、－Ｚ方向は＋Ｚ方向とは反対方向である。
　本実施形態において、デジタル移相回路Ａの、コンデンサ５が配置されている側を前側と称し、その反対側を後側と称する。デジタル移相回路Ａの、第１の外側線路３ａが配置されている側を右側と称し、第２の外側線路３ｂが配置されている側を左側と称する。デジタル移相回路Ａの、信号線路１が配置されている側を上側と称し、接地導体４が配置されている側を下側と称する。尚、実際のデジタル移相回路Ａの設置姿勢は本実施形態の姿勢に限定されず、どのような姿勢であってもよい。
　第１の内側線路２ａは、直線状の帯状導体である。すなわち、第１の内側線路２ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第１の内側線路２ａは、信号線路１の延在方向と同一な方向に延在する。第１の内側線路２ａは、信号線路１と平行に設けられており、所定の距離Ｍだけ離間している。具体的には、第１の内側線路２ａは、信号線路１の一方側に所定の距離Ｍだけ離間して配置されている。換言すれば、第１の内側線路２ａは、信号線路１から＋Ｙ軸方向に所定の距離Ｍだけ離間して配置されている。
　第２の内側線路２ｂは、直線状の帯状導体である。すなわち、第２の内側線路２ｂは、第１の内側線路２ａと同様に、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第２の内側線路２ｂは、信号線路１の延在方向と同一な方向に延在する。第２の内側線路２ｂは、信号線路１と平行に設けられており、所定の距離Ｍだけ離間している。具体的には、第２の内側線路２ｂは、信号線路１の他方側に所定の距離Ｍだけ離間して配置されている。換言すれば、第２の内側線路２ｂは、信号線路１から－Ｙ軸方向に所定の距離Ｍだけ離間して配置されている。
　所定の距離Ｍは、１０μｍ未満に設定されている。より好ましくは、所定の距離Ｍは、例えば２μｍ以下であり、信号線路１に対して内側線路２を可能な限り接近させることが望ましい。本実施形態では、信号線路１に対して内側線路２を製造限界又は製造限界近くまで接近させている。
　第１の外側線路３ａは、信号線路１の一方側において、第１の内側線路２ａよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。すなわち、第１の外側線路３ａは、第１の内側線路２ａよりも＋Ｙ方向に配置された直線状の帯状導体である。第１の外側線路３ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第１の外側線路３ａは、信号線路１に対して第１の内側線路２ａを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第１の外側線路３ａは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。
　第２の外側線路３ｂは、信号線路１の他方側において、第２の内側線路２ｂよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。すなわち、第２の外側線路３ｂは、第２の内側線路２ｂよりも－Ｙ方向に配置された直線状の帯状導体である。第２の外側線路３ｂは、第１の外側線路３ａと同様に、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第２の外側線路３ｂは、信号線路１に対して第２の内側線路２ｂを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第２の外側線路３ｂは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。
　第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端側（＋Ｘ方向側）に設けられる直線状の帯状導体である。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端に電気的に接続されている。第１の接地導体４ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。
　第１の接地導体４ａは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに直交するように設けられている。すなわち、第１の接地導体４ａは、Ｙ軸方向に延在するように配置されている。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。
　図１に示す例では、第１の接地導体４ａは、＋Ｙ方向における端部である一端が、第１の外側線路３ａの右側縁部と略同一位置となるように設定されている。図１に示す例では、第１の接地導体４ａは、－Ｙ方向における端部である他端が、第２の外側線路３ｂの左側縁部と略同一位置となるように設定されている。
　第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各他端側（－Ｘ方向側）に設けられる直線状の帯状導体である。第２の接地導体４ｂは、第１の接地導体４ａと同様に一定幅、一定厚及び所定長さを有する長尺板状の導体である。
　第２の接地導体４ｂは、第１の接地導体４ａに対して平行に配置されており、第１の接地導体４ａと同様に、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに直交するように設けられている。第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。
　第２の接地導体４ｂは、＋Ｙ方向における端部である一端が、第１の外側線路３ａの右側縁部と略同一位置となるように設定されている。第２の接地導体４ｂは、－Ｙ方向における端部である他端が、第２の外側線路３ｂの左側縁部と略同一位置となるように設定されている。図１に示す例では、第２の接地導体４ｂは、Ｙ軸方向における位置が第１の接地導体４ａと同一である。
　コンデンサ５は、信号線路１と第１の接地導体４ａ又は第２の接地導体４ｂとの間に設けられる。例えば、コンデンサ５は、上部電極が信号線路１に対して接続され、下部電極が第４の電子スイッチ７ｄに対して電気的に接続されている。例えば、コンデンサ５は、ＭＩＭ（Metal Insulator Metal）構造の薄膜のコンデンサである。コンデンサ５は、平行平板型のコンデンサであってもよいし、櫛歯対向型のキャパシタ（インターデジタルキャパシタ）でもよい。尚、デジタル移相回路Ａの静電容量値Ｃは、コンデンサ５の静電容量値Ｃａを含む。
　複数の接続導体６は、少なくとも接続導体６ａ～６ｆを含む。接続導体６ａは、第１の内側線路２ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ａは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の内側線路２ａの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｂは、第２の内側線路２ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｂは、接続導体６ａと同様にＺ軸方向に延在する導体であり、一端（上端）が第２の内側線路２ｂの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｃは、第１の外側線路３ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｃは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の外側線路３ａの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｄは、第１の外側線路３ａの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｄは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の外側線路３ａの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　接続導体６ｅは、第２の外側線路３ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｅは、Ｚ軸方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｆは、第２の外側線路３ｂの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｆは、Ｚ軸方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　接続導体６ｇは、信号線路１の他端とコンデンサ５の一端とを電気的かつ機械的に接続する導体である。例えば、接続導体６ｇは、Ｚ軸方向に延在する導体であり、一端（上端）が信号線路１の他端における下面に接続し、他端（下端）がコンデンサ５の一端に接続する。
　第１の電子スイッチ７ａは、第１の内側線路２ａの他端と第２の接地導体４ｂとの間に接続される。第１の電子スイッチ７ａは、例えばＭＯＳ型ＦＥＴ（電界効果トランジスタ）であり、ドレイン端子が第１の内側線路２ａの他端に電気的に接続され、ソース端子が第２の接地導体４ｂに電気的に接続され、ゲート端子がスイッチ制御部８に電気的に接続されている。例えば、第１の電子スイッチ７ａのサイズは、第２の接地導体４ｂの幅以上である。
　第１の電子スイッチ７ａは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。閉状態とは、ドレイン端子及びソース端子が導通している状態である。開状態とは、ドレイン端子及びソース端子が導通しておらず、電気的な接続が遮断している状態である。第１の電子スイッチ７ａは、スイッチ制御部８の制御によって、第１の内側線路２ａの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第２の電子スイッチ７ｂは、第２の内側線路２ｂの他端と第２の接地導体４ｂとの間に接続される。第２の電子スイッチ７ｂは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第２の内側線路２ｂの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。例えば、第２の電子スイッチ７ｂのサイズは、第２の接地導体４ｂの幅以上である。
　第２の電子スイッチ７ｂは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第２の電子スイッチ７ｂは、スイッチ制御部８の制御によって、第２の内側線路２ｂの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第３の電子スイッチ７ｃは、信号線路１の他端と第２の接地導体４ｂとの間に接続される。第３の電子スイッチ７ｃは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が信号線路１の他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。尚、図１に示す例では、第３の電子スイッチ７ｃは、信号線路１の他端側に設けられているが、これに限定されず、信号線路１の一端側に設けられてもよい。
　第３の電子スイッチ７ｃは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第３の電子スイッチ７ｃは、スイッチ制御部８の制御によって、信号線路１の他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第４の電子スイッチ７ｄは、信号線路１の他端と第２の接地導体４ｂとの間において、コンデンサ５に対して直列に接続される。第４の電子スイッチ７ｄは、例えばＭＯＳ型ＦＥＴである。図１に示す例では、第４の電子スイッチ７ｄは、ドレイン端子がコンデンサ５の下部電極に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。
　第４の電子スイッチ７ｄは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第４の電子スイッチ７ｄは、スイッチ制御部８の制御によって、コンデンサ５の下部電極及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　スイッチ制御部８は、複数の電子スイッチ７である第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄを制御する制御回路である。例えば、スイッチ制御部８は、４つの出力ポートを備えている。スイッチ制御部８は、各出力ポートから個別のゲート信号を出力して複数の電子スイッチ７の各ゲート端子に供給することにより複数の電子スイッチ７のそれぞれを個別に開状態又は閉状態に制御する。
　図１ではデジタル移相回路Ａの機械的構造が解り易いようにデジタル移相回路Ａを斜視した模式図を示しているが、実際のデジタル移相回路Ａは、半導体製造技術を利用することにより、多層構造物として形成される。図２は、本実施形態のデジタル移相回路Ａを＋Ｚ方向から見た図である。尚、図２に示す例では、説明の便宜上、複数の電子スイッチ７及びスイッチ制御部８を省略している。
　一例として、デジタル移相回路Ａは、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂが第１の導電層Ｌ１に形成されている。第１の接地導体４ａ及び第２の接地導体４ｂは、絶縁層Ｉを挟んで第１の導電層Ｌ１と対向する第２の導電層Ｌ２に形成されている。第１の導電層Ｌ１に形成された構成要素と第２の導電層Ｌ２に形成された構成要素とは、ビアホール（via hole）によって相互に接続される。複数の接続導体６は、絶縁層Ｉ内に埋設されたビアホールに相当する。また、上記ビアホールの位置や数などは、図２に例示する構成に限定されない。
　以下に、本実施形態に係るデジタル移相回路の特徴の一つについて説明する。本願発明者は、従来の構成例では信号Ｓの周波数が高くなるほど信号Ｓのロスが増え、この信号Ｓのロスが、信号線路及び第２の接地導体の間に接続されるコンデンサの静電容量値Ｃａに起因していることを見出した。そこで、本願発明者は、より高い周波数で利用するためにコンデンサの静電容量値Ｃａを可能な限り低減することで、信号Ｓのロスを低減し且つ小型化を実現可能であるとの着想を得た。
　ただし、デジタル移相回路による遅延量は、デジタル移相回路のインダクタンス値Ｌと静電容量値Ｃとの積の平方根に比例する。そのため、静電容量値Ｃａを小さくするとデジタル移相回路の静電容量値Ｃが小さくなり、十分な遅延量が得られない場合がある。そこで、本願発明者は、静電容量値Ｃａを小さくした分だけインダクタンス値Ｌを大きくすれば、十分な遅延量を確保したまま信号Ｓのロスを低減し且つ小型化を実現可能であるという知見を得た。
　本開示は、このような知見に基づいてなされたものであり、従来の構成よりも信号線路１に対して内側線路２を接近させることでインダクタンス値Ｌを増大させ、十分な遅延量を確保したまま信号Ｓのロスを低減し且つ小型化を実現する。
　図３は、従来のデジタル移相回路１００を＋Ｚ方向から見た概略図である。デジタル移相回路１００では、信号線路１１０及び内側線路１２０の間の距離が１０μｍ以上に設定されている。本実施形態のデジタル移相回路Ａでは、従来のデジタル移相回路１００と比較して、所定の距離Ｍがより短く設定されている。そのため、本実施形態のコンデンサ５の静電容量値Ｃａを、図３に示すコンデンサ１３０よりも下げることができる。
　静電容量値Ｃａを下げることは、コンデンサ５の小型化に寄与する。例えば、図２に示すように、所定の距離Ｍを１０μｍ未満に設定することで、コンデンサ５のサイズを信号線路１の幅Ｈ２以下にすることが可能になる。
　次に、本実施形態に係るデジタル移相回路Ａの動作について、図４及び図５を参照して説明する。デジタル移相回路Ａは、動作モードとして、高遅延モード及び低遅延モードを有する。デジタル移相回路Ａは、高遅延モード又は低遅延モードで動作する。
（高遅延モード）
　高遅延モードでは、信号Ｓに第１の位相差を発生させるモードである。高遅延モードでは、図４に示すように、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが開状態に制御され、第４の電子スイッチ７ｄが閉状態に制御される。
　第１の電子スイッチ７ａが開状態に制御されることにより、第１の内側線路２ａの他端及び第２の接地導体４ｂの電気的な接続が遮断された状態となる。第２の電子スイッチ７ｂが開状態に制御されることにより、第２の内側線路２ｂの他端及び第２の接地導体４ｂの電気的な接続が遮断された状態となる。第４の電子スイッチ７ｄが閉状態に制御されることにより、信号線路１の他端は、コンデンサ５を介して第２の接地導体４ｂに接続された状態となる。
　信号線路１に入力端（他端）から出力端（一端）に向かって信号Ｓが伝搬すると、信号Ｓとは逆方向である一端から他端に向かってリターン電流Ｒ１が流れる。すなわち、リターン電流Ｒ１は、＋Ｘ方向に流れる信号Ｓとは逆方向である－Ｘ方向に向かって流れる電流である。高遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが開状態であるため、リターン電流Ｒ１は、主として、図４に示すように、第１の外側線路３ａ及び第２の外側線路３ｂを－Ｘ方向に流れる。
　高遅延モードでは、リターン電流Ｒ１が第１の外側線路３ａ及び第２の外側線路３ｂを流れるため、低遅延モードと比較して、インダクタンス値Ｌが高い。高遅延モードでは、低遅延モードよりも高い遅延量を得ることができる。
（低遅延モード）
　低遅延モードでは、信号Ｓに第１の位相差よりも小さい第２の位相差を発生させるモードである。低遅延モードでは、図５に示すように、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが閉状態に制御され、第４の電子スイッチ７ｄが開状態に制御される。
　第１の電子スイッチ７ａが閉状態に制御されることにより、第１の内側線路２ａの他端と第２の接地導体４ｂとが電気的に接続された状態となる。第２の電子スイッチ７ｂが閉状態に制御されることにより、第２の内側線路２ｂの他端と第２の接地導体４ｂとが電気的に接続された状態となる。
　低遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが閉状態であるため、リターン電流Ｒ２は、主として、図５に示すように、第１の内側線路２ａ及び第２の内側線路２ｂを－Ｘ方向に流れる。低遅延モードでは、リターン電流Ｒ２が第１の内側線路２ａ及び第２の内側線路２ｂを流れるため、高遅延モードと比較して、インダクタンス値Ｌが低い。低遅延モードでの遅延量は、高遅延モードでの遅延量よりも低くなる。
　また、本実施形態の第１の内側線路２ａ及び第２の内側線路２ｂは、従来の構成と比較して、信号線路１に接近している。そのため、本実施形態の低遅延モードでは、従来の構成による低遅延モードと比較して、インダクタンス値Ｌが高い。そのため、コンデンサ５の静電容量値Ｃａを従来よりも下げることが可能となる。
　次に、本実施形態に係るデジタル移相器Ｂについて、図６を用いて説明する。図６は、本実施形態に係るデジタル移相器Ｂの概略構成図である。デジタル移相器Ｂは、縦続接続されたｎ個（ｎは２以上の整数）のデジタル移相回路Ａを備える。デジタル移相器Ｂは、所定の周波数帯域（以下、「使用周波数帯域」という。）の信号Ｓを、縦続接続されたｎ個のデジタル移相回路Ａによって移相する。使用周波数帯域は、第１の周波数ｆ１から第１の周波数よりも高い第２の周波数ｆ２までの範囲である。
　デジタル移相器Ｂは、ｎ個のデジタル移相回路Ａのそれぞれを、低遅延モード及び高遅延モードのいずれかの動作モードで動作させることができる。したがって、デジタル移相器Ｂは、ｎ個のデジタル移相回路Ａのそれぞれの動作モードを低遅延モード又は高遅延モードに制御することで信号Ｓの遅延量を制御することができる。
　例えば、デジタル移相器Ｂは、縦続接続されているｎ個のデジタル移相回路Ａのうち、１番目からｉ番目までのデジタル移相回路Ａを低遅延モードで動作させ、ｉ＋１番目からｎ番目までのデジタル移相回路Ａを高遅延モードで動作させる。デジタル移相器Ｂは、ｉの値を任意に変更することで、遅延制御状態を切り替えることができる。遅延制御状態とは、ｎ個のデジタル移相回路Ａの動作モードの制御状態を示し、例えば、縦続接続されているｎ個のデジタル移相回路Ａのうち、１番目から何番目までが高遅延モード又は低遅延モードであるのかを示す。
　仮に、ｎが４６である場合には、遅延制御状態は、ｉが０，１，…，４６までの４７通りが考えられる。例えば、ｉが０である場合での遅延制御状態とは、ｎ個のデジタル移相回路Ａがすべて高遅延モードである場合を示す。例えば、ｉが４６である場合での遅延制御状態とは、ｎ個のデジタル移相回路Ａがすべて低遅延モードである場合を示す。
　ここで、デジタル移相器Ｂでは、各々の遅延制御状態での信号Ｓにおける信号振幅の大小関係は、信号Ｓの周波数が第１の周波数ｆ１である場合と、信号Ｓの周波数が第２の周波数ｆ２である場合とで異なるように設定されてもよい。すなわち、複数のデジタル移相回路Ａの動作モードの制御状態に応じて変化する信号Ｓの振幅の大小関係は、信号Ｓの周波数が第１の周波数ｆ１である場合と、信号Ｓの周波数が第２の周波数ｆ２である場合とで異なるように設定されてもよい。
　また、ｎ個のデジタル移相回路Ａがすべて低遅延モードである場合での信号Ｓの振幅と、ｎ個のデジタル移相回路Ａがすべて高遅延モードである場合での信号Ｓの振幅との間の大小関係は、信号Ｓの周波数が第１の周波数ｆ１である場合と、信号Ｓの周波数が第２の周波数ｆ２である場合とで異なるように設定されてもよい。
　以上の通り、本実施形態のデジタル移相回路Ａは、信号線路１、２つの内側線路２、２つの外側線路３と、第１の接地導体４ａと、第２の接地導体４ｂと、第１の電子スイッチ７ａと、第２の電子スイッチ７ｂとを備える。内側線路２は、信号線路１の一方側及び他方側の両側に、信号線路１から所定の距離Ｍだけ離間して配置されている。そして、所定の距離Ｍは、１０μｍ未満に設定されており、より好ましくは２μｍ以下に設定されている。
　このような構成により、コンデンサ５のサイズを小さくすることが可能となり、小型化に寄与する。例えば、本実施形態のコンデンサ５の上部の電極のサイズ（Ｙ方向におけるサイズ）は、信号線路１の幅Ｈ２以下である。また、コンデンサ５の静電容量値Ｃａを下げることができるため、信号Ｓのロスを低減することができる。
　尚、上述したデジタル移相回路Ａは、コンデンサ５を備える構成であるが、これに限定されず、コンデンサ５を備えなくてもよい。すなわち、デジタル移相回路Ａでは、信号線路１及び内側線路２を従来よりも接近させているため、図７に例示するようなコンデンサ５及び第３の電子スイッチ７ｃを備えない構成を採用することができる。
　高遅延モードは、低遅延モードよりも信号Ｓのロスが多い。したがって、複数のデジタル移相回路Ａを縦続接続したデジタル移相器Ｂにおいては、遅延量が大きい条件ほど、信号Ｓのロスが大きくなる場合が考えられる。すなわち、移相量によって信号Ｓのロス（信号振幅）が変わってしまう場合がある。デジタル移相回路Ａでは、このような高遅延モード及び低遅延モードの間の信号振幅のアンバランスを低減するために、内側線路２よりも外側の第１の接地導体４ａ及び第２の接地導体４ｂが多層構造で形成されてもよい。
　例えば、図８に示すように、第１の接地導体４ａ及び第２の接地導体４ｂにおける外側線路３及び内側線路２の間に相当する箇所は、多層構造で形成されてもよい。外側線路３及び内側線路２の間に相当する箇所とは、第１の外側線路３ａと第１の内側線路２ａとの間と、第２の外側線路３ｂと第２の内側線路２ｂとの間とを含む。ただし、これに限定されず、第１の接地導体４ａ及び第２の接地導体４ｂのいずれか一方において、外側線路３及び内側線路２の間に相当する箇所を多層構造で形成してもよい。
　このような構成により、外側線路３及び内側線路２の間の接地導体４の抵抗値を下げることができ、高遅延モードにおける信号Ｓのロスを低減することができる。したがって、高遅延モード及び低遅延モードの間の信号振幅のアンバランスを低減することができる。
　また、本実施形態のデジタル移相回路Ａでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂのそれぞれのサイズ（Ｘ方向におけるサイズ）が、第２の接地導体４ｂの幅と第１の接地導体４ａの幅とを合わせた長さＨ１以上に設定されてもよい。第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂの各サイズは、図６に例示する幅Ｈ１以上に設定されてもよい。より好ましくは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂの各サイズは、幅Ｈ１と同等か幅Ｈ１よりも多少はみ出る程度に設定される。ここで、例えば、低遅延モードにおける信号Ｓのロスは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂの閉状態での抵抗成分（オン抵抗成分）が主に起因する。
　そのため、高遅延モード及び低遅延モードの間の信号振幅のアンバランスを低減するために、高遅延モードにおけるコンデンサ５による損失とリターン電流の電流経路による抵抗損失との和と同等の損失となる電界効果トランジスタを、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂとして用いてもよい。電界効果トランジスタの抵抗値とチャネル幅、即ち電界効果トランジスタのサイズとは相関関係がある。例えば、電界効果トランジスタのサイズが、長さＨ１程度になる場合に、当該電界効果トランジスタによる抵抗損失が、高遅延モードでのコンデンサ５による損失とリターン電流経路の抵抗損失との和と同程度となる。
　デジタル移相回路Ａは、信号線路１と第１の接地導体４a又は第２の接地導体４ｂとの間に接続される第３の電子スイッチ７ｃを備えてもよい。例えば、低遅延モードでは、第３の電子スイッチ７ｃが閉状態（ＯＮ状態）に設定されることにより、信号線路１の損失を意図的に増加させている。この損失付与は、低遅延モードにおいて高周波信号に与える損失を高遅延モードにおいて高周波信号に与える損失と同程度にしようとするためのものである。例えば、高遅延モードでは、第３の電子スイッチ７ｃが開状態（ＯＦＦ状態）に設定されることにより、信号線路１の損失を意図的に増加させる処置は施されない。この結果、高遅延モードにおいて高周波信号に与える損失は、低遅延モードにおいて高周波信号に与える損失と同程度となる。
　以上、本発明を好適な実施形態に基づいて説明してきたが、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々の改変が可能である。例えば、信号線路１が第１の導電層に形成され、内側線路２は、絶縁層を挟んで第１の導電層と対向する第２の導電層に形成されてもよい。
１…信号線路、２…内側線路、２ａ…第１の内側線路、２ｂ…第２の内側線路、３…外側線路、３ａ…第１の外側線路、３ｂ…第２の外側線路、４…接地導体，４ａ…第１の接地導体、４ｂ…第２の接地導体、５…コンデンサ、６…接続導体、７…電子スイッチ，７ａ…第１の電子スイッチ、７ｂ…第２の電子スイッチ、７ｃ…第３の電子スイッチ、７ｄ…第４の電子スイッチ、８…スイッチ制御部

Claims (9)

  1. 　所定方向に延在する信号線路と、
    　前記信号線路の一方側及び他方側の両側に、前記信号線路から所定の距離だけ離間して配置される２つの内側線路と、
    　前記一方側及び前記他方側の両側において、前記内側線路よりも前記信号線路から遠い位置に設けられる２つの外側線路と、
    　前記内側線路及び前記外側線路の各一端に対して電気的に接続される第１の接地導体と、
    　前記外側線路の他端に対して電気的に接続される第２の接地導体と、
    　前記一方側の前記内側線路の他端と前記第２の接地導体との間に接続される第１の電子スイッチと、
    　前記他方側の前記内側線路の他端と前記第２の接地導体との間に接続される第２の電子スイッチと、
    　を備え、
    　前記所定の距離は、１０μｍ未満に設定されている、
    　デジタル移相回路。
  2. 　前記所定の距離は、２μｍ以下に設定されている、
    　請求項１に記載のデジタル移相回路。
  3. 　前記信号線路と前記第１の接地導体又は前記第２の接地導体との間に接続される第３の電子スイッチを備える、
    　請求項１又は請求項２に記載のデジタル移相回路。
  4. 　前記信号線路と前記第２の接地導体との間に接続されるコンデンサと、
    　前記コンデンサに対して直列に接続される第４の電子スイッチと、
    　を備え、
    　前記コンデンサの上部の電極のサイズは、前記信号線路の幅以下である、
    　請求項１から請求項３のいずれか一項に記載のデジタル移相回路。
  5. 　前記第１の電子スイッチ及び前記第２の電子スイッチは、電界効果トランジスタであり、
    　前記電界効果トランジスタのサイズは、前記第１の接地導体の幅と前記第２の接地導体の幅とを合わせた長さ以上である、
    　請求項１から請求項４のいずれか一項に記載のデジタル移相回路。
  6. 　前記第１の接地導体及び前記第２の接地導体の両方又は一方における前記外側線路及び前記内側線路の間に相当する箇所は、多層構造で形成されている、
    　請求項１から請求項５のいずれか一項に記載のデジタル移相回路。
  7. 　前記信号線路は、第１の導電層に形成され、
    　前記内側線路は、絶縁層を挟んで前記第１の導電層と対向する第２の導電層に形成されている、
    　請求項１から請求項６のいずれか一項に記載のデジタル移相回路。
  8. 　請求項１～７のいずれか一項に記載のデジタル移相回路が複数縦続接続され、第１の周波数から前記第１の周波数よりも高い第２の周波数までの周波数帯域の信号を、縦続接続された複数の前記デジタル移相回路によって移相するデジタル移相器であって、
    　前記デジタル移相回路は、前記第１の電子スイッチ及び前記第２の電子スイッチが閉状態に設定される低遅延モードと、前記第１の電子スイッチ及び前記第２の電子スイッチが開状態に設定される高遅延モードと、のいずれかの動作モードで動作し、
    　複数の前記デジタル移相回路の動作モードの制御状態に応じて変化する前記信号の大小関係は、前記信号の周波数が前記第１の周波数である場合と、前記信号の周波数が前記第２の周波数である場合とで異なる、
    　デジタル移相器。
  9. 　請求項１～７のいずれか一項に記載のデジタル移相回路が複数縦続接続され、第１の周波数から前記第１の周波数よりも高い第２の周波数までの周波数帯域の信号を、縦続接続された複数の前記デジタル移相回路によって移相するデジタル移相器であって、
    　前記デジタル移相回路は、前記第１の電子スイッチ及び前記第２の電子スイッチが閉状態に設定される低遅延モードと、前記第１の電子スイッチ及び前記第２の電子スイッチが開状態に設定される高遅延モードと、のいずれかの動作モードで動作し、
    　すべての前記デジタル移相回路が前記低遅延モードである場合での前記信号の振幅と、すべての前記デジタル移相回路が前記高遅延モードである場合での前記信号の振幅との間の大小関係は、前記信号の周波数が前記第１の周波数である場合と、前記信号の周波数が前記第２の周波数である場合とで異なる、
    　デジタル移相器。
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