WO2023119713A1 - デジタル移相回路及びデジタル移相器 - Google Patents

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WO2023119713A1
WO2023119713A1 PCT/JP2022/030256 JP2022030256W WO2023119713A1 WO 2023119713 A1 WO2023119713 A1 WO 2023119713A1 JP 2022030256 W JP2022030256 W JP 2022030256W WO 2023119713 A1 WO2023119713 A1 WO 2023119713A1
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WO
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ground conductor
digital phase
line
signal
electronic switch
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PCT/JP2022/030256
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English (en)
French (fr)
Inventor
雄介 上道
Original Assignee
株式会社フジクラ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 株式会社フジクラ filed Critical 株式会社フジクラ
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/184—Strip line phase-shifters

Definitions

  • the present invention relates to digital phase shift circuits and digital phase shifters. This application claims priority based on Japanese Patent Application No. 2021-211357 filed in Japan on December 24, 2021, the contents of which are incorporated herein.
  • a digitally controlled phase shift circuit targeting high-frequency signals such as microwaves, quasi-millimeter waves, or millimeter waves has been disclosed (see, for example, Non-Patent Document 1 below).
  • the digital phase shift circuit comprises a signal line, an inner line, an outer line, a first ground conductor, a second ground conductor, and a plurality of electronic switches.
  • the signal line is arranged to extend in a predetermined direction.
  • the inner lines are spaced apart from the signal line on one side and the other side of the signal line.
  • the outer line is provided at a position farther from the signal line than the inner line on one side and the other side of the signal line.
  • a first ground conductor is electrically connected to one end of each of the inner line and the outer line.
  • a second ground conductor is electrically connected to the other end of the outer line.
  • An electronic switch is provided, such as between the other end of the inner line and the second ground conductor.
  • the above-described digital phase shift circuit operates in a low-delay mode and a high-delay mode by switching each of the plurality of electronic switches to a closed state or an open state. Switch to one of the modes.
  • the low-delay mode is an operating mode in which return current flows through a pair of inner lines.
  • the high delay mode is an operating mode in which return currents flow through a pair of outer lines.
  • High-delay mode has a higher loss of high-frequency signals than low-delay mode. Therefore, in a digital phase shifter in which a plurality of digital phase shift circuits are cascaded, loss of high frequency signals may increase as the amount of phase shift increases. That is, the signal amplitude of the high-frequency signal may change depending on the amount of phase shift.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a digital phase shift circuit and a digital phase shift circuit capable of reducing the difference between the loss of high frequency signals in high delay mode and the loss of high frequency signals in low delay mode. To provide a phase shifter.
  • a signal line extending in a predetermined direction; two inner lines arranged on both sides of the signal line, one side and the other side, and separated from the signal line by a predetermined distance; Two outer lines provided at positions farther from the signal line than the inner line on both sides of the one side and the other side, and one end of each of the inner line and the outer line in the predetermined direction A first ground conductor electrically connected, a second ground conductor electrically connected to the other end of the outer line in the predetermined direction, and the inner line on the one side in the predetermined direction.
  • a space between the outer line and the inner line is formed in a multilayer structure, and the inner line and the outer line and the uppermost layer of the first ground conductor and the second ground conductor of the multilayer structure may be connected in the same layer.
  • the width of the outer line may be wider than the width of the inner line.
  • the outer line may be formed with a multilayer structure.
  • the first electronic switch and the second electronic switch are field effect transistors, and the size of the field effect transistors is the width of the first ground conductor and the width of the second ground conductor. It may be longer than the sum of the width of the ground conductor.
  • one aspect of the present invention may include a third electronic switch connected between the signal line and the first ground conductor or the second ground conductor.
  • a capacitor connected between the signal line and the first ground conductor or the second ground conductor, and a capacitor between the signal line and the second ground conductor: , and a fourth electronic switch connected in series with the capacitor.
  • a plurality of the above-described digital phase shift circuits are cascaded, and a signal in a frequency band from a first frequency to a second frequency higher than the first frequency is cascaded
  • a high delay mode in which the first electronic switch and the second electronic switch are set to an open state, and each of the plurality of digital phase shift circuits connected in cascade. in the high delay mode or the low delay mode. may be different from the case where the frequency of is the second frequency.
  • a plurality of the above-described digital phase shift circuits are cascaded, and a signal in a frequency band from a first frequency to a second frequency higher than the first frequency is cascaded
  • a digital phase shifter phase-shifted by a plurality of said digital phase shift circuits said digital phase shift circuits being in a low delay mode in which said first electronic switch and said second electronic switch are set to a closed state.
  • a high delay mode in which the first electronic switch and the second electronic switch are set to an open state, and all the digital phase shift circuits are in the low delay mode.
  • the amplitude of the signal when all the digital phase shift circuits are in the high delay mode the frequency of the signal is the first frequency
  • the case may be different from the case where the frequency of the signal is the second frequency.
  • FIG. 1 is a perspective view of a digital phase shift circuit according to this embodiment; FIG. It is the schematic which looked at the digital phase shift circuit which concerns on this embodiment from + Z direction. It is a figure explaining the high delay mode which concerns on this embodiment. It is a figure explaining the low delay mode which concerns on this embodiment.
  • 1 is a schematic configuration diagram of a digital phase shifter according to this embodiment; FIG. FIG. 4 is a diagram showing signal amplitude at the first frequency in each delay control state according to the embodiment; FIG. 5 is a diagram showing signal amplitudes at the second frequency in each delay control state according to the embodiment; FIG. 4 is a diagram showing signal amplitude at the center frequency of the used frequency band in each delay control state according to the present embodiment;
  • FIG. 1 is a perspective view of a digital phase shift circuit according to this embodiment.
  • the digital phase shift circuit A of this embodiment includes a signal line 1, two inner lines 2 (first inner line 2a and second inner line 2b), two outer lines 3 (first outer line 3a and second outer line 3b), two ground conductors 4 (first ground conductor 4a and second ground conductor 4b), capacitor 5, a plurality of connection conductors 6, four electronic switches 7 (second 1 electronic switch 7 a , a second electronic switch 7 b , a third electronic switch 7 c and a fourth electronic switch 7 d ) and a switch control section 8 .
  • the signal line 1 is a linear belt-shaped conductor extending in a predetermined direction. That is, the signal line 1 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • a signal S flows through the signal line 1 from the near side to the far side.
  • the signal S is a high frequency signal having a frequency band of microwave, quasi-millimeter wave, or millimeter wave.
  • the front-back direction shown in FIG. 1 is the X-axis direction
  • the left-right direction is the Y-axis direction
  • the up-down direction is the Z-axis direction.
  • the +X direction is the direction from the front side to the back side in the X-axis direction
  • the -X direction is the opposite direction to the +X direction.
  • the +Y direction is a direction proceeding to the right in the Y-axis direction
  • the -Y direction is the opposite direction to the +Y direction.
  • the +Z direction is a direction proceeding upward in the Z-axis direction
  • the -Z direction is the direction opposite to the +Z direction.
  • the first inner line 2a is a straight belt-shaped conductor. That is, the first inner line 2a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length. The first inner line 2a extends in the same direction as the signal line 1 extends. The first inner line 2a is provided in parallel with the signal line 1 and separated by a predetermined distance. Specifically, the first inner line 2a is arranged on one side of the signal line 1 with a predetermined distance therebetween. In other words, the first inner line 2a is spaced apart from the signal line 1 by a predetermined distance in the +Y-axis direction (+Y direction).
  • the second inner line 2b is a straight belt-shaped conductor. That is, like the first inner line 2a, the second inner line 2b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the second inner line 2b extends in the same direction as the signal line 1 extends.
  • the second inner line 2b is provided parallel to the signal line 1 and separated by a predetermined distance.
  • the second inner line 2b is arranged on the other side of the signal line 1 with a predetermined distance therebetween. In other words, the second inner line 2b is spaced apart from the signal line 1 by a predetermined distance in the -Y-axis direction (-Y direction).
  • the first outer line 3a is a linear belt-shaped conductor provided on one side of the signal line 1 at a position farther from the signal line 1 than the first inner line 2a. That is, the first outer line 3a is a linear belt-shaped conductor arranged in the +Y direction from the first inner line 2a.
  • the first outer line 3a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the first outer line 3a is provided parallel to the signal line 1 at a predetermined distance from the signal line 1 with the first inner line 2a interposed therebetween.
  • the first outer line 3a extends in the same direction as the signal line 1, like the first inner line 2a and the second inner line 2b.
  • the second outer line 3b is a linear belt-shaped conductor provided on the other side of the signal line 1 at a position farther from the signal line 1 than the second inner line 2b. That is, the second outer line 3b is a straight belt-shaped conductor arranged in the -Y direction from the second inner line 2b.
  • the second outer line 3b is, like the first outer line 3a, a long plate-shaped conductor having a constant width, a constant thickness and a predetermined length.
  • the second outer line 3b is provided parallel to the signal line 1 at a predetermined distance from the signal line 1 with the second inner line 2b interposed therebetween.
  • the second outer line 3b extends in the same direction as the signal line 1, like the first inner line 2a and the second inner line 2b.
  • the first ground conductor 4a is provided on each one end side (each one end side in the X-axis direction) of the first inner line 2a, the second inner line 2b, the first outer line 3a, and the second outer line 3b. It is a straight strip conductor that can be The first ground conductor 4a is electrically connected to one end of each of the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b.
  • the first ground conductor 4a is a long plate-shaped conductor having a constant width, a constant thickness and a predetermined length.
  • the first ground conductor 4a is provided so as to be orthogonal to the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b extending in the same direction. . That is, the first ground conductor 4a is arranged to extend in the Y-axis direction. The first ground conductor 4a is provided below the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b at a predetermined distance.
  • the first ground conductor 4a is set so that one end, which is the end in the +Y direction, is substantially at the same position as the right edge of the first outer line 3a.
  • the first ground conductor 4a is set so that the other end, which is the end in the -Y direction, is substantially at the same position as the left edge of the second outer line 3b.
  • the second ground conductor 4b is connected to the other end sides of the first inner line 2a, the second inner line 2b, the first outer line 3a, and the second outer line 3b (each other end side in the X-axis direction). It is a linear belt-shaped conductor provided in the.
  • the second ground conductor 4b is a long plate-shaped conductor having a constant width, a constant thickness and a predetermined length, like the first ground conductor 4a.
  • the second ground conductor 4b is arranged parallel to the first ground conductor 4a, and, like the first ground conductor 4a, the first inner line 2a, the second inner line 2b, the first are provided so as to be orthogonal to the outer line 3a and the second outer line 3b.
  • the second ground conductor 4b is provided below the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b at a predetermined distance.
  • the second ground conductor 4b is set such that one end, which is the end in the +Y direction, is substantially at the same position as the right edge of the first outer line 3a.
  • the second ground conductor 4b is set so that the other end, which is the end in the -Y direction, is substantially at the same position as the left edge of the second outer line 3b.
  • the second ground conductor 4b has the same position in the Y-axis direction as the first ground conductor 4a.
  • a multilayer structure is formed between the outer line 3 and the inner line 2 in the first ground conductor 4a and the second ground conductor 4b.
  • Between the outer line 3 and the inner line 2 includes between the first outer line 3a and the first inner line 2a and between the second outer line 3b and the second inner line 2b.
  • the structure is not limited to this, and a multilayer structure may be formed between the outer line 3 and the inner line 2 in either one of the first ground conductor 4a and the second ground conductor 4b.
  • the first ground conductors 4a formed with a multilayer structure are connected to each other through a plurality of via holes.
  • the second ground conductors 4b formed in a multi-layer structure are connected to each other through a plurality of via holes (for example, connection conductors 6h and 6i, which will be described later).
  • the capacitor 5 is provided between the signal line 1 and the first ground conductor 4a or the second ground conductor 4b.
  • the capacitor 5 has an upper electrode connected to the signal line 1 and a lower electrode electrically connected to the fourth electronic switch 7d.
  • the capacitor 5 is a thin film capacitor of MIM (Metal Insulator Metal) structure.
  • the capacitor 5 may be a parallel-plate capacitor or a comb-tooth-opposed capacitor (interdigital capacitor).
  • connection conductors 6 includes at least connection conductors 6a to 6i.
  • the connection conductor 6a is a conductor that electrically and mechanically connects one end of the first inner line 2a and the first ground conductor 4a.
  • the connection conductor 6a is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of the first inner line 2a, and the other end (lower end) is connected to the upper surface of the first ground conductor 4a.
  • the connection conductor 6a connects the first ground conductor 4a between the first inner line 2a and the first outer line 3a, which are formed in a multi-layer structure (the first ground conductor 4a is formed). connection between multiple layers).
  • connection conductor 6b is a conductor that electrically and mechanically connects one end of the second inner line 2b and the first ground conductor 4a.
  • the connection conductor 6b is a conductor extending in the Z-axis direction like the connection conductor 6a. It is connected to the upper surface of the ground conductor 4a.
  • the connection conductor 6b connects the first ground conductor 4a between the second inner line 2b and the second outer line 3b, which are formed in a multi-layered structure (the first ground conductor 4a is formed). connection between multiple layers).
  • connection conductor 6c is a conductor that electrically and mechanically connects one end of the first outer line 3a and the first ground conductor 4a.
  • the connection conductor 6c is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of one end of the first outer line 3a, and the other end (lower end) is connected to the first ground conductor 4a. Connect to top.
  • the connection conductor 6c connects the first ground conductor 4a between the first inner line 2a and the first outer line 3a, which are formed in a multilayer structure (the first ground conductor 4a is formed). connection between multiple layers).
  • connection conductor 6d is a conductor that electrically and mechanically connects the other end of the first outer line 3a and the second ground conductor 4b.
  • the connection conductor 6d is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of the other end of the first outer line 3a, and the other end (lower end) is connected to the second ground conductor 4b. connect to the top of the
  • the connection conductor 6d connects the second ground conductor 4b between the first inner line 2a and the first outer line 3a, which are formed in a multilayer structure (the second ground conductor 4b is formed). connection between multiple layers).
  • connection conductor 6e is a conductor that electrically and mechanically connects one end of the second outer line 3b and the first ground conductor 4a.
  • the connection conductor 6e is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of one end of the second outer line 3b, and the other end (lower end) is connected to the first ground conductor 4a. Connect to top.
  • the connection conductor 6e connects the first ground conductor 4a between the second inner line 2b and the second outer line 3b, which are formed in a multi-layered structure (forms the first ground conductor 4a). connection between multiple layers).
  • connection conductor 6f is a conductor that electrically and mechanically connects the other end of the second outer line 3b and the second ground conductor 4b.
  • the connection conductor 6f is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of the other end of the second outer line 3b, and the other end (lower end) is connected to the second ground conductor 4b. connect to the top of the
  • the connection conductor 6f connects the second ground conductor 4b between the second inner line 2b and the second outer line 3b, which are formed in a multilayer structure (the second ground conductor 4b is formed). connection between multiple layers).
  • connection conductor 6 g is a conductor that electrically and mechanically connects the other end of the signal line 1 and the upper electrode of the capacitor 5 .
  • connection conductor 6 g is a conductor extending in the Z-axis direction, and has one end (upper end) connected to the lower surface of the other end of the signal line 1 and the other end (lower end) connected to the upper electrode of the capacitor 5 .
  • connection conductor 6h and the connection conductor 6i connect the second ground conductor 4b formed with a multilayer structure to each other. That is, the connection conductor 6h and the connection conductor 6i connect between the multiple layers forming the second ground conductor 4b.
  • the connection conductor 6h connects the multi-layered second ground conductor 4b in the +Y direction from the signal line 1.
  • FIG. The connection conductor 6i connects the second ground conductor 4b of the multi-layer structure in the -Y direction from the signal line 1.
  • the first electronic switch 7a is connected between the other end of the first inner line 2a and the second ground conductor 4b.
  • the first electronic switch 7a is, for example, a MOSFET (field effect transistor), and has a drain terminal electrically connected to the other end of the first inner line 2a and a source terminal electrically connected to the second ground conductor 4b. , and the gate terminal is electrically connected to the switch control section 8 .
  • the source terminal of the first electronic switch 7a is connected to the uppermost layer of the second ground conductor 4b of the multilayer structure.
  • the present invention is not limited to this, and the source terminal of the first electronic switch 7a may be connected to at least one layer of the second ground conductor 4b having a multilayer structure.
  • the first electronic switch 7a is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal.
  • a closed state is a state in which the drain terminal and the source terminal are conducting.
  • the open state is a state in which the drain terminal and the source terminal are not electrically connected and the electrical connection is interrupted.
  • the first electronic switch 7a is in a conductive state in which the other end of the first inner line 2a and the second ground conductor 4b are electrically connected, or in a broken state in which the electrical connection is interrupted. state.
  • the second electronic switch 7b is connected between the other end of the second inner line 2b and the second ground conductor 4b.
  • the second electronic switch 7b is, for example, a MOSFET, and has a drain terminal connected to the other end of the second inner line 2b, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch controller. 8 is connected.
  • the source terminal of the second electronic switch 7b is connected to the uppermost layer of the second ground conductor 4b of the multilayer structure.
  • the present invention is not limited to this, and the source terminal of the second electronic switch 7b may be connected to at least one layer of the second ground conductor 4b having a multilayer structure.
  • the second electronic switch 7b is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal. Under the control of the switch controller 8, the second electronic switch 7b is in a conductive state in which the other end of the second inner line 2b and the second ground conductor 4b are electrically connected, or in a broken state in which the electrical connection is interrupted. state.
  • the third electronic switch 7c is connected between the other end of the signal line 1 and the second ground conductor 4b.
  • the third electronic switch 7c is, for example, a MOSFET, and has a drain terminal connected to the other end of the signal line 1, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch controller 8. It is Although the third electronic switch 7c is provided on the other end side of the signal line 1 in the example shown in FIG.
  • the third electronic switch 7c is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal. Under the control of the switch control unit 8, the third electronic switch 7c puts the other end of the signal line 1 and the second ground conductor 4b into a conductive state in which they are electrically connected or in a cutoff state in which the electrical connection is interrupted. .
  • the fourth electronic switch 7d is connected in series with the capacitor 5 between the other end of the signal line 1 and the second ground conductor 4b.
  • the fourth electronic switch 7d is, for example, a MOSFET.
  • the fourth electronic switch 7d has a drain terminal connected to the lower electrode of the capacitor 5, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch controller 8. ing.
  • the fourth electronic switch 7d is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal.
  • the fourth electronic switch 7d is controlled by the switch control unit 8 to bring the lower electrode of the capacitor 5 and the second ground conductor 4b into a conducting state in which they are electrically connected or in a cutoff state in which the electrical connection is interrupted. .
  • the switch control unit 8 is a control circuit that controls the first electronic switch 7a, the second electronic switch 7b, the third electronic switch 7c, and the fourth electronic switch 7d, which are the plurality of electronic switches 7.
  • the switch controller 8 has four output ports.
  • the switch control unit 8 outputs individual gate signals from each output port and supplies them to the respective gate terminals of the plurality of electronic switches 7, thereby individually controlling each of the plurality of electronic switches 7 to be in an open state or a closed state. .
  • FIG. 1 shows a schematic perspective view of the digital phase shift circuit A so that the mechanical structure of the digital phase shift circuit A can be easily understood. , formed as a multi-layer structure.
  • FIG. 2 is a diagram of the digital phase shift circuit A of this embodiment viewed from the +Z direction.
  • the plurality of electronic switches 7 and the switch control section 8 are omitted for convenience of explanation.
  • the signal line 1, the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b are formed on the first conductive layer L1. It is
  • the first ground conductor 4a and the second ground conductor 4b may be formed on a plurality of second conductive layers L2 facing the first conductive layer L1 with an insulating layer interposed therebetween. Components formed in the first conductive layer L1 and components formed in the plurality of second conductive layers L2 are interconnected by a plurality of via holes.
  • a plurality of connection conductors 6 correspond to via holes embedded in the insulating layer. The positions and number of the via holes are not limited to those illustrated in FIG.
  • the inner line 2, the outer line 3, and the uppermost layer of the ground conductor 4 formed in a multilayer structure may be connected in the same layer. That is, the inner line 2, the outer line 3, and the uppermost layer of the multiple layers forming the ground conductor 4 may be positioned at the same position in the Z-axis direction and connected to each other.
  • the first inner line 2a, the first outer line 3a, and the uppermost layers of the first ground conductor 4a and the second ground conductor 4b formed in a multilayer structure are connected in the same layer. good too.
  • the second inner line 2b, the second outer line 3b, and the uppermost layers of the first ground conductor 4a and the second ground conductor 4b of the multilayer structure may be connected in the same layer.
  • the digital phase shift circuit A has a high delay mode and a low delay mode as operation modes.
  • the digital phase shift circuit A operates in high delay mode or low delay mode.
  • the high delay mode is a mode in which the signal S is caused to have a first phase difference.
  • the first electronic switch 7a and the second electronic switch 7b are controlled to be open, and the fourth electronic switch 7d is controlled to be closed.
  • the return current R1 flows. That is, the return current R1 is a current flowing in the -X direction, which is the opposite direction to the signal S flowing in the +X direction.
  • the first electronic switch 7a and the second electronic switch 7b are open, so the return current R1 is mainly in the first outer line 3a and the second outer line 3a, as shown in FIG. It flows in the -X direction on the line 3b.
  • the inductance value L is higher than in the low delay mode. Also, since the fourth electronic switch 7d is closed, the capacitor 5 is functioning. Therefore, in the high delay mode, it is possible to obtain a higher delay amount than in the low delay mode.
  • the low delay mode is a mode in which the signal S is caused to have a second phase difference smaller than the first phase difference.
  • the first electronic switch 7a and the second electronic switch 7b are controlled to be closed, and the fourth electronic switch 7d is controlled to be open.
  • the return current R2 is mainly in the first inner line 2a and the second inner line 2a, as shown in FIG. It flows in the -X direction on the line 2b. Since the return current R2 flows through the first inner line 2a and the second inner line 2b in the low delay mode, the inductance value L is lower than in the high delay mode. Also, since the fourth electronic switch 7d is open, the capacitor 5 is not functioning. Therefore, the capacitance value C is smaller than in the high delay mode. Therefore, the delay amount in the low delay mode is lower than the delay amount in the high delay mode.
  • the high delay mode causes more signal S loss than the low delay mode. Since the loss of the signal S in the high delay mode differs from the loss of the signal S in the low delay mode, the loss of the signal S (signal amplitude) may change depending on the amount of phase shift. Therefore, in the digital phase shifter B in which a plurality of digital phase shift circuits A1 to An are cascaded as illustrated in FIG. 5, a phenomenon can occur in which the loss of the signal S increases as the amount of phase shift increases.
  • a first ground conductor 4a and a second ground conductor 4b on the outside are formed in a multi-layer structure.
  • the resistance value of the ground conductor 4 between the outer line 3 and the inner line 2 can be lowered, and the loss of the signal S in the high delay mode can be reduced. Therefore, it is possible to reduce the imbalance in signal amplitude between the high delay mode and the low delay mode.
  • the digital phase shifter B includes n (n is an integer equal to or greater than 2) digital phase shift circuits A1 to An connected in cascade.
  • the digital phase shifter B phase-shifts a signal S in a predetermined frequency band (hereinafter referred to as "used frequency band") by n digital phase shift circuits A1 to An connected in cascade.
  • the usable frequency band ranges from the first frequency f1 to the second frequency f2 higher than the first frequency.
  • the digital phase shifter B can operate each of the n digital phase shift circuits A1 to An in either a low delay mode or a high delay mode. Therefore, the digital phase shifter B can control the delay amount of the signal S by controlling the operation mode of each of the n digital phase shift circuits A1 to An to the low delay mode or the high delay mode.
  • the digital phase shifter B operates the 1 st to i th digital phase shift circuits A among the n digital phase shift circuits A connected in cascade in the low delay mode, and the i+1 th to n th digital phase shift circuits A to operate the digital phase shift circuit A in the high delay mode.
  • the digital phase shifter B can switch the delay control state by arbitrarily changing the value of i.
  • the delay control state indicates the control state of the operation mode of the n digital phase shift circuits A. For example, among the n cascaded digital phase shift circuits A, the first to what number are high delay. mode or low delay mode.
  • n 46
  • the delay control state when i is 0 indicates that all of the n digital phase shift circuits A are in the high delay mode.
  • the delay control state when i is 46 indicates that all n digital phase shift circuits A are in the low delay mode.
  • FIG. 6 is a diagram showing the signal amplitude at the first frequency f1 in each delay control state.
  • FIG. 7 is a diagram showing the signal amplitude at the second frequency f2 in each delay control state.
  • the change in signal amplitude at the first frequency f1 according to the delay control state exhibits a downward trend. That is, the signal amplitude at the first frequency f1 depending on the delay control state generally decreases as the value of i increases.
  • the change in the signal amplitude at the second frequency f2 according to the delay control state shows an upward trend. That is, the signal amplitude at the second frequency f2, depending on the delay control state, generally increases as the value of i increases. That is, the change in the signal amplitude at the first frequency f1 according to the delay control state and the change in the signal amplitude at the second frequency f2 in the delay control state are opposite in slope (tendency) of change.
  • the digital phase shifter B has the electrical characteristics shown in FIGS. 6 and 7, the change in the signal amplitude of the center frequency f0 according to the delay control state as shown in FIG. 8 exhibits a substantially flat characteristic. show.
  • the magnitude relationship of the amplitude of the signal S in each delay control state is different from that when the frequency of the signal S is the first frequency f1. , and when the frequency of the signal S is the second frequency f2. That is, in a plurality of delay control states in which each of the plurality of cascaded digital phase shift circuits is operated in the high delay mode or the low delay mode, the magnitude relationship of the amplitude of the signal S in each delay control state is the signal S is the first frequency f1 and the frequency of the signal S is the second frequency f2.
  • the capacitance value of the capacitor 5 and the resistance values of the first electronic switch 7a and the second electronic switch 7b are set so as to realize the electrical characteristics shown in FIGS.
  • the AC return current flows only through the inner line.
  • the AC return current mainly flows through the outer line. That is, the return current path in the high delay mode is longer than the return current path in the low delay mode.
  • a longer current path means an increase in resistive loss, which causes an increase in signal S loss in the high delay mode.
  • the outer ground conductor 4 of the inner line 2 is formed in a multi-layer structure of two or more layers. As a result, the resistance value of the current path of the return current in the high delay mode can be reduced, and the imbalance in signal amplitude between the high delay mode and the low delay mode can be reduced.
  • the outer line 3 may be formed with a multilayer structure. That is, in both or one of the first ground conductor 4a and the second ground conductor 4b, the space between the outer line 3 and the inner line 2 and at least one of the outer line 3 are formed in a multi-layer structure. As a result, the resistance value of the current path of the return current in the high-delay mode can be further reduced, and the imbalance in signal amplitude between the high-delay mode and the low-delay mode can be further reduced.
  • part of the current path of the return current in the high delay mode has a multilayer structure, thereby reducing the resistance value of the current path of the return current in the high delay mode.
  • Such a configuration can further reduce the imbalance in signal amplitude between the high delay mode and the low delay mode.
  • the width of the outer line 3 may be formed to be wider than the width of the inner line 2 .
  • the resistance value of the current path of the return current in the high-delay mode can be further reduced, and the imbalance in signal amplitude between the high-delay mode and the low-delay mode can be further reduced.
  • the size of each of the first electronic switch 7a and the second electronic switch 7b is the same as the width of the second ground conductor 4b and the width of the first ground conductor 4a. may be set to be equal to or longer than the combined length H.
  • Each size of the first electronic switch 7a and the second electronic switch 7b may be set equal to or larger than the width H illustrated in FIG. More preferably, the size of each of the first electronic switch 7a and the second electronic switch 7b is set to be equal to the width H or slightly protrude (slightly larger) than the width H.
  • the loss of the signal S in the low delay mode is mainly caused by the resistance component (on-resistance component) in the closed state of the first electronic switch 7a and the second electronic switch 7b.
  • an electric field whose loss is equivalent to the sum of the loss due to the capacitor 5 in the high-delay mode and the resistive loss due to the current path of the return current Effect transistors may be used as the first electronic switch 7a and the second electronic switch 7b.
  • the resistance value of a field effect transistor and the channel width, that is, the size of the field effect transistor. For example, when the size of the field effect transistor is length H, the resistance loss due to the field effect transistor is about the same as the sum of the loss due to the capacitor 5 in the high delay mode and the resistance loss of the return current path. .
  • the magnitude relationship of the amplitude of the signal S that changes according to the control state of the operation mode of the plurality of digital phase shift circuits A is such that the frequency of the signal S is the first frequency f1. and the case where the frequency of the signal S is the second frequency f2 may be set differently.
  • the amplitude of the signal S when all of the n digital phase shift circuits A are in the low delay mode and the amplitude of the signal S when all of the n digital phase shift circuits A are in the high delay mode are and the amplitude of the signal S are set to be different between when the frequency of the signal S is the first frequency f1 and when the frequency of the signal S is the second frequency f2. .
  • the dependence of the delay control state on the amplitude variation of the signal S can be made substantially flat at the center frequency of the frequency band used, and the amplitude variation is maximized at the first frequency f1 and the second frequency f1. Amplitude variation at f2 can be minimized. As a result, it is possible to suppress the amplitude variation of the signal S within the working frequency band.
  • the digital phase shift circuit A may comprise a third electronic switch 7c connected between the signal line 1 and the first ground conductor 4a or the second ground conductor 4b.
  • the loss of the signal line 1 is intentionally increased by setting the third electronic switch 7c to the closed state (ON state). This loss is provided so that the loss given to the high frequency signal in the low delay mode is the same as the loss given to the high frequency signal in the high delay mode.
  • the third electronic switch 7c is set to the open state (OFF state), so that the loss of the signal line 1 is not intentionally increased.
  • the loss given to the high frequency signal in the high delay mode is approximately the same as the loss given to the high frequency signal in the low delay mode.
  • the present invention has been described above based on preferred embodiments, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present invention.
  • the outer line 3 may be formed with a multilayer structure.

Landscapes

  • Waveguide Switches, Polarizers, And Phase Shifters (AREA)
  • Networks Using Active Elements (AREA)

Abstract

所定方向に延在する信号線路と、前記信号線路の一方側及び他方側の両側に、前記信号線路から所定の距離だけ離間して配置される２つの内側線路と、前記一方側及び前記他方側の両側において、前記内側線路よりも前記信号線路から遠い位置に設けられる２つの外側線路と、前記内側線路及び前記外側線路のそれぞれの、前記所定方向における一端に対して電気的に接続される第１の接地導体と、前記外側線路の前記所定方向における他端に対して電気的に接続される第２の接地導体と、を備え、前記第１の接地導体及び前記第２の接地導体の両方又は一方において、前記外側線路と前記内側線路との間は、多層構造で形成されている、デジタル移相回路である。

Description

デジタル移相回路及びデジタル移相器
　本発明は、デジタル移相回路及びデジタル移相器に関する。
　本願は、２０２１年１２月２４日に、日本に出願された特願２０２１－２１１３５７号に基づき優先権を主張し、その内容をここに援用する。
　マイクロ波、準ミリ波又はミリ波などの高周波信号を対象とするデジタル制御型の移相回路（デジタル移相回路）が開示されている（例えば、下記の非特許文献１参照）。このデジタル移相回路は、信号線路、内側線路、外側線路、第１の接地導体、第２の接地導体、複数の電子スイッチを備える。
　信号線路は、所定方向に延在して配置されている。内側線路は、信号線路の一方側及び他方側に、信号線路から離間して配置されている。外側線路は、信号線路の一方側及び他方側において、内側線路よりも信号線路から遠い位置に設けられている。第１の接地導体は、内側線路及び外側線路の各一端に対して電気的に接続されている。第２の接地導体は、外側線路の他端に対して電気的に接続されている。電子スイッチは、内側線路の他端及び第２の接地導体の間などに設けられている。
　上述のデジタル移相回路は、信号線路を流れる高周波信号の移相量を制御するために、複数の電子スイッチのそれぞれを閉状態又は開状態に切り替えることにより、動作モードを低遅延モード及び高遅延モードのいずれかに切り替える。低遅延モードは、一対の内側線路にリターン電流が流れる動作モードである。高遅延モードでは、一対の外側線路にリターン電流が流れる動作モードである。
A Ka-band Digitally-Controlled Phase Shifter with sub-degree Phase Precision (2016,IEEE,RFIC)
　高遅延モードは、低遅延モードよりも高周波信号の損失が大きい。したがって、複数のデジタル移相回路を縦続接続したデジタル移相器においては、移相量が大きい条件ほど、高周波信号の損失が大きくなる場合がある。すなわち、移相量によって高周波信号の信号振幅が変化してしまう場合がある。
　本発明は、このような事情に鑑みてなされたもので、その目的は、高遅延モードにおける高周波信号の損失と低遅延モードにおける高周波信号の損失との差を低減可能なデジタル移相回路及びデジタル移相器を提供することである。
　本発明の一態様は、所定方向に延在する信号線路と、前記信号線路の一方側及び他方側の両側に、前記信号線路から所定の距離だけ離間して配置される２つの内側線路と、前記一方側及び前記他方側の両側において、前記内側線路よりも前記信号線路から遠い位置に設けられる２つの外側線路と、前記内側線路及び前記外側線路のそれぞれの、前記所定方向における一端に対して電気的に接続される第１の接地導体と、前記外側線路の前記所定方向における他端に対して電気的に接続される第２の接地導体と、前記一方側の前記内側線路の前記所定方向における他端と前記第２の接地導体との間に接続される第１の電子スイッチと、前記他方側の前記内側線路の前記所定方向における他端と前記第２の接地導体との間に接続される第２の電子スイッチと、を備え、前記第１の接地導体及び前記第２の接地導体の両方又は一方における前記外側線路と前記内側線路との間と、前記外側線路との少なくとも一方は、多層構造で形成されている、デジタル移相回路である。
　上記構成により、高遅延モードにおける高周波信号の損失と低遅延モードにおける高周波信号の損失との差を低減することができる。
　また、本発明の一態様は、前記第１の接地導体及び前記第２の接地導体の両方又は一方において、前記外側線路と前記内側線路との間が多層構造で形成されており、前記内側線路と、前記外側線路と、前記多層構造の前記第１の接地導体及び前記第２の接地導体の最上層とが、同一のレイヤにおいて接続されてもよい。
　また、本発明の一態様は、外側線路の幅が、前記内側線路の幅よりも広くてもよい。
　また、本発明の一態様は、前記外側線路が、多層構造で形成されてもよい。
　また、本発明の一態様は、前記第１の電子スイッチ及び前記第２の電子スイッチは、電界効果トランジスタであり、前記電界効果トランジスタのサイズは、前記第１の接地導体の幅と前記第２の接地導体の幅とを合わせた長さ以上であってもよい。
　また、本発明の一態様は、前記信号線路と前記第１の接地導体又は前記第２の接地導体との間に接続される第３の電子スイッチを備えてもよい。
　また、本発明の一態様は、前記信号線路と前記第１の接地導体又は前記第２の接地導体との間に接続されるコンデンサと、前記信号線路と前記第２の接地導体との間において、前記コンデンサに対して直列に接続される第４の電子スイッチと、を備えてもよい。
　また、本発明の一態様は、上述のデジタル移相回路が複数縦続接続され、第１の周波数から前記第１の周波数よりも高い第２の周波数までの周波数帯域の信号を、縦続接続された複数の前記デジタル移相回路によって移相するデジタル移相器であって、前記デジタル移相回路は、前記第１の電子スイッチ及び前記第２の電子スイッチが閉状態に設定される低遅延モードと、前記第１の電子スイッチ及び前記第２の電子スイッチが開状態に設定される高遅延モードと、のいずれかの動作モードで動作し、縦続接続されている複数の前記デジタル移相回路のそれぞれを前記高遅延モード又は前記低遅延モードで動作させる複数の遅延制御状態において、各前記遅延制御状態の信号振幅の大小関係は、前記信号の周波数が前記第１の周波数である場合と、前記信号の周波数が前記第２の周波数である場合とで異なってもよい。
　また、本発明の一態様は、上述のデジタル移相回路が複数縦続接続され、第１の周波数から前記第１の周波数よりも高い第２の周波数までの周波数帯域の信号を、縦続接続された複数の前記デジタル移相回路によって移相するデジタル移相器であって、前記デジタル移相回路は、前記第１の電子スイッチ及び前記第２の電子スイッチが閉状態に設定される低遅延モードと、前記第１の電子スイッチ及び前記第２の電子スイッチが開状態に設定される高遅延モードと、のいずれかの動作モードで動作し、すべての前記デジタル移相回路が前記低遅延モードである場合での前記信号の振幅と、すべての前記デジタル移相回路が前記高遅延モードである場合での前記信号の振幅との間の大小関係は、前記信号の周波数が前記第１の周波数である場合と、前記信号の周波数が前記第２の周波数である場合とで異なってもよい。
　以上説明したように、本発明によれば、高遅延モードにおける高周波信号の損失と低遅延モードにおける高周波信号の損失との差を低減可能なデジタル移相回路及びデジタル移相器を提供することができる。
本実施形態に係るデジタル移相回路の斜視図である。 本実施形態に係るデジタル移相回路を＋Ｚ方向から見た概略図である。 本実施形態に係る高遅延モードを説明する図である。 本実施形態に係る低遅延モードを説明する図である。 本実施形態に係るデジタル移相器の概略構成図である。 本実施形態に係る各遅延制御状態における第１の周波数での信号振幅を示す図である。 本実施形態に係る各遅延制御状態における第２の周波数での信号振幅を示す図である。 本実施形態に係る各遅延制御状態における使用周波数帯域の中心周波数での信号振幅を示す図である。
　以下、本実施形態に係るデジタル移相回路を、図面を用いて説明する。
　図１は、本実施形態に係るデジタル移相回路の斜視図である。図１に示す通り、本実施形態のデジタル移相回路Ａは、信号線路１、２つの内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）、２つの外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）、２つの接地導体４（第１の接地導体４ａ及び第２の接地導体４ｂ）、コンデンサ５、複数の接続導体６、４つの電子スイッチ７（第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄ）及びスイッチ制御部８を備える。
　信号線路１は、所定方向に延在する直線状の帯状導体である。すなわち、信号線路１は、一定幅、一定厚及び所定長さを有する長尺板状の導体である。図１に示す例では、信号線路１には、手前側から奥側に向かって信号Ｓが流れる。信号Ｓは、マイクロ波、準ミリ波、又はミリ波の周波数帯域を有する高周波信号である。
　尚、図１に示す前後方向をＸ軸方向とし、左右方向をＹ軸方向とし、上下方向（鉛直方向）をＺ軸方向とする。また、＋Ｘ方向は、Ｘ軸方向を手前側から奥側に向かう方向であり、－Ｘ方向は＋Ｘ方向とは反対方向である。＋Ｙ方向は、Ｙ軸方向を右に進む方向であり、－Ｙ方向は＋Ｙ方向とは反対方向である。＋Ｚ方向は、Ｚ軸方向を上方に進む方向であり、－Ｚ方向は＋Ｚ方向とは反対方向である。
　第１の内側線路２ａは、直線状の帯状導体である。すなわち、第１の内側線路２ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第１の内側線路２ａは、信号線路１の延在方向と同一な方向に延在する。第１の内側線路２ａは、信号線路１と平行に設けられており、所定の距離だけ離間している。具体的には、第１の内側線路２ａは、信号線路１の一方側に所定の距離だけ離間して配置されている。換言すれば、第１の内側線路２ａは、信号線路１から＋Ｙ軸方向（＋Ｙ方向）に所定の距離だけ離間して配置されている。
　第２の内側線路２ｂは、直線状の帯状導体である。すなわち、第２の内側線路２ｂは、第１の内側線路２ａと同様に、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第２の内側線路２ｂは、信号線路１の延在方向と同一な方向に延在する。第２の内側線路２ｂは、信号線路１と平行に設けられており、所定の距離だけ離間している。具体的には、第２の内側線路２ｂは、信号線路１の他方側に所定の距離だけ離間して配置されている。換言すれば、第２の内側線路２ｂは、信号線路１から－Ｙ軸方向（－Ｙ方向）に所定の距離だけ離間して配置されている。
　第１の外側線路３ａは、信号線路１の一方側において、第１の内側線路２ａよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。すなわち、第１の外側線路３ａは、第１の内側線路２ａよりも＋Ｙ方向に配置された直線状の帯状導体である。第１の外側線路３ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第１の外側線路３ａは、信号線路１に対して第１の内側線路２ａを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第１の外側線路３ａは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。
　第２の外側線路３ｂは、信号線路１の他方側において、第２の内側線路２ｂよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。すなわち、第２の外側線路３ｂは、第２の内側線路２ｂよりも－Ｙ方向に配置された直線状の帯状導体である。第２の外側線路３ｂは、第１の外側線路３ａと同様に、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第２の外側線路３ｂは、信号線路１に対して第２の内側線路２ｂを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第２の外側線路３ｂは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。
　第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端側（Ｘ軸方向における各一端側）に設けられる直線状の帯状導体である。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端に電気的に接続されている。第１の接地導体４ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。
　第１の接地導体４ａは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに直交するように設けられている。すなわち、第１の接地導体４ａは、Ｙ軸方向に延在するように配置されている。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。
　図１に示す例では、第１の接地導体４ａは、＋Ｙ方向における端部である一端が、第１の外側線路３ａの右側縁部と略同一位置となるように設定されている。図１に示す例では、第１の接地導体４ａは、－Ｙ方向における端部である他端が、第２の外側線路３ｂの左側縁部と略同一位置となるように設定されている。
　第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各他端側（Ｘ軸方向における各他端側）に設けられる直線状の帯状導体である。第２の接地導体４ｂは、第１の接地導体４ａと同様に一定幅、一定厚及び所定長さを有する長尺板状の導体である。
　第２の接地導体４ｂは、第１の接地導体４ａに対して平行に配置されており、第１の接地導体４ａと同様に、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに直交するように設けられている。第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。
　第２の接地導体４ｂは、＋Ｙ方向における端部である一端が、第１の外側線路３ａの右側縁部と略同一位置となるように設定されている。第２の接地導体４ｂは、－Ｙ方向における端部である他端が、第２の外側線路３ｂの左側縁部と略同一位置となるように設定されている。図１に示す例では、第２の接地導体４ｂは、Ｙ軸方向における位置が第１の接地導体４ａと同一である。
　図１に示す例では、第１の接地導体４ａ及び第２の接地導体４ｂにおける外側線路３と内側線路２との間は、多層構造で形成されている。外側線路３と内側線路２との間とは、第１の外側線路３ａと第１の内側線路２ａとの間と、第２の外側線路３ｂと第２の内側線路２ｂとの間とを含む。ただし、これに限定されず、第１の接地導体４ａ及び第２の接地導体４ｂのいずれか一方において、外側線路３と内側線路２との間を多層構造で形成されてもよい。多層構造で形成された第１の接地導体４ａは、複数のビアホールで互いに連結されている。同様に、多層構造で形成された第２の接地導体４ｂは、複数のビアホール（例えば、後述する接続導体６ｈ，６ｉ）で互いに連結されている。
　コンデンサ５は、信号線路１と第１の接地導体４ａ又は第２の接地導体４ｂとの間に設けられる。例えば、コンデンサ５は、上部電極が信号線路１に対して接続され、下部電極が第４の電子スイッチ７ｄに対して電気的に接続されている。例えば、コンデンサ５は、ＭＩＭ（Metal Insulator Metal）構造の薄膜のコンデンサである。コンデンサ５は、平行平板型のコンデンサであってもよいし、櫛歯対向型のキャパシタ（インターデジタルキャパシタ）でもよい。
　複数の接続導体６は、少なくとも接続導体６ａ～６ｉを含む。接続導体６ａは、第１の内側線路２ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ａは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の内側線路２ａの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。また、接続導体６ａは、多層構造で形成された、第１の内側線路２ａと第１の外側線路３ａとの間の第１の接地導体４ａを連結する（第１の接地導体４ａを形成する多層の間を連結する）。
　接続導体６ｂは、第２の内側線路２ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｂは、接続導体６ａと同様にＺ軸方向に延在する導体であり、一端（上端）が第２の内側線路２ｂの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。また、接続導体６ｂは、多層構造で形成された、第２の内側線路２ｂと第２の外側線路３ｂとの間の第１の接地導体４ａを連結する（第１の接地導体４ａを形成する多層の間を連結する）。
　接続導体６ｃは、第１の外側線路３ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｃは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の外側線路３ａの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。また、接続導体６ｃは、多層構造で形成された、第１の内側線路２ａと第１の外側線路３ａとの間の第１の接地導体４ａを連結する（第１の接地導体４ａを形成する多層の間を連結する）。
　接続導体６ｄは、第１の外側線路３ａの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｄは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の外側線路３ａの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。また、接続導体６ｄは、多層構造で形成された、第１の内側線路２ａと第１の外側線路３ａとの間の第２の接地導体４ｂを連結する（第２の接地導体４ｂを形成する多層の間を連結する）。
　接続導体６ｅは、第２の外側線路３ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｅは、Ｚ軸方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。また、接続導体６ｅは、多層構造で形成された、第２の内側線路２ｂと第２の外側線路３ｂとの間の第１の接地導体４ａを連結する（第１の接地導体４ａを形成する多層の間を連結する）。
　接続導体６ｆは、第２の外側線路３ｂの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｆは、Ｚ軸方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。また、接続導体６ｆは、多層構造で形成された、第２の内側線路２ｂと第２の外側線路３ｂとの間の第２の接地導体４ｂを連結する（第２の接地導体４ｂを形成する多層の間を連結する）。
　接続導体６ｇは、信号線路１の他端とコンデンサ５の上部電極とを電気的かつ機械的に接続する導体である。例えば、接続導体６ｇは、Ｚ軸方向に延在する導体であり、一端（上端）が信号線路１の他端における下面に接続し、他端（下端）がコンデンサ５の上部電極に接続する。
　接続導体６ｈと接続導体６ｉとは、多層構造で形成された第２の接地導体４ｂを互いに連結する。すなわち、接続導体６ｈ及び接続導体６ｉは、第２の接地導体４ｂを形成する多層の間を連結する。接続導体６ｈは、信号線路１よりも＋Ｙ方向における多層構造の第２の接地導体４ｂを連結する。接続導体６ｉは、信号線路１よりも－Ｙ方向における多層構造の第２の接地導体４ｂを連結する。
　第１の電子スイッチ７ａは、第１の内側線路２ａの他端と第２の接地導体４ｂとの間に接続される。第１の電子スイッチ７ａは、例えばＭＯＳ型ＦＥＴ（電界効果トランジスタ）であり、ドレイン端子が第１の内側線路２ａの他端に電気的に接続され、ソース端子が第２の接地導体４ｂに電気的に接続され、ゲート端子がスイッチ制御部８に電気的に接続されている。図１に示す例では、第１の電子スイッチ７ａのソース端子は、多層構造の第２の接地導体４ｂのうち、最上層に接続されている。ただし、これに限定されず、第１の電子スイッチ７ａのソース端子は、多層構造の第２の接地導体４ｂのうち、少なくとも１つの層に接続されていればよい。
　第１の電子スイッチ７ａは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。閉状態とは、ドレイン端子及びソース端子が導通している状態である。開状態とは、ドレイン端子及びソース端子が導通しておらず、電気的な接続が遮断している状態である。第１の電子スイッチ７ａは、スイッチ制御部８の制御によって、第１の内側線路２ａの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第２の電子スイッチ７ｂは、第２の内側線路２ｂの他端と第２の接地導体４ｂとの間に接続される。第２の電子スイッチ７ｂは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第２の内側線路２ｂの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。図１に示す例では、第２の電子スイッチ７ｂのソース端子は、多層構造の第２の接地導体４ｂのうち、最上層に接続されている。ただし、これに限定されず、第２の電子スイッチ７ｂのソース端子は、多層構造の第２の接地導体４ｂのうち、少なくとも１つの層に接続されていればよい。
　第２の電子スイッチ７ｂは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第２の電子スイッチ７ｂは、スイッチ制御部８の制御によって、第２の内側線路２ｂの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第３の電子スイッチ７ｃは、信号線路１の他端と第２の接地導体４ｂとの間に接続される。第３の電子スイッチ７ｃは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が信号線路１の他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。尚、図１に示す例では、第３の電子スイッチ７ｃは、信号線路１の他端側に設けられているが、これに限定されず、信号線路１の一端側に設けられてもよい。
　第３の電子スイッチ７ｃは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第３の電子スイッチ７ｃは、スイッチ制御部８の制御によって、信号線路１の他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第４の電子スイッチ７ｄは、信号線路１の他端と第２の接地導体４ｂとの間において、コンデンサ５に対して直列に接続される。第４の電子スイッチ７ｄは、例えばＭＯＳ型ＦＥＴである。図１に示す例では、第４の電子スイッチ７ｄは、ドレイン端子がコンデンサ５の下部電極に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。
　第４の電子スイッチ７ｄは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第４の電子スイッチ７ｄは、スイッチ制御部８の制御によって、コンデンサ５の下部電極と第２の接地導体４ｂとを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　スイッチ制御部８は、複数の電子スイッチ７である第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄを制御する制御回路である。例えば、スイッチ制御部８は、４つの出力ポートを備えている。スイッチ制御部８は、各出力ポートから個別のゲート信号を出力して複数の電子スイッチ７の各ゲート端子に供給することにより複数の電子スイッチ７のそれぞれを個別に開状態又は閉状態に制御する。
　図１ではデジタル移相回路Ａの機械的構造が解り易いようにデジタル移相回路Ａを斜視した模式図を示しているが、実際のデジタル移相回路Ａは、半導体製造技術を利用することにより、多層構造物として形成される。図２は、本実施形態のデジタル移相回路Ａを＋Ｚ方向から見た図である。尚、図２に示す例では、説明の便宜上、複数の電子スイッチ７及びスイッチ制御部８を省略している。
　一例として、デジタル移相回路Ａは、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂが第１の導電層Ｌ１に形成されている。第１の接地導体４ａ及び第２の接地導体４ｂは、絶縁層を挟んで第１の導電層Ｌ１と対向する複数の第２の導電層Ｌ２に形成されてもよい。第１の導電層Ｌ１に形成された構成要素と複数の第２の導電層Ｌ２に形成された構成要素とは、複数のビアホール（via hole）によって相互に接続される。複数の接続導体６は、絶縁層内に埋設されたビアホールに相当する。上記ビアホールの位置や数などは、図２に例示するものに限定されるものではない。
　内側線路２と、外側線路３と、多層構造で形成された接地導体４の最上層とが同一のレイヤにおいて接続されてもよい。すなわち、内側線路２と、外側線路３と、接地導体４を構成する多層のうちの最上層とは、Ｚ軸方向において同じ位置に位置し、互いに接続されてもよい。例えば、第１の内側線路２ａと、第１の外側線路３ａと、多層構造で形成された第１の接地導体４ａ及び第２の接地導体４ｂの各最上層とが同一のレイヤにおいて接続されてもよい。第２の内側線路２ｂと、第２の外側線路３ｂと、多層構造の第１の接地導体４ａ及び第２の接地導体４ｂの各最上層とが同一のレイヤにおいて接続されてもよい。
　次に、本実施形態に係るデジタル移相回路Ａの動作について、図３及び図４を参照して説明する。デジタル移相回路Ａは、動作モードとして、高遅延モード及び低遅延モードを有する。デジタル移相回路Ａは、高遅延モード又は低遅延モードで動作する。
（高遅延モード）
　高遅延モードでは、信号Ｓに第１の位相差を発生させるモードである。高遅延モードでは、図３に示すように、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが開状態に制御され、第４の電子スイッチ７ｄが閉状態に制御される。
　第１の電子スイッチ７ａが開状態に制御されることにより、第１の内側線路２ａの他端及び第２の接地導体４ｂの電気的な接続が遮断された状態となる。第２の電子スイッチ７ｂが開状態に制御されることにより、第２の内側線路２ｂの他端と多層構造の第２の接地導体４ｂとの間の接続が遮断された状態となる。第４の電子スイッチ７ｄが閉状態に制御されることにより、信号線路１の他端は、コンデンサ５を介して第２の接地導体４ｂに接続された状態となる。
　信号線路１に入力端（他端）から出力端（一端）に向かって信号Ｓが伝搬すると、信号Ｓ（信号Ｓが伝搬する方向）とは逆方向である一端から他端に向かってリターン電流Ｒ１が流れる。すなわち、リターン電流Ｒ１は、＋Ｘ方向に流れる信号Ｓとは逆方向である－Ｘ方向に向かって流れる電流である。高遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが開状態であるため、リターン電流Ｒ１は、主として、図３に示すように、第１の外側線路３ａ及び第２の外側線路３ｂを－Ｘ方向に流れる。
　高遅延モードでは、リターン電流Ｒ１が第１の外側線路３ａ及び第２の外側線路３ｂを流れるため、低遅延モードと比較して、インダクタンス値Ｌが高い。また、第４の電子スイッチ７ｄが閉状態であるため、コンデンサ５が機能している。そのため、高遅延モードでは、低遅延モードよりも高い遅延量を得ることができる。
（低遅延モード）
　低遅延モードでは、信号Ｓに第１の位相差よりも小さい第２の位相差を発生させるモードである。低遅延モードでは、図４に示すように、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが閉状態に制御され、第４の電子スイッチ７ｄが開状態に制御される。
　第１の電子スイッチ７ａが閉状態に制御されることにより、第１の内側線路２ａの他端及び第２の接地導体４ｂが電気的に接続された状態となる。第２の電子スイッチ７ｂが閉状態に制御されることにより、第２の内側線路２ｂの他端及び第２の接地導体４ｂが電気的に接続された状態となる。
　低遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが閉状態であるため、リターン電流Ｒ２は、主として、図４に示すように、第１の内側線路２ａ及び第２の内側線路２ｂを－Ｘ方向に流れる。低遅延モードでは、リターン電流Ｒ２が第１の内側線路２ａ及び第２の内側線路２ｂを流れるため、高遅延モードと比較して、インダクタンス値Ｌが低い。また、第４の電子スイッチ７ｄが開状態であるため、コンデンサ５は機能していない。そのため、高遅延モードと比較して、静電容量値Ｃが小さい。そのため、低遅延モードでの遅延量は、高遅延モードでの遅延量よりも低くなる。
　ここで、高遅延モードは、低遅延モードよりも信号Ｓの損失が多い。高遅延モードでの信号Ｓの損失と、低遅延モードでの信号Ｓの損失とが異なるため、移相量によって信号Ｓの損失（信号振幅）が変わってしまう場合がある。したがって、図５に例示するような複数のデジタル移相回路Ａ１～Ａｎを縦続接続したデジタル移相器Ｂでは、移相量が大きい条件ほど信号Ｓの損失が大きくなるという事象が起こり得る。
　デジタル移相回路Ａでは、信号Ｓの信号振幅のアンバランス、すなわち高遅延モードにおける信号Ｓの損失と低遅延モードにおける信号Ｓの損失との差を低減するために、一例として内側線路２よりも外側の第１の接地導体４ａ及び第２の接地導体４ｂが多層構造で形成されている。このような構成により、外側線路３と内側線路２との間の接地導体４の抵抗値を下げることができ、高遅延モードにおける信号Ｓの損失を低減することができる。したがって、高遅延モードと低遅延モードとにおける信号振幅のアンバランスを低減することができる。
　次に、図５に例示するような本実施形態に係るデジタル移相器Ｂの電気的特性について、図６から図８を用いて説明する。デジタル移相器Ｂは、縦続接続されたｎ個（ｎは２以上の整数）のデジタル移相回路Ａ１～Ａｎを備える。デジタル移相器Ｂは、所定の周波数帯域（以下、「使用周波数帯域」という。）の信号Ｓを、縦続接続されたｎ個のデジタル移相回路Ａ１～Ａｎによって移相する。使用周波数帯域は、第１の周波数ｆ１から第１の周波数よりも高い第２の周波数ｆ２までの範囲である。
　デジタル移相器Ｂは、ｎ個のデジタル移相回路Ａ１～Ａｎのそれぞれを、低遅延モード及び高遅延モードのいずれかの動作モードで動作させることができる。したがって、デジタル移相器Ｂは、ｎ個のデジタル移相回路Ａ１～Ａｎのそれぞれの動作モードを低遅延モード又は高遅延モードに制御することで信号Ｓの遅延量を制御することができる。
　例えば、デジタル移相器Ｂは、縦続接続されているｎ個のデジタル移相回路Ａのうち、１番目からｉ番目までのデジタル移相回路Ａを低遅延モードで動作させ、ｉ＋１番目からｎ番目までのデジタル移相回路Ａを高遅延モードで動作させる。デジタル移相器Ｂは、ｉの値を任意に変更することで、遅延制御状態を切り替えることができる。遅延制御状態とは、ｎ個のデジタル移相回路Ａの動作モードの制御状態を示し、例えば、縦続接続されているｎ個のデジタル移相回路Ａのうち、１番目から何番目までが高遅延モード又は低遅延モードであるのかを示すものである。
　仮に、ｎが４６である場合には、遅延制御状態は、ｉが０，１，…，４６までの４７通りが考えられる。例えば、ｉが０である場合での遅延制御状態とは、ｎ個のデジタル移相回路Ａがすべて高遅延モードである場合を示す。例えば、ｉが４６である場合での遅延制御状態とは、ｎ個のデジタル移相回路Ａがすべて低遅延モードである場合を示す。
　図６は、各遅延制御状態における第１の周波数ｆ１での信号振幅を示す図である。図７は、各遅延制御状態における第２の周波数ｆ２での信号振幅を示す図である。図８は、各遅延制御状態における使用周波数帯域の中心周波数ｆ０（＝（ｆ１＋ｆ１）／２）での信号振幅を示す図である。
　図６に示すように、遅延制御状態に応じた第１の周波数ｆ１での信号振幅の変化は、右肩下がりの傾向を示す。すなわち、遅延制御状態に応じた第１の周波数ｆ１での信号振幅は、ｉの値が増大するにつれて、概して減少する。一方、図７に示すように、遅延制御状態に応じた第２の周波数ｆ２での信号振幅の変化は、右肩上がりの傾向を示す。すなわち、遅延制御状態に応じた第２の周波数ｆ２での信号振幅は、ｉの値が増大するにつれて、概して増大する。
　すなわち、遅延制御状態に応じた第１の周波数ｆ１における信号振幅の変化と遅延制御状態における第２の周波数ｆ２での信号振幅の変化とは変化の傾き（傾向）が逆になる。デジタル移相器Ｂが図６及び図７に示す電気的な特性を有する場合には、図８に示すように遅延制御状態に応じた中心周波数ｆ０の信号振幅の変化は、ほぼフラットな特性を示す。
　したがって、これらの電気的特性を実現するために、デジタル移相器Ｂにおいて、各々の遅延制御状態での信号Ｓの振幅の大小関係は、信号Ｓの周波数が第１の周波数ｆ１である場合と、信号Ｓの周波数が第２の周波数ｆ２である場合とで異なるように設定されてもよい。すなわち、縦続接続されている複数の前記デジタル移相回路のそれぞれを高遅延モード又は低遅延モードで動作させる複数の遅延制御状態において、各遅延制御状態の信号Ｓの振幅の大小関係は、信号Ｓの周波数が第１の周波数ｆ１である場合と、信号Ｓの周波数が第２の周波数ｆ２である場合とで異なるように設定されている。
　また、デジタル移相器Ｂにおいて、ｎ個のデジタル移相回路Ａがすべて低遅延モードである場合での信号Ｓの振幅と、ｎ個のデジタル移相回路Ａがすべて高遅延モードである場合での信号Ｓの振幅との間の大小関係は、信号Ｓの周波数が第１の周波数ｆ１である場合と、信号Ｓの周波数が第２の周波数ｆ２である場合とで異なるように設定されている。例えば、図６から図８に示した電気的特性を実現するように、コンデンサ５の容量値や、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂの各抵抗値が設定される。
　ここで、低遅延モードにおいて、内側線路のみに交流のリターン電流が流れる。一方、高遅延モードにおいて主に外側線路に交流のリターン電流が流れる。すなわち、高遅延モードにおけるリターン電流の経路は、低遅延モードにおけるリターン電流の電流経路よりも長くなる。電流経路が長くなることは、抵抗損失が増えることを意味し、高遅延モードにおける信号Ｓの損失増加の要因となる。
　本実施形態のデジタル移相回路Ａでは、内側線路２の外側の接地導体４が２層以上の多層構造で形成されている。これにより、高遅延モードでのリターン電流の電流経路の抵抗値を下げることができ、高遅延モード及び低遅延モードの間の信号振幅のアンバランスを低減することができる。
　また、本実施形態のデジタル移相回路Ａでは、外側線路３が多層構造で形成されてもよい。すなわち、第１の接地導体４ａ及び第２の接地導体４ｂの両方又は一方において、外側線路３と内側線路２との間及び外側線路３の少なくとも一方は、多層構造で形成されている。これにより、高遅延モードでのリターン電流の電流経路の抵抗値をより下げることができ、高遅延モード及び低遅延モードの間の信号振幅のアンバランスをより低減することができる。
　このように、本実施形態では、高遅延モードでのリターン電流の電流経路の一部を多層構造にすることで、高遅延モードでのリターン電流の電流経路の抵抗値を下げる。このような構成により、高遅延モード及び低遅延モードの間の信号振幅のアンバランスをより低減することができる。
　また、本実施形態のデジタル移相回路Ａでは、外側線路３の幅が、内側線路２の幅よりも広くなるように形成されてもよい。これにより、高遅延モードでのリターン電流の電流経路の抵抗値をより下げることができ、高遅延モード及び低遅延モードの間の信号振幅のアンバランスをより低減することができる。
　また、本実施形態のデジタル移相回路Ａでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂのそれぞれのサイズが、第２の接地導体４ｂの幅と第１の接地導体４ａの幅とを合わせた長さＨ以上に設定されてもよい。第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂの各サイズは、図５に例示する幅Ｈ以上に設定されてもよい。より好ましくは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂの各サイズは、幅Ｈと同等か幅Ｈよりも多少はみ出る（多少大きい）程度に設定される。ここで、例えば、低遅延モードにおける信号Ｓのロスは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂの閉状態での抵抗成分（オン抵抗成分）が主に起因する。
　そのため、高遅延モード及び低遅延モードの間の信号振幅のアンバランスを低減するために、高遅延モードにおけるコンデンサ５による損失とリターン電流の電流経路による抵抗損失との和と同等の損失となる電界効果トランジスタを、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂとして用いてもよい。電界効果トランジスタの抵抗値とチャネル幅、即ち電界効果トランジスタのサイズとは相関関係がある。例えば、電界効果トランジスタのサイズが、長さＨになる場合に、当該電界効果トランジスタによる抵抗損失が、高遅延モードでのコンデンサ５による損失とリターン電流経路の抵抗損失との和と同程度となる。
　また、本実施形態のデジタル移相器Ｂにおいて、複数のデジタル移相回路Ａの動作モードの制御状態に応じて変化する信号Ｓの振幅の大小関係は、信号Ｓの周波数が第１の周波数ｆ１である場合と、信号Ｓの周波数が第２の周波数ｆ２である場合とで異なるように設定されてもよい。
　また、デジタル移相器Ｂでは、ｎ個のデジタル移相回路Ａがすべて低遅延モードである場合での信号Ｓの振幅と、ｎ個のデジタル移相回路Ａがすべて高遅延モードである場合での信号Ｓの振幅との間の大小関係は、信号Ｓの周波数が第１の周波数ｆ１である場合と、信号Ｓの周波数が第２の周波数ｆ２である場合とで異なるように設定されている。
　このような構成により、信号Ｓの振幅変動における遅延制御状態の依存性を使用周波数帯域の中心周波数で略フラットにすることができ、振幅変動が最大となる第１の周波数ｆ１及び第２の周波数ｆ２での振幅変動を最小にすることができる。その結果、使用周波数帯域内での信号Ｓの振幅変動を抑制することができる。
　デジタル移相回路Ａは、信号線路１と第１の接地導体４a又は第２の接地導体４ｂとの間に接続される第３の電子スイッチ７ｃを備えてもよい。例えば、低遅延モードでは、第３の電子スイッチ７ｃが閉状態（ＯＮ状態）に設定されることにより、信号線路１の損失を意図的に増加させている。この損失付与は、低遅延モードにおいて高周波信号に与える損失を高遅延モードにおいて高周波信号に与える損失と同程度にしようとするためのものである。例えば、高遅延モードでは、第３の電子スイッチ７ｃが開状態（ＯＦＦ状態）に設定されることにより、信号線路１の損失を意図的に増加させる処置は施されない。この結果、高遅延モードにおいて高周波信号に与える損失は、低遅延モードにおいて高周波信号に与える損失と同程度となる。
　以上、本発明を好適な実施形態に基づいて説明してきたが、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々の改変が可能である。
　例えば、本実施形態に係るデジタル移相回路Ａにおいて、外側線路３が多層構造で形成されてもよい。
１…信号線路、２…内側線路、２ａ…第１の内側線路、２ｂ…第２の内側線路、３…外側線路、３ａ…第１の外側線路、３ｂ…第２の外側線路、４…接地導体，４ａ…第１の接地導体、４ｂ…第２の接地導体、５…コンデンサ、６…接続導体、７…電子スイッチ，７ａ…第１の電子スイッチ、７ｂ…第２の電子スイッチ、７ｄ…第４の電子スイッチ、８…スイッチ制御部

Claims (9)

  1. 　所定方向に延在する信号線路と、
    　前記信号線路の一方側及び他方側の両側に、前記信号線路から所定の距離だけ離間して配置される２つの内側線路と、
    　前記一方側及び前記他方側の両側において、前記内側線路よりも前記信号線路から遠い位置に設けられる２つの外側線路と、
    　前記内側線路及び前記外側線路のそれぞれの、前記所定方向における一端に対して電気的に接続される第１の接地導体と、
    　前記外側線路の前記所定方向における他端に対して電気的に接続される第２の接地導体と、
    　前記一方側の前記内側線路の前記所定方向における他端と前記第２の接地導体との間に接続される第１の電子スイッチと、
    　前記他方側の前記内側線路の前記所定方向における他端と前記第２の接地導体との間に接続される第２の電子スイッチと、
    　を備え、
    　前記第１の接地導体及び前記第２の接地導体の両方又は一方における前記外側線路と前記内側線路との間と、前記外側線路との少なくとも一方は、多層構造で形成されている、
    　デジタル移相回路。
  2. 　前記第１の接地導体及び前記第２の接地導体の両方又は一方において、前記外側線路と前記内側線路との間が多層構造で形成されており、
    　前記内側線路と、前記外側線路と、前記多層構造の前記第１の接地導体及び前記第２の接地導体の最上層とが、同一のレイヤにおいて接続されている、
    　請求項１に記載のデジタル移相回路。
  3. 　前記外側線路の幅が、前記内側線路の幅よりも広い、
    　請求項１又は請求項２に記載のデジタル移相回路。
  4. 　前記外側線路は、多層構造で形成されている、
    　請求項１から請求項３のいずれか一項に記載のデジタル移相回路。
  5. 　前記第１の電子スイッチ及び前記第２の電子スイッチは、電界効果トランジスタであり、
    　前記電界効果トランジスタのサイズは、前記第１の接地導体の幅と前記第２の接地導体の幅とを合わせた長さ以上である、
    　請求項１から請求項４のいずれか一項に記載のデジタル移相回路。
  6. 　前記信号線路と前記第１の接地導体又は前記第２の接地導体との間に接続される第３の電子スイッチを備える、
    　請求項１から請求項５のいずれか一項に記載のデジタル移相回路。
  7. 　前記信号線路と前記第１の接地導体又は前記第２の接地導体との間に接続されるコンデンサと、
    　前記信号線路と前記第２の接地導体との間において、前記コンデンサに対して直列に接続される第４の電子スイッチと、
    　を備える、
    　請求項１から請求項６のいずれか一項に記載のデジタル移相回路。
  8. 　請求項１～７のいずれか一項に記載のデジタル移相回路が複数縦続接続され、第１の周波数から前記第１の周波数よりも高い第２の周波数までの周波数帯域の信号を、縦続接続された複数の前記デジタル移相回路によって移相するデジタル移相器であって、
    　前記デジタル移相回路は、前記第１の電子スイッチ及び前記第２の電子スイッチが閉状態に設定される低遅延モードと、前記第１の電子スイッチ及び前記第２の電子スイッチが開状態に設定される高遅延モードと、のいずれかの動作モードで動作し、
    　縦続接続されている複数の前記デジタル移相回路のそれぞれを前記高遅延モード又は前記低遅延モードで動作させる複数の遅延制御状態において、各前記遅延制御状態の信号振幅の大小関係は、前記信号の周波数が前記第１の周波数である場合と、前記信号の周波数が前記第２の周波数である場合とで異なる、
    　デジタル移相器。
  9. 　請求項１～７のいずれか一項に記載のデジタル移相回路が複数縦続接続され、第１の周波数から前記第１の周波数よりも高い第２の周波数までの周波数帯域の信号を、縦続接続された複数の前記デジタル移相回路によって移相するデジタル移相器であって、
    　前記デジタル移相回路は、前記第１の電子スイッチ及び前記第２の電子スイッチが閉状態に設定される低遅延モードと、前記第１の電子スイッチ及び前記第２の電子スイッチが開状態に設定される高遅延モードと、のいずれかの動作モードで動作し、
    　すべての前記デジタル移相回路が前記低遅延モードである場合における前記信号の振幅と、すべての前記デジタル移相回路が前記高遅延モードである場合における前記信号の振幅との間の大小関係は、前記信号の周波数が前記第１の周波数である場合と、前記信号の周波数が前記第２の周波数である場合とで異なる、
    　デジタル移相器。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6816031B1 (en) * 2001-12-04 2004-11-09 Formfactor, Inc. Adjustable delay transmission line
JP2011259215A (ja) * 2010-06-09 2011-12-22 Toshiba Corp 移相器
JP2016158035A (ja) * 2015-02-23 2016-09-01 国立大学法人富山大学 位相シフタ
CN106785250A (zh) * 2016-12-23 2017-05-31 西安电子科技大学 基于射频微机电开关的螺旋五位分布式微机电移相器
CN109616723A (zh) * 2018-12-19 2019-04-12 上海秦芯信息科技有限公司 一种应用于5g毫米波基站的高精度移相器
US20190158068A1 (en) * 2017-11-22 2019-05-23 International Business Machines Corporation Rf signal switching, phase shifting and polarization control
CN111326839A (zh) * 2020-03-04 2020-06-23 电子科技大学 一种片上可重构传输线及通信系统

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059679B2 (en) 2013-04-23 2015-06-16 International Business Machines Corporation Tunable interconnect structures, and integrated circuit containing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6816031B1 (en) * 2001-12-04 2004-11-09 Formfactor, Inc. Adjustable delay transmission line
JP2011259215A (ja) * 2010-06-09 2011-12-22 Toshiba Corp 移相器
JP2016158035A (ja) * 2015-02-23 2016-09-01 国立大学法人富山大学 位相シフタ
CN106785250A (zh) * 2016-12-23 2017-05-31 西安电子科技大学 基于射频微机电开关的螺旋五位分布式微机电移相器
US20190158068A1 (en) * 2017-11-22 2019-05-23 International Business Machines Corporation Rf signal switching, phase shifting and polarization control
CN109616723A (zh) * 2018-12-19 2019-04-12 上海秦芯信息科技有限公司 一种应用于5g毫米波基站的高精度移相器
CN111326839A (zh) * 2020-03-04 2020-06-23 电子科技大学 一种片上可重构传输线及通信系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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