WO2023153001A1 - デジタル移相器 - Google Patents

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WO2023153001A1
WO2023153001A1 PCT/JP2022/030251 JP2022030251W WO2023153001A1 WO 2023153001 A1 WO2023153001 A1 WO 2023153001A1 JP 2022030251 W JP2022030251 W JP 2022030251W WO 2023153001 A1 WO2023153001 A1 WO 2023153001A1
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WO
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digital phase
line
phase shift
shift circuit
connection
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PCT/JP2022/030251
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English (en)
French (fr)
Inventor
雄介 上道
Original Assignee
株式会社フジクラ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 株式会社フジクラ filed Critical 株式会社フジクラ
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/184—Strip line phase-shifters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/08—Coupling devices of the waveguide type for linking dissimilar lines or devices

Definitions

  • the present invention relates to digital phase shifters. This application claims priority based on Japanese Patent Application No. 2022-017679 filed in Japan on February 8, 2022, the contents of which are incorporated herein.
  • Non-Patent Document 1 discloses a digitally controlled phase shift circuit (digital phase shift circuit) intended for high-frequency signals such as microwaves, quasi-millimeter waves, or millimeter waves.
  • This digital phase shift circuit is actually mounted on a semiconductor substrate in a state in which many are connected in cascade. That is, the digital phase shift circuit is a unit unit in the configuration of an actual digital phase shifter, and a desired function is exhibited by connecting several tens of them in cascade.
  • the configuration of the digital phase shifter is a configuration in which the above digital phase shift circuits are connected in a line, the length of the digital phase shifter increases.
  • the configuration of the digital phase shifter is bent using a connecting portion such as a bend-type line having a bent structure.
  • each digital phase shift circuit since the transfer characteristics of each digital phase shift circuit are considered to be described (represented) by a transfer function, they are considered to be affected by loads connected before and after. For example, when a digital phase shift circuit having a configuration similar to that of the digital phase shift circuit is connected before and after a certain digital phase shift circuit, transfer characteristics according to their loads are realized.
  • the bend-type line described above when the bend-type line described above is connected to the digital phase-shift circuit, the bend-type line has a higher impedance than the digital phase-shift circuit. Impedance matching deteriorates between the digital phase shift circuit and the bend-type line, compared to the case where the digital phase shift circuit is connected. Such poor impedance matching affects the phase shifting operation of the digital phase shifter.
  • the present invention has been made in view of such circumstances, and its object is to provide a digital phase shifter capable of reducing the influence of the connection section on the phase shift operation.
  • a first digital phase shift circuit group in which a plurality of digital phase shift circuits are cascaded; a second digital phase shift circuit group in which a plurality of digital phase shift circuits are cascaded; A bend connecting a first digital phase shift circuit located at an end of the first digital phase shift circuit group and a second digital phase shift circuit located at an end of the second digital phase shift circuit group.
  • the digital phase shift circuit includes a signal line, a pair of inner lines provided on both sides of the signal line, a pair of outer lines provided outside the inner line, and the inner line and a first ground conductor connected to each one end of the outer line, a second ground conductor connected to each other end of the outer line, and a connection between each other end of the inner line and the second ground conductor a pair of electronic switches respectively provided between; at least a capacitor electrically connected between the signal line and at least one of the first ground conductor and the second ground conductor;
  • the circuit is set to a low-delay mode in which a return current flows through the inner line or a high-delay mode in which a return current flows through the outer line
  • the connection section includes the signal line of the first digital phase shift circuit and the a first connection line connecting the signal line of the second digital phase shift circuit, the inner line of the first digital phase shift circuit, and the inner line of the second digital phase shift circuit; a second connection line for connection; a ground layer
  • the impedance of the bend line can be lowered, and the influence of the connection on the phase shift operation can be reduced.
  • the digital phase shift circuit connects the capacitor between the signal line and at least one of the first ground conductor and the second ground conductor.
  • An electronic switch may be provided to switch whether or not the
  • the connecting section connects the outer line of the first digital phase shift circuit and the outer line of the second digital phase shift circuit.
  • 3 connection lines may be provided.
  • the second connection line is arranged on both sides of the first connection line at a predetermined distance from the first connection line, and the predetermined may be less than the distance the inner line is spaced from the signal line.
  • the predetermined distance may be set to less than 10 ⁇ m.
  • the width of the first connection line may be wider than the width of the signal line.
  • the first connection line is formed in a layer different from a conductor layer forming the signal line, and the signal line and the first connection line are separated from each other. , may be connected by a second via hole.
  • the digital phase shift circuit according to one aspect of the present invention further includes a third digital phase shift circuit connected to the first digital phase shift circuit and the second digital phase shift circuit, and the connection portion connects the first connection portion connecting the first digital phase shift circuit and the third digital phase shift circuit, and the second digital phase shift circuit and the third digital phase shift circuit. You may have a 2nd connection part.
  • the first digital phase shift circuit group and the second digital phase shift circuit group may be arranged in parallel while being separated from each other.
  • FIG. 1 is a schematic configuration diagram of a digital phase shifter according to this embodiment;
  • FIG. 1 is a perspective view of a digital phase shift circuit according to this embodiment;
  • FIG. It is a figure explaining the high delay mode which concerns on this embodiment.
  • It is a figure explaining the low delay mode which concerns on this embodiment.
  • It is the 1st sectional view of the terminal area concerning this embodiment.
  • FIG. 2B is a second cross-sectional view of the connecting portion according to the embodiment; It is a figure which shows the modification of the digital phase shift circuit which concerns on this embodiment.
  • FIG. 1 is a diagram showing a configuration example of a digital phase shifter A according to this embodiment.
  • the digital phase shifter A comprises a plurality of digital phase shift circuits 10 and connections 20 .
  • a digital phase shifter A phase-shifts a signal S of a predetermined frequency band by means of a plurality of cascaded digital phase shift circuits 10 .
  • the signal S is a high frequency signal having a frequency band such as microwave, quasi-millimeter wave, or millimeter wave.
  • a plurality of digital phase shift circuits 10 are electrically connected in cascade.
  • 12 digital phase shift circuits 10 are cascade-connected, but the present invention is not limited to this, and two or more digital phase shift circuits 10 may be cascade-connected.
  • the 12 cascaded digital phase shift circuits 10 are arranged in the order in which the signal S flows through the digital phase shift circuits 10-1, 10-2, . and However, the direction in which the signal S flows may be reversed.
  • the connecting portion 20 has a bend shape.
  • the connecting portion 20 has a 180° bend shape (U-shaped bend shape).
  • the connection portion 20 is not limited to this, and may have a 90° bend shape or a 45° bend shape.
  • the connecting section 20 connects a first digital phase shift circuit located at the end of the first digital phase shift circuit group 30 and a second digital phase shift circuit located at the end of the second digital phase shift circuit group 31. circuit.
  • the first to sixth cascaded digital phase shift circuits 10-1 to 10-6 constitute the first digital phase shift circuit group 30.
  • the 7th to 12th digital phase shift circuits 10-7 to 10-12 connected in cascade form a second digital phase shift circuit group 31.
  • FIG. the digital phase shifter A includes a first digital phase shift circuit group 30 in which a plurality of digital phase shift circuits 10-1 to 10-6 are cascaded, and a plurality of digital phase shift circuits 10-7 to 10-12 are connected in cascade with a second group of digital phase shift circuits.
  • the digital phase shift circuit 10-6 is an example of the first digital phase shift circuit
  • the digital phase shift circuit 10-7 is an example of the second digital phase shift circuit.
  • the digital phase shifter A does not have a structure in which a plurality of digital phase shift circuits 10 are all arranged side by side, but has a structure that is bent in the middle by the connecting portion 20 .
  • the digital phase shifter A is bent by connecting the first digital phase shift circuit group 30 and the second digital phase shift circuit group 31 by the connecting section 20 .
  • the first digital phase shift circuit group 30 and the second digital phase shift circuit group 31 are arranged in parallel.
  • the first digital phase shift circuit group 30 and the second digital phase shift circuit group 31 are spaced apart by a distance H. That is, the first digital phase shift circuit group 30 and the second digital phase shift circuit group 31 are arranged in parallel while being separated from each other. In other words, between the first digital phase shift circuit group 30 and the second digital phase shift circuit group 31, between the first digital phase shift circuit group 30 and the second digital phase shift circuit group 31, Adjacent outer lines 3, which will be described later, are separated by a distance H.
  • FIG. 2 is a perspective view of the digital phase shift circuit 10 according to this embodiment.
  • the digital phase shift circuit 10 includes a signal line 1, two inner lines 2 (first inner line 2a and second inner line 2b), two outer lines 3 (first outer line 3a). and second outer line 3b), two ground conductors 4 (first ground conductor 4a and second ground conductor 4b), parallel plate capacitor 5, a plurality of connection conductors 6, four electronic switches 7 (first An electronic switch 7a, a second electronic switch 7b, a third electronic switch 7c and a fourth electronic switch 7d) and a switch control section 8 are provided.
  • the signal line 1 is a linear belt-shaped conductor extending in a predetermined direction. That is, the signal line 1 is a long plate-shaped conductor having a constant width W1, a constant thickness, and a predetermined length. In the example shown in FIG. 2, a signal S flows through the signal line 1 from the near side to the far side.
  • the front-back direction shown in FIG. 2 is the X-axis direction
  • the left-right direction is the Y-axis direction
  • the up-down direction is the Z-axis direction.
  • the +X direction is the direction from the front side to the back side in the X-axis direction
  • the -X direction is the opposite direction to the +X direction.
  • the +Y direction is a direction proceeding to the right in the Y-axis direction
  • the -Y direction is the opposite direction to the +Y direction.
  • the +Z direction is a direction proceeding upward in the Z-axis direction
  • the -Z direction is the direction opposite to the +Z direction.
  • the first inner line 2a is a straight belt-shaped conductor. That is, the first inner line 2a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length. The first inner line 2a extends in the same direction as the signal line 1 extends. The first inner line 2a is provided parallel to the signal line 1 and separated by a predetermined distance M1. Specifically, the first inner line 2a is arranged on one side of the signal line 1 with a predetermined distance M1. In other words, the first inner line 2a is spaced apart from the signal line 1 in the +Y-axis direction by a predetermined distance M1.
  • the second inner line 2b is a straight belt-shaped conductor. That is, like the first inner line 2a, the second inner line 2b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the second inner line 2b extends in the same direction as the signal line 1 extends.
  • the second inner line 2b is provided in parallel with the signal line 1 and separated by a predetermined distance M1.
  • the second inner line 2b is arranged on the other side of the signal line 1 with a predetermined distance M1. In other words, the second inner line 2b is spaced apart from the signal line 1 in the -Y-axis direction by a predetermined distance M1.
  • the first outer line 3a is a linear belt-shaped conductor provided on one side of the signal line 1 at a position farther from the signal line 1 than the first inner line 2a. That is, the first outer line 3a is arranged in the +Y direction relative to the first inner line 2a (arranged further in the +Y direction from the signal line 1 than the first inner line 2a). is a strip conductor.
  • the first outer line 3a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the first outer line 3a is provided parallel to the signal line 1 at a predetermined distance from the signal line 1 with the first inner line 2a interposed therebetween.
  • the first outer line 3a extends in the same direction as the signal line 1, like the first inner line 2a and the second inner line 2b.
  • the second outer line 3b is a linear belt-shaped conductor provided on the other side of the signal line 1 at a position farther from the signal line 1 than the second inner line 2b. That is, the second outer line 3b is arranged in the -Y direction than the second inner line 2b (further apart from the signal line 1 in the -Y direction than the second inner line 2b). It is a straight strip conductor.
  • the second outer line 3b is, like the first outer line 3a, a long plate-shaped conductor having a constant width, a constant thickness and a predetermined length.
  • the second outer line 3b is provided parallel to the signal line 1 at a predetermined distance from the signal line 1 with the second inner line 2b interposed therebetween.
  • the second outer line 3b extends in the same direction as the signal line 1, like the first inner line 2a and the second inner line 2b.
  • the first ground conductor 4a is a linear belt-shaped conductor provided on one end side of each of the first inner line 2a, the second inner line 2b, the first outer line 3a, and the second outer line 3b.
  • the first ground conductor 4a is electrically connected to one end of each of the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b.
  • the first ground conductor 4a is a long plate-shaped conductor having a constant width, a constant thickness and a predetermined length.
  • the first ground conductor 4a is provided so as to be orthogonal to the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b extending in the same direction. . That is, the first ground conductor 4a is arranged to extend in the Y-axis direction. The first ground conductor 4a is provided below the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b at a predetermined distance.
  • the first ground conductor 4a is set so that one end, which is the end in the +Y direction, is substantially at the same position as the right edge of the first outer line 3a.
  • the first ground conductor 4a is set so that the other end, which is the end in the -Y direction, is substantially at the same position as the left edge of the second outer line 3b.
  • the second ground conductor 4b is a linear belt-shaped conductor provided on the other end side of each of the first inner line 2a, the second inner line 2b, the first outer line 3a, and the second outer line 3b. .
  • the second ground conductor 4b is a long plate-shaped conductor having a constant width, a constant thickness and a predetermined length, like the first ground conductor 4a.
  • the second ground conductor 4b is arranged parallel to the first ground conductor 4a, and, like the first ground conductor 4a, the first inner line 2a, the second inner line 2b, the first are provided so as to be orthogonal to the outer line 3a and the second outer line 3b.
  • the second ground conductor 4b is provided below the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b at a predetermined distance.
  • the second ground conductor 4b is set such that one end, which is the end in the +Y direction, is substantially at the same position as the right edge of the first outer line 3a.
  • the second ground conductor 4b is set so that the other end, which is the end in the -Y direction, is substantially at the same position as the left edge of the second outer line 3b.
  • the second ground conductor 4b has the same position in the Y-axis direction as the first ground conductor 4a.
  • the parallel plate capacitor 5 is provided between the other end of the signal line 1 and the second ground conductor 4b.
  • the parallel plate capacitor 5 has an upper electrode connected to the signal line 1 and a lower electrode electrically connected to the fourth electronic switch 7d.
  • the parallel plate capacitor 5 is a thin film capacitor of MIM (Metal Insulator Metal) structure.
  • the capacitance value C of the digital phase shift circuit 10 includes the capacitance value Ca of the parallel plate capacitor 5 .
  • a comb-shaped capacitor may be used instead of the parallel plate capacitor 5 .
  • connection conductors 6 includes at least connection conductors 6a to 6f.
  • the connection conductor 6a is a conductor that electrically and mechanically connects one end of the first inner line 2a and the first ground conductor 4a.
  • the connection conductor 6a is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of the first inner line 2a, and the other end (lower end) is connected to the upper surface of the first ground conductor 4a. Connecting.
  • connection conductor 6b is a conductor that electrically and mechanically connects one end of the second inner line 2b and the first ground conductor 4a.
  • connection conductor 6b is a conductor extending in the Z-axis direction like the connection conductor 6a. It is connected to the upper surface of the ground conductor 4a.
  • connection conductor 6c is a conductor that electrically and mechanically connects one end of the first outer line 3a and the first ground conductor 4a.
  • connection conductor 6c is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of one end of the first outer line 3a, and the other end (lower end) is connected to the first ground conductor 4a. Connect to top.
  • connection conductor 6d is a conductor that electrically and mechanically connects the other end of the first outer line 3a and the second ground conductor 4b.
  • connection conductor 6d is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of the other end of the first outer line 3a, and the other end (lower end) is connected to the second ground conductor 4b. connect to the top of the
  • connection conductor 6e is a conductor that electrically and mechanically connects one end of the second outer line 3b and the first ground conductor 4a.
  • connection conductor 6e is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of one end of the second outer line 3b, and the other end (lower end) is connected to the first ground conductor 4a. Connect to top.
  • connection conductor 6f is a conductor that electrically and mechanically connects the other end of the second outer line 3b and the second ground conductor 4b.
  • connection conductor 6f is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of the other end of the second outer line 3b, and the other end (lower end) is connected to the second ground conductor 4b. connect to the top of the
  • connection conductor 6 g is a conductor that electrically and mechanically connects the other end of the signal line 1 and the upper electrode of the parallel plate capacitor 5 .
  • connection conductor 6g is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of the other end of the signal line 1, and the other end (lower end) is connected to the upper electrode of the parallel plate capacitor 5. do.
  • the first electronic switch 7a is connected between the other end of the first inner line 2a and the second ground conductor 4b.
  • the first electronic switch 7a is, for example, a MOSFET (field effect transistor), and has a drain terminal electrically connected to the other end of the first inner line 2a and a source terminal electrically connected to the second ground conductor 4b. , and the gate terminal is electrically connected to the switch control section 8 .
  • MOSFET field effect transistor
  • the first electronic switch 7a is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal.
  • a closed state is a state in which the drain terminal and the source terminal are conducting.
  • the open state is a state in which the drain terminal and the source terminal are not electrically connected and the electrical connection is interrupted.
  • the first electronic switch 7a is in a conductive state in which the other end of the first inner line 2a and the second ground conductor 4b are electrically connected, or in a broken state in which the electrical connection is interrupted. state.
  • the second electronic switch 7b is connected between the other end of the second inner line 2b and the second ground conductor 4b.
  • the second electronic switch 7b is, for example, a MOSFET, and has a drain terminal connected to the other end of the second inner line 2b, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch controller. 8 is connected.
  • the size of the second electronic switch 7b is equal to or greater than the width of the second ground conductor 4b.
  • the second electronic switch 7b is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal. Under the control of the switch controller 8, the second electronic switch 7b is in a conductive state in which the other end of the second inner line 2b and the second ground conductor 4b are electrically connected, or in a broken state in which the electrical connection is interrupted. state.
  • the third electronic switch 7c is connected between the other end of the signal line 1 and the second ground conductor 4b.
  • the third electronic switch 7c is, for example, a MOSFET, and has a drain terminal connected to the other end of the signal line 1, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch controller 8. It is Although the third electronic switch 7c is provided on the other end side of the signal line 1 in the example shown in FIG. Note that the third electronic switch 7c may not be used if it is not necessary.
  • the third electronic switch 7c is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal. Under the control of the switch control unit 8, the third electronic switch 7c puts the other end of the signal line 1 and the second ground conductor 4b into a conductive state in which they are electrically connected or in a cutoff state in which the electrical connection is interrupted. .
  • the fourth electronic switch 7d is connected in series with the parallel plate capacitor 5 between the other end of the signal line 1 and the second ground conductor 4b.
  • the fourth electronic switch 7d is, for example, a MOSFET.
  • the fourth electronic switch 7d has a drain terminal connected to the lower electrode of the parallel plate capacitor 5, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch controller 8. It is connected.
  • the fourth electronic switch 7d is controlled to a closed state or an open state based on a gate signal input from the switch control section 8 to the gate terminal.
  • the fourth electronic switch 7d is controlled by the switch control unit 8 to be in a conductive state in which the lower electrode of the parallel plate capacitor 5 and the second ground conductor 4b are electrically connected or in a disconnected state in which the electrical connection is interrupted. do.
  • the switch control unit 8 is a control circuit that controls the first electronic switch 7a, the second electronic switch 7b, the third electronic switch 7c, and the fourth electronic switch 7d, which are the plurality of electronic switches 7.
  • the switch controller 8 has four output ports.
  • the switch control unit 8 outputs individual gate signals from each output port and supplies them to the respective gate terminals of the plurality of electronic switches 7, thereby individually controlling each of the plurality of electronic switches 7 to be in an open state or a closed state. .
  • FIG. 2 shows a schematic perspective view of the digital phase shift circuit 10 so that the mechanical structure of the digital phase shift circuit 10 can be easily understood. , formed as a multi-layer structure.
  • the digital phase shift circuit 10 includes a signal line 1, a first inner line 2a, a second inner line 2b, a first outer line 3a and a second outer line 3b formed on a first conductive layer. ing.
  • the first ground conductor 4a and the second ground conductor 4b are formed on a second conductive layer facing the first conductive layer with an insulating layer interposed therebetween. Components formed in the first conductive layer and components formed in the second conductive layer are interconnected by via holes.
  • a plurality of connection conductors 6 correspond to via holes embedded in the insulating layer.
  • the digital phase shift circuit 10 has a high delay mode and a low delay mode as operation modes. Digital phase shift circuit 10 operates in a high delay mode or a low delay mode.
  • the high delay mode is a mode in which the signal S is caused to have a first phase difference.
  • the first electronic switch 7a and the second electronic switch 7b are controlled to be open, and the fourth electronic switch 7d is controlled to be closed.
  • the return current R1 flows. That is, the return current R1 is a current flowing in the -X direction, which is the opposite direction to the signal S flowing in the +X direction.
  • the first electronic switch 7a and the second electronic switch 7b are open, so the return current R1 is mainly in the first outer line 3a and the second outer line 3a, as shown in FIG. It flows in the -X direction on the line 3b.
  • the inductance value L is higher than in the low delay mode. In the high delay mode, it is possible to obtain a higher delay amount than in the low delay mode. Further, by closing the fourth electronic switch 7d, the other end of the signal line 1 and the second ground conductor 4b are electrically connected by the parallel plate capacitor 5, so that the capacitance value C is also expensive. Therefore, in the high delay mode, it is possible to obtain a higher delay amount than in the low delay mode.
  • the low delay mode is a mode in which the signal S is caused to have a second phase difference smaller than the first phase difference.
  • the first electronic switch 7a and the second electronic switch 7b are controlled to be closed, and the fourth electronic switch 7d is controlled to be open.
  • the return current R2 is mainly in the first inner line 2a and the second inner line 2a, as shown in FIG. It flows in the -X direction on the line 2b. Since the return current R2 flows through the first inner line 2a and the second inner line 2b in the low delay mode, the inductance value L is lower than in the high delay mode. The amount of delay in the low delay mode is lower than the amount of delay in the high delay mode.
  • the parallel plate capacitor 5 is connected to the other end of the signal line 1, but since the fourth electronic switch 7d is in the open state, the capacitance of the parallel plate capacitor 5 does not function and the parallel plate capacitor 5 There is only a very small parasitic capacitance compared to the capacitance of Therefore, in the low delay mode, it is possible to obtain a much smaller amount of delay than in the high delay mode.
  • the low delay mode it is possible to intentionally increase the loss of the signal line 1 by controlling the third electronic switch 7c to be closed. This is to make the high frequency signal loss in the low delay mode comparable to the high frequency signal loss in the high delay mode.
  • the loss of high-frequency signals in low-delay mode is clearly smaller than the loss of high-frequency signals in high-delay mode.
  • This loss difference causes an amplitude difference in the high frequency signal output from the digital phase shift circuit 10 when the operation mode is switched between the low delay mode and the high delay mode.
  • the digital phase shift circuit 10 may eliminate the amplitude difference by closing the third electronic switch 7c in the low delay mode.
  • FIG. 5 is a cross-sectional view of the connecting portion 20 shown in FIG. 1 taken along line VV.
  • the connection section 20 includes a first connection line 21 , a second connection line 22 , a third connection line 23 , a first ground layer 24 and a second ground layer 25 .
  • the first connection line 21 is, for example, a long plate-shaped conductor having a constant width W2, a constant thickness, and a predetermined length.
  • the first connection line 21 connects the signal line 1 of the first digital phase shift circuit and the signal line 1 of the second digital phase shift circuit.
  • the first connection line 21 has one end connected to the signal line 1 of the digital phase shift circuit 10-6 and the other end connected to the signal line 1 of the digital phase shift circuit 10-7.
  • a signal S output from the signal line 1 of the digital phase shift circuit 10-6 is input to the signal line 1 of the digital phase shift circuit 10-7 via the first connection line 21.
  • the width W2 of the first connection line 21 may be the same as the width W1 of the signal line 1, or may be wider than the width W1.
  • the second connection line 22 is a long plate-shaped conductor having a constant width, constant thickness and predetermined length.
  • the second connection line 22 extends in the same direction as the signal line 1 extends.
  • the second connection line 22 is provided parallel to the first connection line 21 and is separated by a predetermined distance M2.
  • the second connection line 22 is arranged on both sides of the first connection line 21 with a predetermined distance M2 from the first connection line 21 .
  • the second connection line 22 arranged on one side of the first connection line 21 is referred to as "second connection line 22a" and arranged on the other side of the first connection line 21.
  • the second connection line 22 thus formed may be referred to as a "second connection line 22b".
  • the predetermined distance M2 may be equal to the predetermined distance M1, or may be shorter than the predetermined distance M1. For example, if the predetermined distance M1 is 10 ⁇ m as in the conventional (prior art), the predetermined distance M2 may be set to less than 10 ⁇ m. More preferably, the predetermined distance M2 is, for example, 2.5 ⁇ m or 2 ⁇ m or less, and it is desirable to bring the second connection line 22 as close to the first connection line 21 as possible. In this embodiment, the second connection line 22 may be brought close to the manufacturing limit or close to the manufacturing limit with respect to the first connection line 21 .
  • the second connection line 22 connects the inner line 2 of the first digital phase shift circuit and the inner line 2 of the second digital phase shift circuit.
  • the second connection line 22a has one end connected to the first inner line 2a of the digital phase shift circuit 10-6 and the other end connected to the first inner line 2a of the digital phase shift circuit 10-7. It is connected to the line 2a.
  • the second connection line 22b has one end connected to the second inner line 2b of the digital phase shift circuit 10-6 and the other end connected to the second inner line 2b of the digital phase shift circuit 10-7.
  • the third connection line 23 is a belt-shaped conductor provided at a position farther from the first connection line 21 than the second connection line 22 on both one side and the other side of the first connection line 21 .
  • the third connection line 23 is provided parallel to the first connection line 21 at a predetermined distance from the first connection line 21 with the second connection line 22 interposed therebetween.
  • the third connection line 23 arranged on one side of the first connection line 21 is referred to as "third connection line 23a" and arranged on the other side of the first connection line 21.
  • the third connection line 23 thus formed may be referred to as a "third connection line 23b".
  • the third connection line 23 connects the outer line 3 of the first digital phase shift circuit and the outer line 3 of the second digital phase shift circuit.
  • the third connection line 23a has one end connected to the first outer line 3a of the digital phase shift circuit 10-6 and the other end connected to the first outer line 3a of the digital phase shift circuit 10-7. It is connected to the line 3a.
  • the third connection line 23b has one end connected to the second outer line 3b of the digital phase shift circuit 10-6 and the other end connected to the second outer line 3b of the digital phase shift circuit 10-7.
  • the first ground layer 24 is arranged above the first connection line 21 .
  • the first ground layer 24 is provided above the first connection line 21 and the second connection line 22 at a predetermined distance.
  • the first ground layer 24 is arranged above the first connection lines 21, and the width of the first ground layer 24 extends at least to one side surface 220 of each second connection line 22. preferably.
  • the side surface 220 is the side surface of the second connection line 22 opposite to the side on which the first connection line 21 is arranged.
  • the first ground layer 24 may extend not only above the first connection line 21 and the second connection line 22 but also above the third connection line 23 .
  • the first ground layer 24 is connected to each second connection line 22 through via holes 40 . That is, the first ground layer 24 is connected to each of the second connection line 22a and the second connection line 22b through the via hole 40. As shown in FIG. As shown in FIG. 1, a plurality of via holes 40 are arranged along the second connection line 22a and a plurality of via holes 40 are arranged along the second connection line 22b.
  • the first ground layer 24 When the first ground layer 24 extends above the third connection lines 23, the first ground layer 24 is connected to each second connection line 22 as illustrated in FIG. , and may be connected to each third connection line 23 through via holes 41 . That is, the first ground layer 24 is connected to each of the second connection line 22a and the second connection line 22b through the via hole 40, and the third connection line 23a and the third connection line 23b are connected to each other. They may be connected to each other via via holes 41 . In the configuration illustrated in FIG. 6, a plurality of via holes 41 are arranged along the third connection line 23a and a plurality of via holes 41 are arranged along the third connection line 23b.
  • the second ground layer 25 is arranged below the first connection line 21 .
  • the second ground layer 25 is provided below the first connection line 21 and the second connection line 22 at a predetermined distance.
  • the second ground layer 25 is arranged below the first connection lines 21, and the width of the second ground layer 25 extends at least to one side surface 220 of each second connection line 22. preferably.
  • the second ground layer 25 may extend not only below the first connection line 21 and the second connection line 22 but also below the third connection line 23 .
  • the second ground layer 25 is connected to each second connection line 22 through via holes 42 . That is, the second ground layer 25 is connected to each of the second connection line 22a and the second connection line 22b through the via hole 42. As shown in FIG. Like the via holes 40, a plurality of via holes 42 are arranged along the second connection line 22a, and a plurality of via holes 42 are arranged along the second connection line 22b.
  • the second ground layer 25 When the second ground layer 25 extends below the third connection lines 23, the second ground layer 25 is provided for each second connection line 22 as illustrated in FIG. , and may be connected to each third connection line 23 through via holes 43 . That is, the second ground layer 25 is connected to the second connection line 22a and the second connection line 22b through the via hole 42, and the third connection line 23a and the third connection line 23b They may be connected to each other via via holes 43 .
  • the via holes 43 are arranged along the third connection line 23a and arranged along the third connection line 23b, similarly to the via holes 41.
  • the connecting portion 20 has the first ground layer 24 and the second ground layer 25, but is not limited thereto, and the first ground layer 24 and the second ground layer 25 are provided. At least one of the two ground layers 25 may be provided. That is, it is sufficient that the ground layer is arranged at least one of above and below the first connection line 21 .
  • the impedance of the bend-type lines may be a higher value than the optimum load that matches the digital phase-shift circuit. Phase shift behavior may be affected.
  • ground layers are arranged above and below the first connection line 21 and the second connection line 22 .
  • the distance (predetermined distance M2) between the first connection line 21 and the second connection line 22 is shorter than the distance (predetermined distance M1) between the signal line 1 and the inner line 2. good too. With such a configuration, the impedance of the connecting portion 20 can be further lowered.
  • the width W2 of the first connection line 21 may be wider than the width W1 of the signal line 1. With such a configuration, the impedance of the connecting portion 20 can be further lowered.
  • the predetermined distance M2 may be shorter than the predetermined distance M1 and the width W2 may be wider than the width W1.
  • the first connection line 21 may be formed in a layer different from the conductor layer forming the signal line 1 .
  • the signal line 1 and the first connection line 21 may be connected through a via hole.
  • the digital phase shifter A has been described as having a 180° bend connection 20, but this is not a limitation, and two connections of a 90° bend type are shown in FIG. You may provide the part 20 (connection part 20a and connection part 20b).
  • FIG. 7 is a modification of the digital phase shifter A according to this embodiment.
  • the digital phase shifter A shown in FIG. 7 includes a plurality of digital phase shift circuits 10-1 to 10-13.
  • the first to sixth cascaded digital phase shift circuits 10-1 to 10-6 constitute the first digital phase shift circuit group 30.
  • the eighth to thirteenth digital phase shift circuits 10-8 to 10-13 connected in cascade form a second digital phase shift circuit group 31.
  • the digital phase shifter A shown in FIG. 7 further comprises a third digital phase shift circuit connected to the first digital phase shift circuit and the second digital phase shift circuit.
  • the digital phase shift circuit 10-7 is an example of the third digital phase shift circuit.
  • a connection portion 20a (first connection portion) shown in FIG. 7 is the connection portion 20 that connects the digital phase shift circuit 10-6 and the digital phase shift circuit 10-7.
  • a connection portion 20b (second connection portion) shown in FIG. 7 is the connection portion 20 that connects the digital phase shift circuit 10-8 and the digital phase shift circuit 10-7.
  • the first connection line 21 of the connection portion 20a connects the signal line 1 of the digital phase shift circuit 10-6 and the signal line 1 of the digital phase shift circuit 10-7.
  • the second connection line 22 of the connection portion 20a connects the inner line 2 of the digital phase shift circuit 10-6 and the inner line 2 of the digital phase shift circuit 10-7.
  • the third connection line 23 of the connection portion 20a connects the outer line 3 of the digital phase shift circuit 10-6 and the outer line 3 of the digital phase shift circuit 10-7.
  • the first connection line 21 of the connection portion 20b connects the signal line 1 of the digital phase shift circuit 10-8 and the signal line 1 of the digital phase shift circuit 10-7.
  • the second connection line 22 of the connection portion 20b connects the inner line 2 of the digital phase shift circuit 10-8 and the inner line 2 of the digital phase shift circuit 10-7.
  • the third connection line 23 of the connection portion 20b connects the outer line 3 of the digital phase shift circuit 10-8 and the outer line 3 of the digital phase shift circuit 10-7.
  • the connection portions 20a and 20b do not need to be provided with the third connection line 23a.

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Abstract

接続部は、第１のデジタル移相回路の信号線路と、第２のデジタル移相回路の信号線路とを接続する第１の接続線路と、前記第１のデジタル移相回路の内側線路と、前記第２のデジタル移相回路の内側線路とを接続する第２の接続線路と、前記第１の接続線路及び前記第２の接続線路の上方及び下方に配置されるグランド層と、少なくとも前記第２の接続線路と前記グランド層とを接続する第１のビアホールと、を備える。

Description

デジタル移相器
　本発明は、デジタル移相器に関する。
　本願は、２０２２年２月８日に、日本に出願された特願２０２２－０１７６７９号に基づき優先権を主張し、その内容をここに援用する。
　下記非特許文献１には、マイクロ波、準ミリ波又はミリ波などの高周波信号を対象とするデジタル制御型の移相回路（デジタル移相回路）が開示されている。このデジタル移相回路は、実際には多数が縦続接続された状態で半導体基板上に実装される。すなわち、デジタル移相回路は、実際のデジタル移相器の構成における単位ユニットであり、数十個が縦続接続されることによって所望の機能を発揮する。
　デジタル移相器の構成が、上記のデジタル移相回路が一列に繋げられた構成である場合にはデジタル移相器の長さが長くなる。デジタル移相器の長さを短くするためには、デジタル移相器の構成を、折れ曲がりの構造を有するベンド型の線路などの接続部を用いて折り曲げた構成にすることが考えられる。
A Ka-band Digitally-Controlled Phase Shifter with sub-degree Phase Precision (2016,IEEE,RFIC)
　ところで、各々のデジタル移相回路の伝達特性は、伝達関数によって記述される（表される）ものと考えられるため、前後に接続されている負荷に影響されるものと考えられる。例えば、あるデジタル移相回路の前後に、そのデジタル移相回路と同様の構成を有するデジタル移相回路が接続されている場合には、それらの負荷に応じた伝達特性が実現される。
　しかしながら、デジタル移相回路に上述したベンド型の線路が接続されている場合には、ベンド型の線路がデジタル移相回路よりも高インピーダンスであるために、あるデジタル移相回路に同様の構成を有するデジタル移相回路が接続される場合に比べて、デジタル移相回路とベンド型の線路との間でインピーダンス整合が悪化する。このようにインピーダンスの整合が悪化すると、デジタル移相器の移相動作が影響を受けてしまう。
　本発明は、このような事情に鑑みてなされたもので、その目的は、接続部による移相動作への影響を低減可能なデジタル移相器を提供することである。
　本発明の一態様は、複数のデジタル移相回路が縦続接続された第１のデジタル移相回路群と、複数のデジタル移相回路が縦続接続された第２のデジタル移相回路群と、前記第１のデジタル移相回路群の端部に位置する第１のデジタル移相回路と、前記第２のデジタル移相回路群の端部に位置する第２のデジタル移相回路 とを接続するベンド型の接続部と、を備え、前記デジタル移相回路は、信号線路、前記信号線路の両側に設けられた一対の内側線路、前記内側線路の外側に設けられた一対の外側線路、前記内側線路及び前記外側線路の各一端に接続された第１の接地導体、前記外側線路の各他端に接続された第２の接地導体、前記内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチ、前記信号線路と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に電気的に接続されるコンデンサを少なくとも有し、各々が、前記内側線路にリターン電流が流れる低遅延モード又は前記外側線路にリターン電流が流れる高遅延モードに設定される回路であり、前記接続部は、前記第１のデジタル移相回路の前記信号線路と、前記第２のデジタル移相回路の前記信号線路とを接続する第１の接続線路と、前記第１のデジタル移相回路の前記内側線路と、前記第２のデジタル移相回路の前記内側線路とを接続する第２の接続線路と、前記第１の接続線路及び前記第２の接続線路の上方及び下方に配置されるグランド層と、少なくとも前記第２の接続線路と前記グランド層とを接続する第１のビアホールと、を備える、デジタル移相器である。
　このような構成により、ベンド線路のインピーダンスを下げることができ、接続部による移相動作への影響を低減することができる。
　また、本発明の一態様によるデジタル移相回路は、前記デジタル移相回路が、前記信号線路と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に前記コンデンサを接続するか否かを切り替える電子スイッチを備えてもよい。
　また、本発明の一態様によるデジタル移相回路は、前記接続部が、前記第１のデジタル移相回路の前記外側線路と、前記第２のデジタル移相回路の前記外側線路とを接続する第３の接続線路を備えてもよい。
　また、本発明の一態様によるデジタル移相回路は、前記第２の接続線路が、前記第１の接続線路の両側において前記第１の接続線路から所定の距離だけ離間して配置され、前記所定の距離は、前記内側線路が前記信号線路から離間している距離よりも短くてもよい。
　また、本発明の一態様によるデジタル移相回路は、前記所定の距離が、１０μｍ未満に設定されてもよい。
　また、本発明の一態様によるデジタル移相回路は、前記第１の接続線路の幅が、前記信号線路の幅よりも広くてもよい。
　また、本発明の一態様によるデジタル移相回路は、前記第１の接続線路が、前記信号線路を形成する導体層とは異なる層に形成され、前記信号線路と前記第１の接続線路とは、第２のビアホールで接続されてもよい。
　また、本発明の一態様によるデジタル移相回路は、前記第１のデジタル移相回路と前記第２のデジタル移相回路とに接続される第３のデジタル移相回路を更に備え、前記接続部が、前記第１のデジタル移相回路と前記第３のデジタル移相回路とを接続する第１接続部と、前記第２のデジタル移相回路と前記第３のデジタル移相回路とを接続する第２接続部と、を有してもよい。
　また、本発明の一態様によるデジタル移相回路は、前記第１のデジタル移相回路群と前記第２のデジタル移相回路群とが、離間した状態で並列に配置されてもよい。
　以上説明したように、本発明によれば、接続部による移相動作への影響を低減可能なデジタル移相器を提供することができる。
本実施形態に係るデジタル移相器の概略構成図である。 本実施形態に係るデジタル移相回路の斜視図である。 本実施形態に係る高遅延モードを説明する図である。 本実施形態に係る低遅延モードを説明する図である。 本実施形態に係る接続部の第１の断面図である。 本実施形態に係る接続部の第２の断面図である。 本実施形態に係るデジタル移相回路の変形例を示す図である。
　以下、本実施形態に係るデジタル移相器を、図面を用いて説明する。
　図１は、本実施形態に係るデジタル移相器Ａの構成例を示す図である。デジタル移相器Ａは、複数のデジタル移相回路１０及び接続部２０を備える。デジタル移相器Ａは、所定の周波数帯域の信号Ｓを、縦続接続された複数のデジタル移相回路１０によって移相する。信号Ｓは、マイクロ波、 準ミリ波、又はミリ波などの周波数帯域を有する高周波信号である。
　複数のデジタル移相回路１０は、電気的に縦続接続されている。図１に示す例では、１２個のデジタル移相回路１０が縦続接続されているが、これに限定されず、２つ以上のデジタル移相回路１０が縦続接続されていればよい。図１に示す例では、説明の便宜上、縦続接続されている１２個のデジタル移相回路１０を、信号Ｓが流れる順番に、デジタル移相回路１０－１，１０－２，…，１０－１２としている。ただし、信号Ｓが流れる方向は逆でもよい。
　接続部２０は、ベンド型の形状を有している。図１に示す例では、接続部２０は、１８０°ベンドの形状（Ｕ字ベンドの形状）を有している。ただし、これに限定されず、接続部２０は、９０°ベンドの形状を有してもよいし、４５°ベンドの形状を有してもよい。接続部２０は、第１のデジタル移相回路群３０の端部に位置する第１のデジタル移相回路と、第２のデジタル移相回路群３１の端部に位置する第２のデジタル移相回路とを接続する。
　図１に示す例では、縦続接続された１番目から６番目までのデジタル移相回路１０－１～１０－６が第１のデジタル移相回路群３０を構成している。また、縦続接続された７番目から１２番目までのデジタル移相回路１０－７～１０－１２が第２のデジタル移相回路群３１を構成している。換言すれば、デジタル移相器Ａは、複数のデジタル移相回路１０－１～１０－６が縦続接続された第１のデジタル移相回路群３０と、複数のデジタル移相回路１０－７～１０－１２が縦続接続された第２のデジタル移相回路群とを有する。尚、図１に示す例では、デジタル移相回路１０－６が第１のデジタル移相回路の一例であり、デジタル移相回路１０－７が第２のデジタル移相回路の一例である。
　デジタル移相器Ａは、複数のデジタル移相回路１０がすべて一例に並んで配置される構造ではなく、接続部２０によって途中で折り曲げられる構造を有する。例えば、第１のデジタル移相回路群３０と第２のデジタル移相回路群３１とが、接続部２０によって接続されることでデジタル移相器Ａが折り曲げられる。これにより、第１のデジタル移相回路群３０と第２のデジタル移相回路群３１とは並列に配置される。
　第１のデジタル移相回路群３０と第２のデジタル移相回路群３１とは、距離Ｈだけ離間して配置されている。すなわち、第１のデジタル移相回路群３０と第２のデジタル移相回路群３１とは、離間した状態で並列に配置されている。換言すれば、第１のデジタル移相回路群３０と第２のデジタル移相回路群３１との間において、第１のデジタル移相回路群３０と第２のデジタル移相回路群３１との、隣接する後述の外側線路３が距離Ｈだけ離間している。
　以下に、本実施形態に係るデジタル移相回路１０の構成について図２を用いて説明する。図２は、本実施形態に係るデジタル移相回路１０の斜視図である。図２に示す通り、デジタル移相回路１０は、信号線路１、２つの内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）、２つの外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）、２つの接地導体４（第１の接地導体４ａ及び第２の接地導体４ｂ）、平行平板コンデンサ５、複数の接続導体６、４つの電子スイッチ７（第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄ）及びスイッチ制御部８を備える。
　信号線路１は、所定方向に延在する直線状の帯状導体である。すなわち、信号線路１は、一定幅Ｗ１、一定厚及び所定長さを有する長尺板状の導体である。図２に示す例では、信号線路１には、手前側から奥側に向かって信号Ｓが流れる。
　尚、図２に示す前後方向をＸ軸方向とし、左右方向をＹ軸方向とし、上下方向（鉛直方向）をＺ軸方向とする。また、＋Ｘ方向は、Ｘ軸方向を手前側から奥側に向かう方向であり、－Ｘ方向は＋Ｘ方向とは反対方向である。＋Ｙ方向は、Ｙ軸方向を右に進む方向であり、－Ｙ方向は＋Ｙ方向とは反対方向である。＋Ｚ方向は、Ｚ軸方向を上方に進む方向であり、－Ｚ方向は＋Ｚ方向とは反対方向である。
　第１の内側線路２ａは、直線状の帯状導体である。すなわち、第１の内側線路２ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第１の内側線路２ａは、信号線路１の延在方向と同一な方向に延在する。第１の内側線路２ａは、信号線路１と平行に設けられており、所定の距離Ｍ１だけ離間している。具体的には、第１の内側線路２ａは、信号線路１の一方側に所定の距離Ｍ１だけ離間して配置されている。換言すれば、第１の内側線路２ａは、信号線路１から＋Ｙ軸方向に所定の距離Ｍ１だけ離間して配置されている。
　第２の内側線路２ｂは、直線状の帯状導体である。すなわち、第２の内側線路２ｂは、第１の内側線路２ａと同様に、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第２の内側線路２ｂは、信号線路１の延在方向と同一な方向に延在する。第２の内側線路２ｂは、信号線路１と平行に設けられており、所定の距離Ｍ１だけ離間している。具体的には、第２の内側線路２ｂは、信号線路１の他方側に所定の距離Ｍ１だけ離間して配置されている。換言すれば、第２の内側線路２ｂは、信号線路１から－Ｙ軸方向に所定の距離Ｍ１だけ離間して配置されている。
　第１の外側線路３ａは、信号線路１の一方側において、第１の内側線路２ａよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。すなわち、第１の外側線路３ａは、第１の内側線路２ａよりも＋Ｙ方向に配置された（第１の内側線路２ａよりも、信号線路１から＋Ｙ方向に離間して配置された）直線状の帯状導体である。第１の外側線路３ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第１の外側線路３ａは、信号線路１に対して第１の内側線路２ａを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第１の外側線路３ａは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。
　第２の外側線路３ｂは、信号線路１の他方側において、第２の内側線路２ｂよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。すなわち、第２の外側線路３ｂは、第２の内側線路２ｂよりも－Ｙ方向に配置された（第２の内側線路２ｂよりも、信号線路１から－Ｙ方向に離間して配置された）直線状の帯状導体である。第２の外側線路３ｂは、第１の外側線路３ａと同様に、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第２の外側線路３ｂは、信号線路１に対して第２の内側線路２ｂを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第２の外側線路３ｂは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。
　第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端側に設けられる直線状の帯状導体である。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端に電気的に接続されている。第１の接地導体４ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。
　第１の接地導体４ａは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに直交するように設けられている。すなわち、第１の接地導体４ａは、Ｙ軸方向に延在するように配置されている。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。
　図２に示す例では、第１の接地導体４ａは、＋Ｙ方向における端部である一端が、第１の外側線路３ａの右側縁部と略同一位置となるように設定されている。図２に示す例では、第１の接地導体４ａは、－Ｙ方向における端部である他端が、第２の外側線路３ｂの左側縁部と略同一位置となるように設定されている。
　第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各他端側に設けられる直線状の帯状導体である。第２の接地導体４ｂは、第１の接地導体４ａと同様に一定幅、一定厚及び所定長さを有する長尺板状の導体である。
　第２の接地導体４ｂは、第１の接地導体４ａに対して平行に配置されており、第１の接地導体４ａと同様に、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに直交するように設けられている。第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。
　第２の接地導体４ｂは、＋Ｙ方向における端部である一端が、第１の外側線路３ａの右側縁部と略同一位置となるように設定されている。第２の接地導体４ｂは、－Ｙ方向における端部である他端が、第２の外側線路３ｂの左側縁部と略同一位置となるように設定されている。図２に示す例では、第２の接地導体４ｂは、Ｙ軸方向における位置が第１の接地導体４ａと同一である。
　平行平板コンデンサ５は、信号線路１の他端及び第２の接地導体４ｂの間に設けられる。例えば、平行平板コンデンサ５は、上部電極が信号線路１に対して接続され、下部電極が第４の電子スイッチ７ｄに対して電気的に接続されている。例えば、平行平板コンデンサ５は、ＭＩＭ（Metal Insulator Metal）構造の薄膜のコンデンサである。尚、デジタル移相回路１０の静電容量値Ｃは、平行平板コンデンサ５の静電容量値Ｃａを含む。また、平行平板コンデンサ５に替えて、櫛歯型コンデンサを用いてもよい。
　複数の接続導体６は、少なくとも接続導体６ａ～６ｆを含む。接続導体６ａは、第１の内側線路２ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ａは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の内側線路２ａの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｂは、第２の内側線路２ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｂは、接続導体６ａと同様にＺ軸方向に延在する導体であり、一端（上端）が第２の内側線路２ｂの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｃは、第１の外側線路３ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｃは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の外側線路３ａの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｄは、第１の外側線路３ａの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｄは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の外側線路３ａの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　接続導体６ｅは、第２の外側線路３ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｅは、Ｚ軸方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｆは、第２の外側線路３ｂの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｆは、Ｚ軸方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　接続導体６ｇは、信号線路１の他端と平行平板コンデンサ５の上部電極とを電気的かつ機械的に接続する導体である。例えば、接続導体６ｇは、Ｚ軸方向に延在する導体であり、一端（上端）が信号線路１の他端における下面に接続し、他端（下端）が平行平板コンデンサ５の上部電極に接続する。
　第１の電子スイッチ７ａは、第１の内側線路２ａの他端と第２の接地導体４ｂとの間に接続される。第１の電子スイッチ７ａは、例えばＭＯＳ型ＦＥＴ（電界効果トランジスタ）であり、ドレイン端子が第１の内側線路２ａの他端に電気的に接続され、ソース端子が第２の接地導体４ｂに電気的に接続され、ゲート端子がスイッチ制御部８に電気的に接続されている。
　第１の電子スイッチ７ａは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。閉状態とは、ドレイン端子及びソース端子が導通している状態である。開状態とは、ドレイン端子及びソース端子が導通しておらず、電気的な接続が遮断している状態である。第１の電子スイッチ７ａは、スイッチ制御部８の制御によって、第１の内側線路２ａの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第２の電子スイッチ７ｂは、第２の内側線路２ｂの他端と第２の接地導体４ｂとの間に接続される。第２の電子スイッチ７ｂは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第２の内側線路２ｂの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。例えば、第２の電子スイッチ７ｂのサイズは、第２の接地導体４ｂの幅以上である。
　第２の電子スイッチ７ｂは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第２の電子スイッチ７ｂは、スイッチ制御部８の制御によって、第２の内側線路２ｂの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第３の電子スイッチ７ｃは、信号線路１の他端と第２の接地導体４ｂとの間に接続される。第３の電子スイッチ７ｃは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が信号線路１の他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。尚、図２に示す例では、第３の電子スイッチ７ｃは、信号線路１の他端側に設けられているが、これに限定されず、信号線路１の一端側に設けられてもよい。尚、第３の電子スイッチ７ｃは、必要がなければ使用しなくてもよい。
　第３の電子スイッチ７ｃは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第３の電子スイッチ７ｃは、スイッチ制御部８の制御によって、信号線路１の他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第４の電子スイッチ７ｄは、信号線路１の他端と第２の接地導体４ｂとの間において、平行平板コンデンサ５に対して直列に接続される。第４の電子スイッチ７ｄは、例えばＭＯＳ型ＦＥＴである。図２に示す例では、第４の電子スイッチ７ｄは、ドレイン端子が平行平板コンデンサ５の下部電極に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。
　第４の電子スイッチ７ｄは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第４の電子スイッチ７ｄは、スイッチ制御部８の制御によって、平行平板コンデンサ５の下部電極及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　スイッチ制御部８は、複数の電子スイッチ７である第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄを制御する制御回路である。例えば、スイッチ制御部８は、４つの出力ポートを備えている。スイッチ制御部８は、各出力ポートから個別のゲート信号を出力して複数の電子スイッチ７の各ゲート端子に供給することにより複数の電子スイッチ７のそれぞれを個別に開状態又は閉状態に制御する。
　図２ではデジタル移相回路１０の機械的構造が解り易いようにデジタル移相回路１０を斜視した模式図を示しているが、実際のデジタル移相回路１０は、半導体製造技術を利用することにより、多層構造物として形成される。
　一例として、デジタル移相回路１０は、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂが第１の導電層に形成されている。第１の接地導体４ａ及び第２の接地導体４ｂは、絶縁層を挟んで第１の導電層と対向する第２の導電層に形成されている。第１の導電層に形成された構成要素と第２の導電層に形成された構成要素とは、ビアホール（via hole）によって相互に接続される。複数の接続導体６は、絶縁層内に埋設されたビアホールに相当する。
　次に、本実施形態に係るデジタル移相回路１０の動作について、図３及び図４を参照して説明する。デジタル移相回路１０は、動作モードとして、高遅延モード及び低遅延モードを有する。デジタル移相回路１０は、高遅延モード又は低遅延モードで動作する。
（高遅延モード）
　高遅延モードでは、信号Ｓに第１の位相差を発生させるモードである。高遅延モードでは、図３に示すように、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが開状態に制御され、第４の電子スイッチ７ｄが閉状態に制御される。
　第１の電子スイッチ７ａが開状態に制御されることにより、第１の内側線路２ａの他端及び第２の接地導体４ｂの電気的な接続が遮断された状態となる。第２の電子スイッチ７ｂが開状態に制御されることにより、第２の内側線路２ｂの他端及び第２の接地導体４ｂの電気的な接続が遮断された状態となる。第４の電子スイッチ７ｄが閉状態に制御されることにより、信号線路１の他端は、平行平板コンデンサ５を介して第２の接地導体４ｂに接続された状態となる。
　信号線路１に入力端（他端）から出力端（一端）に向かって信号Ｓが伝搬すると、信号Ｓ（信号Ｓが伝搬する方向）とは逆方向である一端から他端に向かってリターン電流Ｒ１が流れる。すなわち、リターン電流Ｒ１は、＋Ｘ方向に流れる信号Ｓとは逆方向である－Ｘ方向に向かって流れる電流である。高遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが開状態であるため、リターン電流Ｒ１は、主として、図３に示すように、第１の外側線路３ａ及び第２の外側線路３ｂを－Ｘ方向に流れる。
　高遅延モードでは、リターン電流Ｒ１が第１の外側線路３ａ及び第２の外側線路３ｂを流れるため、低遅延モードと比較して、インダクタンス値Ｌが高い。高遅延モードでは、低遅延モードよりも高い遅延量を得ることができる。また、第４の電子スイッチ７ｄが閉状態になることで、信号線路１の他端と第２の接地導体４ｂとが平行平板コンデンサ５で電気的に接続されるため、静電容量値Ｃも高い。よって、高遅延モードでは、低遅延モードよりもさらに高い遅延量を得ることができる。
（低遅延モード）
　低遅延モードでは、信号Ｓに第１の位相差よりも小さい第２の位相差を発生させるモードである。低遅延モードでは、図４に示すように、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが閉状態に制御され、第４の電子スイッチ７ｄが開状態に制御される。
　第１の電子スイッチ７ａが閉状態に制御されることにより、第１の内側線路２ａの他端と第２の接地導体４ｂとが電気的に接続された状態となる。第２の電子スイッチ７ｂが閉状態に制御されることにより、第２の内側線路２ｂの他端と第２の接地導体４ｂとが電気的に接続された状態となる。
　低遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが閉状態であるため、リターン電流Ｒ２は、主として、図４に示すように、第１の内側線路２ａ及び第２の内側線路２ｂを－Ｘ方向に流れる。低遅延モードでは、リターン電流Ｒ２が第１の内側線路２ａ及び第２の内側線路２ｂを流れるため、高遅延モードと比較して、インダクタンス値Ｌが低い。低遅延モードでの遅延量は、高遅延モードでの遅延量よりも低くなる。また、信号線路１の他端には平行平板コンデンサ５が接続されているが、第４の電子スイッチ７ｄが開状態であるため、平行平板コンデンサ５の静電容量は機能せず平行平板コンデンサ５の静電容量に比べて極めて小さな寄生容量が存在するのみである。よって、低遅延モードでは、高遅延モードよりもさらに低い遅延量を得ることができる。
　ここで、低遅延モードでは、第３の電子スイッチ７ｃが閉状態に制御されることにより、信号線路１の損失を意図的に増加させることも可能である。これは、低遅延モードにおける高周波信号の損失を高遅延モードにおける高周波信号の損失と同程度とするためのものである。
　すなわち、低遅延モードにおける高周波信号の損失は、高遅延モードにおける高周波信号の損失よりも明確に小さい。この損失差は、動作モードを低遅延モードと高遅延モードとに切り替えた場合にデジタル移相回路１０から出力される高周波信号の振幅差を招来させるものである。このような事情に対して、デジタル移相回路１０では、低遅延モードで第３の電子スイッチ７ｃを閉状態に制御することにより、上記振幅差を解消することもある。
　以下に、本実施形態に係る接続部２０の構成について図５を用いて説明する。図５は、図１に示した接続部２０のＶ－Ｖ線の断面図である。図５に示す通り、接続部２０は、第１の接続線路２１、第２の接続線路２２、第３の接続線路２３、第１のグランド層２４、及び第２のグランド層２５を備える。
　第１の接続線路２１は、例えば一定幅Ｗ２、一定厚及び所定長さを有する長尺板状の導体である。第１の接続線路２１は、第１のデジタル移相回路の信号線路１と、第２のデジタル移相回路の信号線路１とを接続する。図１に示す例では、第１の接続線路２１は、一端がデジタル移相回路１０－６の信号線路１に接続され、他端がデジタル移相回路１０－７の信号線路１に接続される。デジタル移相回路１０－６の信号線路１から出力される信号Ｓは、第１の接続線路２１を介してデジタル移相回路１０－７の信号線路１に入力される。尚、第１の接続線路２１の幅Ｗ２は、信号線路１の幅Ｗ１と同様であってもよいし、幅Ｗ１よりも広くてもよい。
　第２の接続線路２２は、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第２の接続線路２２は、信号線路１の延在方向と同一な方向に延在する。第２の接続線路２２は、第１の接続線路２１と平行に設けられており、所定の距離Ｍ２だけ離間している。具体的には、第２の接続線路２２は、第１の接続線路２１の両側において第１の接続線路２１から所定の距離Ｍ２だけ離間して配置されている。尚、以下の説明において、第１の接続線路２１の一方側に配置された第２の接続線路２２を、「第２の接続線路２２ａ」と称し、第１の接続線路２１の他方側に配置された第２の接続線路２２を、「第２の接続線路２２ｂ」と称する場合がある。
　所定の距離Ｍ２は、所定の距離Ｍ１と同等であってもよいし、所定の距離Ｍ１よりも短い距離であってもよい。例えば、所定の距離Ｍ１が従来（先行技術）と同様に１０μｍである場合には、所定の距離Ｍ２は、１０μｍ未満に設定されてもよい。より好ましくは、所定の距離Ｍ２は、例えば２．５μｍ又は２μｍ以下であり、第１の接続線路２１に対して第２の接続線路２２を可能な限り接近させることが望ましい。本実施形態において、第１の接続線路２１に対し第２の接続線路２２を製造限界又は製造限界近くまで接近させてもよい。
　第２の接続線路２２は、第１のデジタル移相回路の内側線路２と、第２のデジタル移相回路の内側線路２とを接続する。図１に示す例では、第２の接続線路２２ａは、一端がデジタル移相回路１０－６の第１の内側線路２ａに接続され、他端がデジタル移相回路１０－７の第１の内側線路２ａに接続される。第２の接続線路２２ｂは、一端がデジタル移相回路１０－６の第２の内側線路２ｂに接続され、他端がデジタル移相回路１０－７の第２の内側線路２ｂに接続される。
　第３の接続線路２３は、第１の接続線路２１の一方側及び他方側の両側において、第２の接続線路２２よりも第１の接続線路２１から遠い位置に設けられる帯状導体である。第３の接続線路２３は、第１の接続線路２１に対して第２の接続線路２２を挟んだ状態で第１の接続線路２１から所定距離を隔てて平行に設けられている。尚、以下の説明において、第１の接続線路２１の一方側に配置された第３の接続線路２３を、「第３の接続線路２３ａ」と称し、第１の接続線路２１の他方側に配置された第３の接続線路２３を、「第３の接続線路２３ｂ」と称する場合がある。
　第３の接続線路２３は、第１のデジタル移相回路の外側線路３と、第２のデジタル移相回路の外側線路３とを接続する。図１に示す例では、第３の接続線路２３ａは、一端がデジタル移相回路１０－６の第１の外側線路３ａに接続され、他端がデジタル移相回路１０－７の第１の外側線路３ａに接続される。第３の接続線路２３ｂは、一端がデジタル移相回路１０－６の第２の外側線路３ｂに接続され、他端がデジタル移相回路１０－７の第２の外側線路３ｂに接続される。
　第１のグランド層２４は、第１の接続線路２１の上方に配置される。図５に示す例では、第１のグランド層２４は、第１の接続線路２１及び第２の接続線路２２から所定距離を隔てた上方に設けられている。第１のグランド層２４は、第１の接続線路２１の上方に配置されており、且つ、第１のグランド層２４の幅が少なくとも各第２の接続線路２２の一方側の側面２２０まで延在していることが好ましい。側面２２０とは、第２の接続線路２２の側面のうち、第１の接続線路２１が配置されている側とは反対の側面である。尚、第１のグランド層２４は、第１の接続線路２１及び第２の接続線路２２の上方のみならず、第３の接続線路２３の上方まで延在していてもよい。
　第１のグランド層２４は、各第２の接続線路２２に対してビアホール４０を介して接続されている。すなわち、第１のグランド層２４は、第２の接続線路２２ａ及び第２の接続線路２２ｂのそれぞれに対してビアホール４０を介して接続されている。ビアホール４０は、図１に示す通り、第２の接続線路２２ａに沿って複数配列されているとともに、第２の接続線路２２ｂに沿って複数配列されている。
　第１のグランド層２４が第３の接続線路２３の上方まで延在している場合には、第１のグランド層２４は、図６に例示するように、各第２の接続線路２２に対してビアホール４０を介して接続され、且つ、各第３の接続線路２３に対してビアホール４１を介して接続されてもよい。すなわち、第１のグランド層２４は、第２の接続線路２２ａ及び第２の接続線路２２ｂのそれぞれに対してビアホール４０を介して接続され、第３の接続線路２３ａ及び第３の接続線路２３ｂのそれぞれに対してビアホール４１を介して接続されてもよい。尚、図６に例示される構成では、ビアホール４１は、第３の接続線路２３ａに沿って複数配列されるとともに、第３の接続線路２３ｂに沿って複数配列される。
　第２のグランド層２５は、第１の接続線路２１の下方に配置される。図５に示す例では、第２のグランド層２５は、第１の接続線路２１及び第２の接続線路２２から所定距離を隔てた下方に設けられている。第２のグランド層２５は、第１の接続線路２１の下方に配置されており、且つ、第２のグランド層２５の幅が少なくとも各第２の接続線路２２の一方側の側面２２０まで延在していることが好ましい。尚、第２のグランド層２５は、第１の接続線路２１及び第２の接続線路２２の下方のみならず、第３の接続線路２３の下方まで延在していてもよい。
　第２のグランド層２５は、各第２の接続線路２２に対してビアホール４２を介して接続されている。すなわち、第２のグランド層２５は、第２の接続線路２２ａ及び第２の接続線路２２ｂのそれぞれに対してビアホール４２を介して接続されている。ビアホール４２は、ビアホール４０と同様に、第２の接続線路２２ａに沿って複数配列されているとともに、第２の接続線路２２ｂに沿って複数配列されている。
　第２のグランド層２５が第３の接続線路２３の下方まで延在している場合には、第２のグランド層２５は、図６に例示するように、各第２の接続線路２２に対してビアホール４２を介して接続され、且つ、各第３の接続線路２３に対してビアホール４３を介して接続されてもよい。すなわち、第２のグランド層２５は、第２の接続線路２２ａ及び第２の接続線路２２ｂのそれぞれに対してビアホール４２を介して接続され、第３の接続線路２３ａ及び第３の接続線路２３ｂのそれぞれに対してビアホール４３を介して接続されてもよい。尚、図６に例示される構成では、ビアホール４３は、ビアホール４１と同様に、第３の接続線路２３ａに沿って複数配列されるとともに、第３の接続線路２３ｂに沿って複数配列される。
　図５及び図６に示す例では、接続部２０は、第１のグランド層２４と第２のグランド層２５とを有しているが、これに限定されず、第１のグランド層２４と第２のグランド層２５との少なくとも一方を備えていればよい。すなわち、第１の接続線路２１の上方及び下方の少なくとも一方にグランド層が配置されていればよい。
　以下に、本実施形態に係るデジタル移相器Ａの特徴の一つについて説明する。ベンド型の線路を用いてデジタル移相回路の間をつなぐ構造では、ベンド型の線路のインピーダンスがデジタル移相回路と整合する最適な負荷よりも高い値となる場合があり、デジタル移相器の移相動作が影響を受けてしまう場合がある。
　本実施形態に係るデジタル移相器Ａは、第１の接続線路２１及び第２の接続線路２２の上方及び下方にグランド層が配置されている。このような構成により、第１の接続線路２１がグランド層で挟まれたトリプレート線路構造を形成することができ、ベンド型の接続部２０のインピーダンスを下げ、移相動作への影響を軽減することができる。
　また、第１の接続線路２１と第２の接続線路２２との間の距離（所定の距離Ｍ２）は、信号線路１と内側線路２との間の距離（所定の距離Ｍ１）よりも短くてもよい。このような構成により、接続部２０のインピーダンスをさらに下げることができる。
　第１の接続線路２１の幅Ｗ２は、信号線路１の幅Ｗ１よりも広くてもよい。このような構成により、接続部２０のインピーダンスをさらに下げることができる。尚、デジタル移相器Ａでは、所定の距離Ｍ２が所定の距離Ｍ１よりも短く、且つ、幅Ｗ２が幅Ｗ１よりも広くてもよい。
　第１の接続線路２１は、信号線路１を形成する導体層とは異なる層に形成されてもよい。この場合には、信号線路１と第１の接続線路２１とは、ビアホールで接続されてもよい。
　以上、本発明を好適な実施形態に基づいて説明してきたが、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々の改変が可能である。例えば、図１では、デジタル移相器Ａが１８０°ベンドの接続部２０を有する場合として説明したが、これに限定されず、図７に例示するように、９０°ベンド型である２つの接続部２０（接続部２０ａ及び接続部２０ｂ）を備えてもよい。
　図７は、本実施形態に係るデジタル移相器Ａの変形例である。図７に示すデジタル移相器Ａは、複数のデジタル移相回路１０－１～１０－１３を備える。図７に示す例では、縦続接続された１番目から６番目までのデジタル移相回路１０－１～１０－６が第１のデジタル移相回路群３０を構成している。また、縦続接続された８番目から１３番目までのデジタル移相回路１０－８～１０－１３が第２のデジタル移相回路群３１を構成している。図７に示す例では、デジタル移相回路１０－６が第１のデジタル移相回路の一例であり、デジタル移相回路１０－８が第２のデジタル移相回路の一例である。
　図７に示すデジタル移相器Ａは、第１のデジタル移相回路と第２のデジタル移相回路とに接続される第３のデジタル移相回路を更に備える。図７では、デジタル移相回路１０－７が第３のデジタル移相回路の一例である。図７に示す接続部２０ａ（第１接続部）は、デジタル移相回路１０－６とデジタル移相回路１０－７とを接続する接続部２０である。図７に示す接続部２０ｂ（第２接続部）は、デジタル移相回路１０－８とデジタル移相回路１０－７とを接続する接続部２０である。
　接続部２０ａの第１の接続線路２１は、デジタル移相回路１０－６の信号線路１とデジタル移相回路１０－７の信号線路１とを接続する。接続部２０ａの第２の接続線路２２は、デジタル移相回路１０－６の内側線路２と、デジタル移相回路１０－７の内側線路２とを接続する。接続部２０ａの第３の接続線路２３は、デジタル移相回路１０－６の外側線路３と、デジタル移相回路１０－７の外側線路３とを接続する。
　接続部２０ｂの第１の接続線路２１は、デジタル移相回路１０－８の信号線路１とデジタル移相回路１０－７の信号線路１とを接続する。接続部２０ｂの第２の接続線路２２は、デジタル移相回路１０－８の内側線路２と、デジタル移相回路１０－７の内側線路２とを接続する。接続部２０ｂの第３の接続線路２３は、デジタル移相回路１０－８の外側線路３と、デジタル移相回路１０－７の外側線路３とを接続する。尚、図７に示す例では、デジタル移相回路１０－６の第１の外側線路３ａと、デジタル移相回路１０－７の第１の外側線路３ａとが接続され、デジタル移相回路１０－８の第１の外側線路３ａと、デジタル移相回路１０－７の第１の外側線路３ａとが接続されている。そのため、接続部２０ａ，２０ｂは、第３の接続線路２３ａを備えなくてもよい。
１…信号線路、２…内側線路、２ａ…第１の内側線路、２ｂ…第２の内側線路、３…外側線路、３ａ…第１の外側線路、３ｂ…第２の外側線路、４…接地導体，４ａ…第１の接地導体、４ｂ…第２の接地導体、５…平行平板コンデンサ、６…接続導体、７…電子スイッチ，７ａ…第１の電子スイッチ、７ｂ…第２の電子スイッチ、７ｃ…第３の電子スイッチ、７ｄ…第４の電子スイッチ、８…スイッチ制御部、１０…デジタル移相回路、２０…接続部、２１…第１の接続線路、２２…第２の接続線路、２３…第３の接続線路、２４…第１のグランド層、２５…第２のグランド層、Ａ……デジタル移相器

Claims (9)

  1. 　複数のデジタル移相回路が縦続接続された第１のデジタル移相回路群と、
    　複数のデジタル移相回路が縦続接続された第２のデジタル移相回路群と、
    　前記第１のデジタル移相回路群の端部に位置する第１のデジタル移相回路と、前記第２のデジタル移相回路群の端部に位置する第２のデジタル移相回路 とを接続するベンド型の接続部と、
    　を備え、
    　前記デジタル移相回路は、信号線路、前記信号線路の両側に設けられた一対の内側線路、前記内側線路の外側に設けられた一対の外側線路、前記内側線路及び前記外側線路の各一端に接続された第１の接地導体、前記外側線路の各他端に接続された第２の接地導体、前記内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチ、前記信号線路と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に電気的に接続されるコンデンサを少なくとも有し、各々が、前記内側線路にリターン電流が流れる低遅延モード又は前記外側線路にリターン電流が流れる高遅延モードに設定される回路であり、
    　前記接続部は、
    　前記第１のデジタル移相回路の前記信号線路と、前記第２のデジタル移相回路の前記信号線路とを接続する第１の接続線路と、
    　前記第１のデジタル移相回路の前記内側線路と、前記第２のデジタル移相回路の前記内側線路とを接続する第２の接続線路と、
    　前記第１の接続線路及び前記第２の接続線路の上方及び下方に配置されるグランド層と、
    　少なくとも前記第２の接続線路と前記グランド層とを接続する第１のビアホールと、
    　を備える、
    　デジタル移相器。
  2. 　前記デジタル移相回路は、前記信号線路と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に前記コンデンサを接続するか否かを切り替える電子スイッチを備える、請求項１に記載のデジタル移相器。
  3. 　前記接続部は、前記第１のデジタル移相回路の前記外側線路と、前記第２のデジタル移相回路の前記外側線路とを接続する第３の接続線路を備える、請求項１又は請求項２に記載のデジタル移相器。
  4. 　前記第２の接続線路は、前記第１の接続線路の両側において前記第１の接続線路から所定の距離だけ離間して配置され、
    　前記所定の距離は、前記内側線路が前記信号線路から離間している距離よりも短い、
    　請求項１から請求項３のいずれか一項に記載のデジタル移相器。
  5. 　前記所定の距離は、１０μｍ未満に設定されている、
    　請求項４に記載のデジタル移相器。
  6. 　前記第１の接続線路の幅は、前記信号線路の幅よりも広い、
    　請求項１から請求項５のいずれか一項に記載のデジタル移相器。
  7. 　前記第１の接続線路は、前記信号線路を形成する導体層とは異なる層に形成され、
    　前記信号線路と前記第１の接続線路とは、第２のビアホールで接続されている、
    　請求項１から請求項６のいずれか一項に記載のデジタル移相器。
  8. 　前記第１のデジタル移相回路と前記第２のデジタル移相回路とに接続される第３のデジタル移相回路を更に備え、
    　前記接続部は、
    　前記第１のデジタル移相回路と前記第３のデジタル移相回路とを接続する第１接続部と、
    　前記第２のデジタル移相回路と前記第３のデジタル移相回路とを接続する第２接続部と、
    　を有する、
    　請求項１から請求項７のいずれか一項に記載のデジタル移相器。
  9. 　前記第１のデジタル移相回路群と前記第２のデジタル移相回路群とは、離間した状態で並列に配置されている、
    　請求項１から請求項８のいずれか一項に記載のデジタル移相器。
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