JP7200428B1 - デジタル移相器 - Google Patents

Abstract

【課題】接続部の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化することができるデジタル移相器を提供する。【解決手段】デジタル移相器１００は、複数のデジタル移相回路１０が縦続接続された複数のデジタル移相回路群と、２つのデジタル移相回路群の間を接続する１つ以上のベンド型の接続部２０と、を備え、接続部２０は、２つのデジタル移相回路１０の、一方の回路の信号線路１と他方の回路の信号線路１との間に直列接続された第１の素子５１、及び、第１の素子５１の両側に並列接続された一対の第２の素子５２を含む第１の接続回路５０を備え、第１の素子５１はコイルＬであり、第２の素子５２はコンデンサＣである。【選択図】図５

Description

本発明は、デジタル移相器に関する。

下記非特許文献１には、マイクロ波、準ミリ波、又はミリ波等の高周波信号を対象とするデジタル制御型の移相回路（デジタル移相回路）が開示されている。デジタル移相器は、このデジタル移相回路が多数、縦続接続された状態で半導体基板上に実装される。即ち、デジタル移相回路は、実際のデジタル移相器の構成における単位ユニットであり、数十個が縦続接続されることによって所望の機能を発揮する。

デジタル移相器の構成が、上記のデジタル移相回路が一列に繋げられた構成である場合にはデジタル移相器の長さが長くなる。デジタル移相器の長さを短くするためには、デジタル移相器の構成を、折れ曲がりの構造を有するベンド型の線路等の接続部を用いて折り曲げた構成にすることが考えられる。

A Ka-band Digitally-Controlled Phase Shifter with sub-degree Phase Precision (2016,IEEE,RFIC)

ところで、多数のデジタル移相回路が縦続接続された構成のデジタル位相器においては、移相量に分布が生じないことが望ましい。しかしながら、上述したベンド型の線路等の接続部を用いて折り曲げた構成のデジタル位相器は、良好な入出力インピーダンス整合が取られている状況においても、接続部の前後で生ずる微弱な反射に起因して移相量に分布が生じてしまう。

本発明は、上記事情に鑑みてなされたものであり、接続部の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化することができるデジタル移相器を提供する。

本発明の第１の態様に係るデジタル移相器は、複数のデジタル移相回路が縦続接続された複数のデジタル移相回路群と、２つの前記デジタル移相回路群の間を接続する１つ以上のベンド型の接続部と、を備え、前記デジタル移相回路は、信号線路、前記信号線路の両側に設けられた一対の内側線路、前記一対の内側線路の外側に設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の第１の電子スイッチを少なくとも有し、前記一対の内側線路にリターン電流が流れる低遅延モード又は前記一対の外側線路にリターン電流が流れる高遅延モードに設定される回路であり、前記接続部は、２つの前記デジタル移相回路の、一方の回路の前記信号線路と他方の回路の前記信号線路とを接続する第１の接続回路と、前記一方の回路の前記一対の外側線路と前記他方の回路の前記一対の外側線路とを電気的に接続する接続線路と、を備え、第１の接続回路は、前記一方の回路の前記信号線路と前記他方の回路の前記信号線路との間に直列接続された第１の素子、及び、前記第１の素子の両側に並列接続された一対の第２の素子を含み、前記第１の素子及び前記第２の素子の、一方の素子はコイルであり、他方の素子はコンデンサである。

本発明の第１の態様に係るデジタル移相器では、２つのデジタル移相回路群の間を接続する接続部の第１の接続回路において、コイル及びコンデンサの一方の素子を直列接続すると共にその素子の両側にコイル及びコンデンサの他方の素子を並列接続する。これにより、接続部の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化することができる。

本発明の第２の態様に係るデジタル移相器は、複数のデジタル移相回路が縦続接続された複数のデジタル移相回路群と、２つの前記デジタル移相回路群の間を接続する１つ以上のベンド型の接続部と、を備え、前記デジタル移相回路は、信号線路、前記信号線路の両側に設けられた一対の内側線路、前記一対の内側線路の外側に設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の第１の電子スイッチを少なくとも有し、前記一対の内側線路にリターン電流が流れる低遅延モード又は前記一対の外側線路にリターン電流が流れる高遅延モードに設定される回路であり、前記接続部は、２つの前記デジタル移相回路の、一方の回路の前記信号線路と他方の回路の前記信号線路とを接続する第２の接続回路と、前記一方の回路の前記一対の外側線路と前記他方の回路の前記一対の外側線路とを電気的に接続する接続線路と、を備え、前記第２の接続回路は、前記一方の回路の前記信号線路と他方の回路の前記信号線路との間に並列接続された第３の素子、及び、前記第３の素子の両側に直列接続された一対の第４の素子を含み、前記第３の素子及び前記第４の素子の、一方の素子はコイルであり、他方の素子はコンデンサである。

本発明の第２の態様に係るデジタル移相器では、２つのデジタル移相回路群の間を接続する接続部の第２の接続回路において、コイル及びコンデンサの一方の素子を並列接続すると共にその素子の両側にコイル及びコンデンサの他方の素子を直列接続する。これにより、接続部の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化することができる。

本発明の第３の態様は、第１または第２の態様のデジタル移相器において、複数の前記デジタル移相回路の少なくとも１つは、移相量の分布を緩和する緩和回路とされてもよい。

本発明の第４の態様は、第１から第３の態様のいずれか一つのデジタル移相器において、前記デジタル移相回路は、前記信号線路と、前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に接続される第２のコンデンサと、前記信号線路と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に前記第２のコンデンサを接続するか否かを切り替える第２の電子スイッチと、を備えてもよい。

本発明の第５の態様は、第１から第４の態様のいずれか一つのデジタル移相器において、前記第１の接地導体及び前記第２の接地導体は、多層で構成され、多層である前記接地導体の一つの層は、前記一方の回路の前記第１の接地導体から前記他方の回路の前記第２の接地導体まで延伸して、前記接続線路を形成するグランド層であってもよい。

本発明の第６の態様は、第５の態様のデジタル移相器において、前記グランド層は、前記コイル及び前記コンデンサと重なる部分が除去された切欠部を有し、前記コンデンサは、前記切欠部に配置されると共に、前記グランド層に一端側が接続されてもよい。

本発明の第７の態様は、第１から第６の態様のいずれか一つのデジタル移相器において、前記一対の内側線路は、第１の内側線路と、第２の内側線路と、を備え、前記一対の外側線路は、前記第１の内側線路と電気的に接続される第１の外側線路と、前記第２の内側線路と電気的に接続される第２の外側線路と、を備えてもよい。

上記本発明の一態様によれば、接続部の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化することができる。

第１実施形態に係るデジタル移相器を示す回路図である。 第１実施形態に係るデジタル移相回路を示す斜視図である。 第１実施形態に係るデジタル移相回路の高遅延モードを説明する図である。 第１実施形態に係るデジタル移相回路の低遅延モードを説明する図である。 第１実施形態に係る接続部を示す平面図である。 第１実施形態に係る接続部を示す回路図である。 第１実施形態に係る接続部の変形例を示す平面図である。 第１実施形態に係るデジタル移相器において、（ａ）π型回路を削除した比較例の移相量の分布、（ｂ）実施例１の移相量の分布を示す図である。 第１実施形態に係るデジタル移相器において、（ａ）π型回路を削除した比較例の移相量の分布、（ｂ）実施例２の移相量の分布を示す図である。 第１実施形態に係るデジタル移相器において、（ａ）π型回路を削除した比較例の移相量の分布、（ｂ）実施例３の移相量の分布を示す図である。 第１実施形態に係るデジタル移相器において、（ａ）π型回路を削除した比較例の移相量の分布、（ｂ）実施例４の移相量の分布を示す図である。 第２実施形態に係るデジタル移相器の接続部を示す回路図である。 第３実施形態に係るデジタル移相器の接続部を示す回路図である。 第４実施形態に係るデジタル移相器の接続部を示す回路図である。 第５実施形態に係る緩和回路のうちの第１緩和回路を説明する図である。 第５実施形態に係る緩和回路のうちの第２緩和回路を説明する図である。

以下、図面を参照して本発明の実施形態によるデジタル移相器について詳細に説明する。尚、以下で参照する図面では、理解を容易にするために、必要に応じて各部材の寸法を適宜変えて図示している。

（第１実施形態）
〈デジタル移相器〉
図１は、第１実施形態に係るデジタル移相器１００を示す回路図である。図１に示す通り、第１実施形態のデジタル移相器１００は、複数のデジタル移相回路１０（１０－１～１０－４０）と、複数の接続部２０（２０－１～２０－３）と、を備える。このようなデジタル移相器１００は、所定の周波数帯域の信号Ｓを、縦続接続された複数のデジタル移相回路１０によって移相する。信号Ｓは、マイクロ波、 準ミリ波、又はミリ波等の周波数帯域を有する高周波信号である。

複数のデジタル移相回路１０は、電気的に縦続接続されている。図１では、４０個のデジタル移相回路１０（１０－１～１０－４０）が縦続接続されている例を図示しているが、縦続接続されるデジタル移相回路１０の数は任意である。図１に示す例では、説明の便宜上、縦続接続されている４０個のデジタル移相回路１０を、図１において実線矢印で示す信号Ｓが流れる順番に、デジタル移相回路１０－１，１０－２，…，１０－４０としている。但し、信号Ｓが流れる方向は、図１において点線矢印で示すように逆でもよい。

ここで、デジタル移相回路１０は、複数個を単位としてデジタル移相回路群３０を構成する。具体的に、１番目から１０番目までのデジタル移相回路１０－１～１０－１０は、デジタル移相回路群３０－１を構成し、１１番目から２０番目までのデジタル移相回路１０－１１～１０－２０は、デジタル移相回路群３０－２を構成する。また、２１番目から３０番目までのデジタル移相回路１０－２１～１０－３０は、デジタル移相回路群３０－３を構成し、３１番目から４０番目までのデジタル移相回路１０－３１～１０－４０は、デジタル移相回路群３０－４を構成する。

換言すると、デジタル移相器１００は、複数のデジタル移相回路１０－１～１０－１０が縦続接続されたデジタル移相回路群３０－１と、複数のデジタル移相回路１０－１１～１０－２０が縦続接続されたデジタル移相回路群３０－２と、を有する。また、デジタル移相器１００は、複数のデジタル移相回路１０－２１～１０－３０が縦続接続されたデジタル移相回路群３０－３と、複数のデジタル移相回路１０－３１～１０－４０が縦続接続されたデジタル移相回路群３０－４と、を有する。

接続部２０は、ベンド型の形状を有しており、２つのデジタル移相回路群３０を接続する。図１に示す例において、接続部２０は、１８０°ベンドの形状を有している。具体的に、接続部２０－１は、デジタル移相回路群３０－１の信号Ｓが入力される一端とは反対側の他端と、デジタル移相回路群３０－２の一端とを接続する。接続部２０－２は、デジタル移相回路群３０－２の他端と、デジタル移相回路群３０－３の一端とを接続する。接続部２０－３は、デジタル移相回路群３０－３の他端と、デジタル移相回路群３０－４の一端とを接続する。

つまり、接続部２０－１は、デジタル移相回路群３０－１におけるデジタル移相回路１０－１０と、デジタル移相回路群３０－２におけるデジタル移相回路１０－１１とを接続する。接続部２０－２は、デジタル移相回路群３０－２におけるデジタル移相回路１０－２０と、デジタル移相回路群３０－３におけるデジタル移相回路１０－２１とを接続する。接続部２０－３は、デジタル移相回路群３０－３におけるデジタル移相回路１０－３０と、デジタル移相回路群３０－４におけるデジタル移相回路１０－３１とを接続する。

デジタル移相回路群３０－１とデジタル移相回路群３０－２とが接続部２０－１によって接続されることにより、信号Ｓの経路が１８０°折り曲げられる。また、デジタル移相回路群３０－２とデジタル移相回路群３０－３とが接続部２０－２によって接続されることにより、信号Ｓの経路が１８０°折り曲げられる。同様に、デジタル移相回路群３０－３とデジタル移相回路群３０－４とが接続部２０－３によって接続されることにより、信号Ｓの経路が１８０°折り曲げられる。このように、デジタル移相回路群３０－１～３０－４は、互いに並行に配列され、接続部２０－１～２０－３を介してメアンダ状に接続されている。尚、接続部２０の詳細については後述する。

〈デジタル移相回路〉
図２は、第１実施形態に係るデジタル移相回路１０を示す斜視図である。図２に示す通り、デジタル移相回路１０は、信号線路１、一対の内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）、一対の外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）、一対の接地導体４（第１の接地導体４ａ及び第２の接地導体４ｂ）、コンデンサ５、複数の接続導体６、４つの電子スイッチ７（電子スイッチ７ａ，７ｂ，７ｃ，７ｄ）、及びスイッチ制御部８を備える。

信号線路１は、所定方向に延在する直線状の帯状導体である。即ち、信号線路１は、一定幅Ｗ１、一定厚、及び所定長さを有する長尺板状の導体である。図２に示す例では、信号線路１には、手前側から奥側に向かって信号Ｓが流れる。

第１の内側線路２ａは、直線状の帯状導体である。即ち、第１の内側線路２ａは、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。第１の内側線路２ａは、信号線路１の延在方向と同一な方向に延在する。第１の内側線路２ａは、信号線路１と平行に設けられており、信号線路１の一方側（図１における右側）に所定の距離Ｍ１だけ離間している。

第２の内側線路２ｂは、直線状の帯状導体である。即ち、第２の内側線路２ｂは、第１の内側線路２ａと同様に、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。第２の内側線路２ｂは、信号線路１の延在方向と同一な方向に延在する。第２の内側線路２ｂは、信号線路１と平行に設けられており、信号線路１の他方側（図１における左側）に所定の距離Ｍ１だけ離間している。

第１の外側線路３ａは、信号線路１の一方側において、第１の内側線路２ａよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。第１の外側線路３ａは、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。第１の外側線路３ａは、信号線路１に対して第１の内側線路２ａを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第１の外側線路３ａは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。

第２の外側線路３ｂは、信号線路１の他方側において、第２の内側線路２ｂよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。第２の外側線路３ｂは、第１の外側線路３ａと同様に、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。第２の外側線路３ｂは、信号線路１に対して第２の内側線路２ｂを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第２の外側線路３ｂは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。

第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂの各一端側に設けられる直線状の帯状導体である。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂの各一端に電気的に接続されている。第１の接地導体４ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。

第１の接地導体４ａは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂに直交するように設けられている。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。

第１の接地導体４ａは、左右方向における一端が第１の外側線路３ａの右側縁部と略同一位置となるように設定されている。また、第１の接地導体４ａは、左右方向における他端が第２の外側線路３ｂの左側縁部と略同一位置となるように設定されている。

第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂの各他端側に設けられる直線状の帯状導体である。第２の接地導体４ｂは、第１の接地導体４ａと同様に一定幅、一定厚、及び所定長さを有する長尺板状の導体である。

第２の接地導体４ｂは、第１の接地導体４ａに対して平行に配置されており、第１の接地導体４ａと同様に、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂに直交するように設けられている。第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。

第２の接地導体４ｂは、左右方向における一端が第１の外側線路３ａの右側縁部と略同一位置となるように設定されている。また、第２の接地導体４ｂは、左右方向における他端が第２の外側線路３ｂの左側縁部と略同一位置となるように設定されている。即ち、第２の接地導体４ｂは、左右方向における位置が第１の接地導体４ａと同一である。

コンデンサ５は、信号線路１の他端と第２の接地導体４ｂとの間に設けられる。例えば、コンデンサ５は、上部電極が信号線路１に対して接続され、下部電極が電子スイッチ７ｄに対して電気的に接続されている。例えば、コンデンサ５は、ＭＩＭ（Metal Insulator Metal）構造の薄膜のコンデンサである。尚、コンデンサ５は、平行平板の対向面積に応じた静電容量を有する。但し、コンデンサ５は平行平板コンデンサに替えて、櫛歯型コンデンサを用いてもよい。

複数の接続導体６は、少なくとも接続導体６ａ～６ｆを含む。接続導体６ａは、第１の内側線路２ａの一端と第１の接地導体４ａとを電気的且つ機械的に接続する導体である。例えば、接続導体６ａは、上下方向に延在する導体であり、一端（上端）が第１の内側線路２ａの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。

接続導体６ｂは、第２の内側線路２ｂの一端と第１の接地導体４ａとを電気的且つ機械的に接続する導体である。例えば、接続導体６ｂは、接続導体６ａと同様に上下方向に延在する導体であり、一端（上端）が第２の内側線路２ｂの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。

接続導体６ｃは、第１の外側線路３ａの一端と第１の接地導体４ａとを電気的且つ機械的に接続する導体である。例えば、接続導体６ｃは、上下方向に延在する導体であり、一端（上端）が第１の外側線路３ａの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。

接続導体６ｄは、第１の外側線路３ａの他端と第２の接地導体４ｂとを電気的且つ機械的に接続する導体である。例えば、接続導体６ｄは、上下方向に延在する導体であり、一端（上端）が第１の外側線路３ａの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。

接続導体６ｅは、第２の外側線路３ｂの一端と第１の接地導体４ａとを電気的且つ機械的に接続する導体である。例えば、接続導体６ｅは、上下方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。

接続導体６ｆは、第２の外側線路３ｂの他端と第２の接地導体４ｂとを電気的且つ機械的に接続する導体である。例えば、接続導体６ｆは、上下方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。

接続導体６ｇは、信号線路１の他端とコンデンサ５の上部電極とを電気的且つ機械的に接続する導体である。例えば、接続導体６ｇは、上下方向に延在する導体であり、一端（上端）が信号線路１の他端における下面に接続し、他端（下端）がコンデンサ５の上部電極に接続する。

電子スイッチ７ａは、第１の内側線路２ａの他端と第２の接地導体４ｂとの間に接続される。電子スイッチ７ａは、例えばＭＯＳ型ＦＥＴ（電界効果トランジスタ）であり、ドレイン端子が第１の内側線路２ａの他端に電気的に接続され、ソース端子が第２の接地導体４ｂに電気的に接続され、ゲート端子がスイッチ制御部８に電気的に接続されている。

電子スイッチ７ａは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。閉状態とは、ドレイン端子及びソース端子が導通している状態である。開状態とは、ドレイン端子及びソース端子が導通しておらず、電気的な接続が遮断している状態である。電子スイッチ７ａは、スイッチ制御部８の制御によって、第１の内側線路２ａの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。

電子スイッチ７ｂは、第２の内側線路２ｂの他端と第２の接地導体４ｂとの間に接続される。電子スイッチ７ｂは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第２の内側線路２ｂの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。

電子スイッチ７ｂは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。電子スイッチ７ｂは、スイッチ制御部８の制御によって、第２の内側線路２ｂの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。

電子スイッチ７ｃは、信号線路１の他端と第２の接地導体４ｂとの間に接続される。電子スイッチ７ｃは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が信号線路１の他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。尚、図２に示す例では、電子スイッチ７ｃは、信号線路１の他端側に設けられているが、これに限定されず、信号線路１の一端側に設けられてもよい。尚、電子スイッチ７ｃは、必要がなければ使用しなくてもよい。

電子スイッチ７ｃは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。電子スイッチ７ｃは、スイッチ制御部８の制御によって、信号線路１の他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。

電子スイッチ７ｄは、信号線路１の他端と第２の接地導体４ｂとの間において、コンデンサ５に対して直列に接続される。電子スイッチ７ｄは、例えばＭＯＳ型ＦＥＴである。図２に示す例では、電子スイッチ７ｄは、ドレイン端子がコンデンサ５の下部電極に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。

電子スイッチ７ｄは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。電子スイッチ７ｄは、スイッチ制御部８の制御によって、コンデンサ５の下部電極及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。

スイッチ制御部８は、複数の電子スイッチ７ａ，７ｂ，７ｃ，７ｄを制御する制御回路である。例えば、スイッチ制御部８は、４つの出力ポートを備えている。スイッチ制御部８は、各出力ポートから個別のゲート信号を出力して複数の電子スイッチ７の各ゲート端子に供給することにより複数の電子スイッチ７のそれぞれを個別に開状態又は閉状態に制御する。

図２ではデジタル移相回路１０の機械的構造が解り易いようにデジタル移相回路１０を斜視した模式図を示しているが、実際のデジタル移相回路１０は、半導体製造技術を利用することにより、多層構造物として形成される。

一例として、デジタル移相回路１０は、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂが第１の導電層に形成されている。第１の接地導体４ａ及び第２の接地導体４ｂは、絶縁層を挟んで第１の導電層と対向する第２の導電層に形成されている。第１の導電層に形成された構成要素と第２の導電層に形成された構成要素とは、ビアホール（via hole）によって相互に接続される。複数の接続導体６は、絶縁層内に埋設されたビアホールに相当する。

次に、本実施形態におけるデジタル移相回路１０の動作について説明する。デジタル移相回路１０は、動作モードとして、高遅延モードと低遅延モードとを有する。デジタル移相回路１０は、高遅延モード又は低遅延モードで動作する。

《高遅延モード》
図３は、第１実施形態に係るデジタル移相回路１０の高遅延モードを説明する図である。高遅延モードは、信号Ｓに第１の位相差を発生させるモードである。高遅延モードでは、図３に示す通り、電子スイッチ７ａ及び電子スイッチ７ｂが開状態に制御され、電子スイッチ７ｄが閉状態に制御される。

電子スイッチ７ａが開状態に制御されることにより、第１の内側線路２ａの他端と第２の接地導体４ｂとの電気的な接続が遮断された状態となる。電子スイッチ７ｂが開状態に制御されることにより、第２の内側線路２ｂの他端と第２の接地導体４ｂとの電気的な接続が遮断された状態となる。電子スイッチ７ｄが閉状態に制御されることにより、信号線路１の他端は、コンデンサ５を介して第２の接地導体４ｂに接続された状態となる。

信号線路１に入力端（他端）から出力端（一端）に向かって信号Ｓが伝搬すると、信号Ｓとは逆方向である一端から他端に向かってリターン電流Ｒ１が流れる。高遅延モードでは、電子スイッチ７ａ及び電子スイッチ７ｂが開状態であるため、リターン電流Ｒ１は、主として、図３に示す通り、第１の外側線路３ａ及び第２の外側線路３ｂを流れる。

高遅延モードでは、リターン電流Ｒ１が第１の外側線路３ａ及び第２の外側線路３ｂを流れるため、低遅延モードと比較して、インダクタンス値が高い。高遅延モードでは、低遅延モードよりも大きな遅延量を得ることができる。また、電子スイッチ７ｄが閉状態になることで、信号線路１の他端と第２の接地導体４ｂとがコンデンサ５で電気的に接続されるため、デジタル移相回路１０の静電容量値も高い。よって、高遅延モードでは、低遅延モードよりも大きな遅延量を得ることができる。

《低遅延モード》
図４は、第１実施形態に係るデジタル移相回路１０の低遅延モードを説明する図である。低遅延モードは、信号Ｓに第１の位相差よりも小さい第２の位相差を発生させるモードである。低遅延モードでは、図４に示す通り、電子スイッチ７ａ及び電子スイッチ７ｂが閉状態に制御され、電子スイッチ７ｄが開状態に制御される。

電子スイッチ７ａが閉状態に制御されることにより、第１の内側線路２ａの他端と第２の接地導体４ｂとが電気的に接続された状態となる。電子スイッチ７ｂが閉状態に制御されることにより、第２の内側線路２ｂの他端と第２の接地導体４ｂとが電気的に接続された状態となる。

信号線路１に入力端（他端）から出力端（一端）に向かって信号Ｓが伝搬すると、信号Ｓとは逆方向である一端から他端に向かってリターン電流Ｒ２が流れる。低遅延モードでは、電子スイッチ７ａ及び電子スイッチ７ｂが閉状態であるため、リターン電流Ｒ２は、主として、図４に示す通り、第１の内側線路２ａ及び第２の内側線路２ｂを流れる。

低遅延モードでは、リターン電流Ｒ２が第１の内側線路２ａ及び第２の内側線路２ｂを流れるため、高遅延モードと比較して、インダクタンス値が低い。低遅延モードでの遅延量は、高遅延モードでの遅延量よりも小さくなる。また、信号線路１の他端にはコンデンサ５が接続されているが、電子スイッチ７ｄが開状態であるため、コンデンサ５の静電容量は機能せず（信号線路１からは見えず）、コンデンサ５の静電容量に比べて極めて小さい寄生容量が存在するのみである。よって、低遅延モードでは、高遅延モードよりも小さい遅延量を得ることができる。

ここで、低遅延モードでは、電子スイッチ７ｃが閉状態に制御されることにより、信号線路１の損失を意図的に増加させることも可能である。これは、低遅延モードにおける高周波信号の損失を高遅延モードにおける高周波信号の損失と同程度とするためのものである。

即ち、低遅延モードにおける高周波信号の損失は、高遅延モードにおける高周波信号の損失よりも明確に小さい。この損失差は、動作モードを低遅延モードと高遅延モードとに切り替えた場合にデジタル移相回路１０から出力される高周波信号の振幅差を招来させるものである。このような事情に対して、デジタル移相回路１０では、低遅延モードで電子スイッチ７ｃを閉状態に制御することにより、上記振幅差を解消することもある。

〈接続部〉
図５は、第１実施形態に係る接続部２０を示す平面図である。図６は、第１実施形態に係る接続部を示す回路図である。尚、本実施形態のデジタル移相器１００は、３つの接続部２０（接続部２０－１，２０－２，２０－３）を備えるが、３つの接続部２０は同様の構成であるため、ここでは、接続部２０－１について説明する。図５，図６に示す通り、接続部２０－１は、接続線路２３、及び、第１の接続回路５０を備える。

接続線路２３は、デジタル移相回路１０－１０の外側線路３と、デジタル移相回路１０－１１の外側線路３とを接続する。接続線路２３は、一端がデジタル移相回路１０－１０の第１の外側線路３ａに接続され、他端がデジタル移相回路１０－１１の第１の外側線路３ａに接続される第１の接続線路２３ａを備える。尚、第１の外側線路３ａは、上述した接地導体４を介して第１の内側線路２ａと電気的に接続されている。第１の接続線路２３ａは、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。尚、第１の接続線路２３ａは、第１の外側線路３ａより幅が大きいとよい。

また、接続線路２３は、一端がデジタル移相回路１０－１０の第２の外側線路３ｂに接続され、他端がデジタル移相回路１０－１１の第２の外側線路３ｂに接続される第２の接続線路２３ｂを備える。尚、第２の外側線路３ｂは、上述した接地導体４を介して第２の内側線路２ｂと電気的に接続されている。第２の接続線路２３ｂは、第１の接続線路２３ａと所定の距離を隔てて平行に設けられている。第２の接続線路２３ｂは、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。尚、第２の接続線路２３ｂは、第２の外側線路３ｂより幅が大きいとよい。
尚、図５に示す例では、接続線路２３と外側線路３が同じ層で接続されているが、接続線路２３がビアを介して外側線路３と違う層で接続されていてもよい。すなわち、第１の接続線路２３ａと第１の外側線路３ａとが電気的に接続されると共に、第２の接続線路２３ｂと第２の外側線路３ｂとが電気的に接続されていればよい。

第１の接続回路５０は、デジタル移相回路１０－１０の信号線路１と、デジタル移相回路１０－１１の信号線路１と、を接続する。この第１の接続回路５０は、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化する。第１実施形態における第１の接続回路５０は、図６に示す、π型回路を構成している。第１の接続回路５０は、第１の素子５１と、第２の素子５２と、を備える。第１の素子５１は、デジタル移相回路１０－１０の信号線路１と、デジタル移相回路１０－１１の信号線路１との間に直列接続されている。第１実施形態における第１の素子５１は、コイルＬである。コイルＬとしては、例えば、スパイラルインダクタが好ましい。スパイラルインダクタは、接続部２０のほぼ全区間を橋渡ししている。尚、コイルＬとしては、スパイラルインダクタ以外の、巻き線コイル、積層コイル、薄膜コイル等を用いてもよい。

第２の素子５２は、第１の素子５１の両側に並列接続されている。第１実施形態における第２の素子５２は、コンデンサＣである。コンデンサＣは、例えば、ＭＩＭ（Metal Insulator Metal）構造の薄膜のコンデンサを用いることができる。コンデンサＣは、平行平板の対向面積に応じた静電容量を有する。但し、コンデンサＣは平行平板コンデンサに替えて、櫛歯型コンデンサを用いてもよい。尚、一対のコンデンサＣの静電容量は、各々等しい。

コンデンサＣは、上部電極がコイルＬの端部に接続され、下部電極が電気的に接地されている。尚、コンデンサＣの下部電極は、近くに配置された接続線路２３、デジタル移相回路１０の内側線路２、外側線路３、接地導体４、その他のグランド（図示しないデジタル移相器１００のフレームグランド等）のいずれかに接続されてもよい。

図７は、第１実施形態に係る接続部２０の変形例を示す平面図である。図７に示す通り、コンデンサＣの下部電極５２ａは、デジタル移相回路１０－１０の第１の接地導体４ａから、デジタル移相回路１０－１１の第２の接地導体４ｂまで延伸するグランド層３Ａに接続されるものであってもよい。

この変形例において、第１の接地導体４ａ及び第２の接地導体４ｂは、多層で構成されている。グランド層３Ａは、多層である接地導体の一つの層が延伸したものであり、デジタル移相回路１０－１０の外側線路３と、デジタル移相回路１０－１１の外側線路３とを接続する接続線路２３を形成している。グランド層３Ａのうち、コイルＬ及びコンデンサＣと重なる部分（金属）は除去され、切欠部３Ｂとなっている。

この構成において、コンデンサＣは、切欠部３Ｂに配置され、下部電極５２ａがグランド層３Ａに接続されている。尚、コンデンサＣの下部電極５２ａは、近くに配置されたデジタル移相回路１０の内側線路２、外側線路３、接地導体４のいずれかに接続されてもよい。

〈デジタル移相器の特性１〉
図８は、第１実施形態に係るデジタル移相器１００において、（ａ）第１の接続回路５０を削除した比較例の移相量の分布、（ｂ）実施例１の移相量の分布を示す図である。図８に示すグラフは、横軸にデジタル移相回路１０の番号（「１」～「４０」）をとり、縦軸にデジタル移相回路１０毎の移相量をとってある。尚、比較例では、接続部２０において、２つのデジタル移相回路１０の信号線路１の間を、一定幅、一定厚、及び所定長さを有する長尺板状の導体（線路）で接続しており、第１の接続回路５０の３つのエレメント素子を備えていない。

図８に示す移相量分布は、デジタル移相回路１０－１～１０－４０の全てが高遅延モードに設定されている状態から、デジタル移相回路１０－１～１０－４０の順で、順次低遅延モードへ切り替え制御を行った場合に得られたものである。また、図８に示す移相量分布は、信号Ｓの周波数が３０［ＧＨｚ］で、コイルＬのインダクタンスが１７．２７［ｐＨ］、コンデンサＣの静電容量が２８．４［ｆＦ］の場合のものである。デジタル移相器１００の理想的な特性は、図８に示すグラフの上部が平坦であること（移相量の分布がないこと）である。

尚、デジタル移相回路１０－１～１０－４０の制御は、デジタル移相回路１０－１から開始され、デジタル移相回路１０－１～１０－４０の接続順に順次行われる。これは、デジタル移相回路１０－ｎ（ｎは、１≦ｎ≦３９を満たす整数）では、デジタル移相回路１０－（ｎ＋１）が接続された側とは反対側（の接地導体）にコンデンサ５が設けられている（接続されている）ためである。

つまり、メアンダ状に接続されたデジタル移相回路群３０－１～３０－４をなすデジタル移相回路１０のうち、最も外側に位置するのは、デジタル移相回路１０－１及びデジタル移相回路１０－４０である。これらデジタル移相回路１０－１及びデジタル移相回路１０－４０のうち、デジタル移相回路１０－２が接続された側とは反対側にコンデンサ５が設けられているデジタル移相回路１０－１から制御が開始される。

まず、図８（ａ）を参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０、１０－２０、１０－３０等）において、移相量の分布に凸部が生じていることが分かる。
次に、図８（ｂ）を参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０、１０－２０、１０－３０等）において、移相量の分布の凸部が小さくなっており、図８（ａ）と比較して、移相量の分布が平均化されている（平坦（または平坦に近い状態）になっている）ことが分かる。このため、接続部２０に、コイルＬ及びコンデンサＣを備える第１の接続回路５０を設けることが望ましいことが分かる。

ところで、ＩＣ（集積回路）上に伝送線路を構成する場合、様々な設計ルールに制約され、とくに低い特性インピーダンスの伝送線路や高い特性インピーダンスの伝送線路の実現、あるいは高精度なインピーダンス制御を実現するのが難しいという問題がある。しかしながら、比較的長い距離信号を伝送するにはこれを用いるほかない。一方、ベンド型の接続部２０（折り返し部）は、比較的短い距離における信号伝送に相当するため、上記３つのエレメント素子を用いれば回路インピーダンスはコイルＬやコンデンサＣにより厳密に設計、実現することが可能となる。すなわち、回路インピーダンスは、ＩＣのデザインルールではなく、コイルＬのインダクタンスとコンデンサＣのキャパシタンスにより厳密に決定されるからである。また、コイルＬの形状、構成（折り曲げ方やサイズなど）及び値は、自由度があるので比較的短い距離の結線目的に最適である。図８（ｂ）に示す実施例１では、上記３つのエレメント素子において厳密に回路インピーダンス１７．５［Ω］を実現した例である。これによって、デジタル移相回路１０と接続部２０（折り返し部）のインピーダンス整合が改善され、移相量分布の平均化という効果が得られた。

以上の通り、本実施形態のデジタル移相器１００は、複数のデジタル移相回路１０が縦続接続された複数のデジタル移相回路群３０と、２つのデジタル移相回路群３０の間を接続する１つ以上のベンド型の接続部２０と、を備え、デジタル移相回路１０は、信号線路１、信号線路１の両側に設けられた一対の内側線路２、一対の内側線路２の外側に設けられた一対の外側線路３、一対の内側線路２及び一対の外側線路３の各一端に接続された第１の接地導体４ａ、一対の外側線路３の各他端に接続された第２の接地導体４ｂ、一対の内側線路２の各他端と第２の接地導体との間に各々設けられる一対の電子スイッチ７ａ，７ｂ（第１の電子スイッチ）を少なくとも有し、一対の内側線路２にリターン電流が流れる低遅延モード又は一対の外側線路３にリターン電流が流れる高遅延モードに設定される回路であり、接続部２０は、２つのデジタル移相回路１０の、一方の回路の信号線路１と他方の回路の信号線路１とを接続する第１の接続回路５０と、一方の回路の一対の外側線路３と他方の回路の一対の外側線路３とを接続する接続線路２３と、を備え、第１の接続回路は、一方の回路の信号線路１と他方の回路の信号線路１との間に直列接続された第１の素子５１、及び、第１の素子５１の両側に並列接続された一対の第２の素子５２を含み、第１の素子５１はコイルＬであり、第２の素子５２はコンデンサＣである。これにより、図８に示すように、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化することができる。

尚、第１実施形態のデジタル移相器１００の特性について、さらに以下の実施例２～４を挙げて説明する。以下の実施例２～４に示す通り、回路インピーダンスの制御が移相分布に影響を及ぼすことが分かる。すなわち、上記３つのエレメント素子は厳密な回路インピーダンスの実現に最適である。

〈デジタル移相器の特性２〉
図９は、第１実施形態に係るデジタル移相器１００において、（ａ）第１の接続回路５０を削除した比較例の移相量の分布、（ｂ）実施例２の移相量の分布を示す図である。実施例２は、上記３つのエレメント素子において厳密に回路インピーダンス１５．０［Ω］を実現した例である。その他の条件は、図８と同様である。

まず、図９（ａ）を参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０、１０－２０、１０－３０等）において、移相量の分布に凸部が生じていることが分かる。
次に、図９（ｂ）を参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０、１０－２０、１０－３０等）において、移相量の分布の凸部が小さくなっており、図９（ａ）と比較して、移相量の分布が平均化されている（平坦（または平坦に近い状態）になっている）ことが分かる。

〈デジタル移相器の特性３〉
図１０は、第１実施形態に係るデジタル移相器１００において、（ａ）第１の接続回路５０を削除した比較例の移相量の分布、（ｂ）実施例３の移相量の分布を示す図である。実施例３は、上記３つのエレメント素子において厳密に回路インピーダンス２０．０［Ω］を実現した例である。その他の条件は、図８と同様である。

まず、図１０（ａ）を参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０、１０－２０、１０－３０等）において、移相量の分布に凸部が生じていることが分かる。
次に、図１０（ｂ）を参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０、１０－２０、１０－３０等）において、移相量の分布の凸部が小さくなっており、図１０（ａ）と比較して、移相量の分布が平均化されている（平坦（または平坦に近い状態）になっている）ことが分かる。

〈デジタル移相器の特性４〉
図１１は、第１実施形態に係るデジタル移相器１００において、（ａ）第１の接続回路５０を削除した比較例の移相量の分布、（ｂ）実施例４の移相量の分布を示す図である。実施例４は、上記３つのエレメント素子において厳密に回路インピーダンス２５．０［Ω］を実現した例である。その他の条件は、図８と同様である。

まず、図１１（ａ）を参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０、１０－２０、１０－３０等）において、移相量の分布に凸部が生じていることが分かる。
次に、図１１（ｂ）を参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０、１０－２０、１０－３０等）において、移相量の分布の凸部が小さくなっており、図１１（ａ）と比較して、移相量の分布が平均化されている（平坦（または平坦に近い状態）になっている）ことが分かる。
尚、この実施例４では、図１１（ａ）と比較して移相量の分布が平均化されているものの、凸部及び凹部は他の実施例に比べて未だ大きい。この大きい凸部や凹部は、後述する第５実施形態の緩和回路を適用することで緩和することができる。

（第２実施形態）
次に、本発明の第２実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成については同一の符号を付し、その説明を簡略若しくは省略する。

〈デジタル移相器〉
図１２は、第２実施形態に係るデジタル移相器１００Ａの接続部２０を示す回路図である。図１２に示すように第２実施形態の接続部２０は、上述した第１の接続回路５０（π型回路）と同様に、回路インピーダンスを厳密に決定できる第２の接続回路６０（Ｔ型回路）を備える点で、上記実施形態と異なる。

第２の接続回路６０は、第３の素子６１と、第４の素子６２と、を備える。第３の素子６１は、２つのデジタル移相回路１０の信号線路１の間に並列接続されている。第２実施形態における第３の素子６１は、コンデンサＣである。コンデンサＣは、上部電極が後述する一対の第４の素子６２の間に接続され、下部電極が電気的に接地されている。

第４の素子６２は、第３の素子６１の両側に一対で設けられ、２つのデジタル移相回路１０の信号線路１の間に直列接続されている。第２実施形態における第４の素子６２は、コイルＬである。コイルＬとしては、例えば、スパイラルインダクタが好ましい。尚、一対のコイルＬのインダクタンスは、各々等しい。

以上の通り、第２実施形態のデジタル移相器１００Ａでは、接続部２０は、２つのデジタル移相回路１０の信号線路１の間に並列接続された第３の素子６１、及び、第３の素子６１の両側に直列接続された一対の第４の素子６２を含む第２の接続回路６０を備え、第３の素子６１はコンデンサＣであり、第４の素子６２はコイルＬである。これにより、回路インピーダンスを厳密に決定できるため、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化することができる。

（第３実施形態）
次に、本発明の第３実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成については同一の符号を付し、その説明を簡略若しくは省略する。

〈デジタル移相器〉
図１３は、第３実施形態に係るデジタル移相器１００Ｂの接続部２０を示す回路図である。図１３に示すように第３実施形態の接続部２０は、上述した第２実施形態と同様に、回路インピーダンスを厳密に決定できる第２の接続回路６０を備えるが、３つのエレメント素子の配置が異なる。

第３実施形態において、第３の素子６１は、コイルＬである。コイルＬの一端は一対の第４の素子６２の間に接続され、コイルＬの他端は電気的に接地されている。この場合のコイルＬは、スパイラルインダクタでも、例えばアメンダ状に折り曲げて小型化した線路のどちらであってもよい。
また、第３実施形態において、第４の素子６２は、コンデンサＣである。尚、一対のコンデンサＣの静電容量は、各々等しい。

以上の通り、第３実施形態のデジタル移相器１００Ｂでは、接続部２０は、２つのデジタル移相回路１０の信号線路１の間に並列接続された第３の素子６１、及び、第３の素子６１の両側に直列接続された一対の第４の素子６２を含む第２の接続回路６０を備え、第３の素子６１はコイルＬであり、第４の素子６２はコンデンサＣである。これにより、回路インピーダンスを厳密に決定できるため、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化することができる。

（第４実施形態）
次に、本発明の第４実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成については同一の符号を付し、その説明を簡略若しくは省略する。

〈デジタル移相器〉
図１４は、第４実施形態に係るデジタル移相器１００Ｃの接続部２０を示す回路図である。図１４に示すように第４実施形態の接続部２０は、上述した第１実施形態と同様に、回路インピーダンスを厳密に決定できる第１の接続回路５０を備えるが、３つのエレメント素子の配置が異なる。

第４実施形態において、第１の素子５１は、コンデンサＣである。この場合のコンデンサＣは、２つのデジタル移相回路１０の接続距離を稼ぐため、櫛場型コンデンサであるとよいが、平行平板コンデンサを直列接続したものであってもよい。
また、第４実施形態において、第２の素子５２は、コイルＬである。コイルＬの一端はコンデンサＣの端部に接続され、コイルＬの他端は電気的に接地されている。この場合のコイルＬは、スパイラルインダクタでも、例えばアメンダ状に折り曲げて小型化した線路のどちらであってもよい。尚、一対のコイルＬのインダクタンスは、各々等しい。

以上の通り、第４実施形態のデジタル移相器１００Ｃでは、接続部２０は、２つのデジタル移相回路１０の信号線路１の間に直列接続された第１の素子５１、及び、第１の素子５１の両側に並列接続された一対の第２の素子５２を含む第１の接続回路５０を備え、第１の素子５１はコンデンサＣであり、第２の素子５２はコイルＬである。これにより、回路インピーダンスを厳密に決定できるため、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化することができる。

（第５実施形態）
次に、本発明の第５実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成については同一の符号を付し、その説明を簡略若しくは省略する。

第５実施形態では、上記移相量の分布の凸部や凹部をさらに緩和するため、上述したデジタル移相回路１０－１～１０－４０の少なくとも１つが、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布を緩和する緩和回路とされている。
緩和回路には、後述するように、第１緩和回路ＲＣ１と第２緩和回路ＲＣ２とがある。第１緩和回路ＲＣ１は、緩和回路（第１緩和回路ＲＣ１、第２緩和回路ＲＣ２）以外のデジタル移相回路１０と比較して大きな移相量を有するデジタル移相回路１０であって、上記の移相量の分布の凹部を緩和する回路である。第２緩和回路ＲＣ２は、緩和回路（第１緩和回路ＲＣ１、第２緩和回路ＲＣ２）以外のデジタル移相回路１０と比較して小さな移相量を有するデジタル移相回路１０であって、上記の移相量の分布の凸部を緩和する回路である。

例えば図１１（ｂ）の場合、デジタル移相回路１０－７～１０－１０は、第２緩和回路ＲＣ２とされてもよい。また、デジタル移相回路１０－１３～１０－１５は、第１緩和回路ＲＣ１とされてもよい。尚、緩和回路（第１緩和回路ＲＣ１、第２緩和回路ＲＣ２）の具体的構成については後述する。

〈緩和回路〉
《第１緩和回路》
図１４は、第５実施形態に係る緩和回路のうちの第１緩和回路ＲＣ１を説明する図である。第１緩和回路ＲＣ１の基本的な構成は、緩和回路（第１緩和回路ＲＣ１、第２緩和回路ＲＣ２）以外のデジタル移相回路１０（以下、「標準デジタル移相回路ＳＴ」という）とほぼ同様である。但し、第１緩和回路ＲＣ１は、標準デジタル移相回路ＳＴと比較して大きな移相量を有するように、標準デジタル移相回路ＳＴとは若干構成が異なる。

具体的に、第１緩和回路ＲＣ１は、以下に列挙する条件の少なくとも１つを満足する構成である。
・条件１：長さが標準デジタル移相回路ＳＴよりも長い
・条件２：信号線路１と内側線路２との距離が標準デジタル移相回路ＳＴよりも短い
・条件３：信号線路１と外側線路３との距離が標準デジタル移相回路ＳＴよりも長い
・条件４：コンデンサ５が標準デジタル移相回路ＳＴよりも大きい
・条件５：電子スイッチ７ａ，７ｂが標準デジタル移相回路ＳＴよりも大きい

図１４（ａ）は、上記の「条件１」を満足する第１緩和回路ＲＣ１を示す図である。図１４（ａ）に示す第１緩和回路ＲＣ１は、長さ（信号線路１、内側線路２、外側線路３等の長さ）Ｐａが、標準デジタル移相回路ＳＴの長さＰよりも長い。

図１４（ｂ）は、上記の「条件２」を満足する第１緩和回路ＲＣ１を示す図である。図１４（ｂ）に示す第１緩和回路ＲＣ１は、信号線路１と内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）との距離Ｑａが、標準デジタル移相回路ＳＴにおける信号線路１と内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）との距離Ｑよりも短い。

図１４（ｃ）は、上記の「条件３」を満足する第１緩和回路ＲＣ１を示す図である。図１４（ｃ）に示す第１緩和回路ＲＣ１は、信号線路１と外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）との距離Ｒａが、標準デジタル移相回路ＳＴにおける信号線路１と外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）との距離Ｒよりも長い。

図１４（ｄ）は、上記の「条件４」を満足する第１緩和回路ＲＣ１を示す図である。図１４（ｄ）に示す第１緩和回路ＲＣ１は、コンデンサ５の大きさが、標準デジタル移相回路ＳＴにおけるコンデンサ５の大きさよりも大きい。尚、図示は省略しているが、上記の「条件５」を満足する第１緩和回路ＲＣ１は、電子スイッチ７ａ及び電子スイッチ７ｂ（図２～４参照）の大きさが、標準デジタル移相回路ＳＴの電子スイッチ７ａ及び電子スイッチ７ｂの大きさよりも大きい。

第１緩和回路ＲＣ１は、上述の通り、標準デジタル移相回路ＳＴと比較して大きな移相量を有する。このため、標準デジタル移相回路ＳＴに代えて第１緩和回路ＲＣ１を用いることで、移相量を大きくすることができる。従って、例えば、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布が凹部を有している場合には、第１緩和回路ＲＣ１を用いることで、その凹部を緩和することができる。

《第２緩和回路》
図１５は、第５実施形態に係る緩和回路のうちの第２緩和回路ＲＣ２を説明する図である。第２緩和回路ＲＣ２の基本的な構成は、第１緩和回路ＲＣ１と同様に、標準デジタル移相回路ＳＴとほぼ同様である。但し、第２緩和回路ＲＣ２は、標準デジタル移相回路ＳＴと比較して小さな移相量を有するように、標準デジタル移相回路ＳＴとは若干構成が異なる。

具体的に、第２緩和回路ＲＣ２は、以下に列挙する条件の少なくとも１つを満足する構成である。
・条件１：長さが標準デジタル移相回路ＳＴよりも短い
・条件２：信号線路１と内側線路２との距離が標準デジタル移相回路ＳＴよりも長い
・条件３：信号線路１と外側線路３との距離が標準デジタル移相回路ＳＴよりも短い
・条件４：コンデンサ５が標準デジタル移相回路ＳＴよりも小さい
・条件５：電子スイッチ７ａ，７ｂが標準デジタル移相回路ＳＴよりも小さい

図１５（ａ）は、上記の「条件１」を満足する第２緩和回路ＲＣ２を示す図である。図１５（ａ）に示す第２緩和回路ＲＣ２は、長さ（信号線路１、内側線路２、外側線路３等の長さ）Ｐａが、標準デジタル移相回路ＳＴの長さＰよりも短い。

図１５（ｂ）は、上記の「条件２」を満足する第２緩和回路ＲＣ２を示す図である。図１５（ｂ）に示す第２緩和回路ＲＣ２は、信号線路１と内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）との距離Ｑａが、標準デジタル移相回路ＳＴにおける信号線路１と内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）との距離Ｑよりも長い。

図１５（ｃ）は、上記の「条件３」を満足する第２緩和回路ＲＣ２を示す図である。図１５（ｃ）に示す第２緩和回路ＲＣ２は、信号線路１と外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）との距離Ｒａが、標準デジタル移相回路ＳＴにおける信号線路１と外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）との距離Ｒよりも短い。

図１５（ｄ）は、上記の「条件４」を満足する第２緩和回路ＲＣ２を示す図である。図１５（ｄ）に示す第２緩和回路ＲＣ２は、コンデンサ５の大きさが、標準デジタル移相回路ＳＴにおけるコンデンサ５の大きさよりも小さい。尚、図示は省略しているが、上記の「条件５」を満足する第２緩和回路ＲＣ２は、電子スイッチ７ａ及び電子スイッチ７ｂ（図２～４参照）の大きさが、標準デジタル移相回路ＳＴの電子スイッチ７ａ及び電子スイッチ７ｂの大きさよりも小さい。

第２緩和回路ＲＣ２は、上述の通り、標準デジタル移相回路ＳＴと比較して小さな移相量を有する。このため、標準デジタル移相回路ＳＴに代えて第２緩和回路ＲＣ２を用いることで、移相量を小さくすることができる。従って、例えば、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布が凸部を有している場合には、第２緩和回路ＲＣ２を用いることで、その凸部を緩和することができる。

以上の通り、第５実施形態では、複数のデジタル移相回路１０が縦続接続された複数のデジタル移相回路群３０と、２つのデジタル移相回路群３０の間を接続する１つ以上のベンド型の接続部２０とを備え、少なくとも１つのデジタル移相回路群３０をなすデジタル移相回路１０の少なくとも１つが、移相量の分布を緩和する緩和回路とされている。このため、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布をさらに緩和することができる。

ここで、上記の緩和回路は、標準デジタル移相回路ＳＴと比較して大きな移相量を有するデジタル移相回路１０である第１緩和回路ＲＣ１と、標準デジタル移相回路ＳＴと比較して小さな移相量を有するデジタル移相回路１０である第２緩和回路ＲＣ２との少なくとも一方を含む。第１緩和回路ＲＣ１を用いることで移相量の分布の凹部を緩和することができ、第２緩和回路ＲＣ２を用いることで移相量の分布の凸部を緩和することができる。このように、第１緩和回路ＲＣ１と第２緩和回路ＲＣ２とを用いることで、移相量の分布が凹部を有するものであっても、凸部を有するものであっても対応することが可能である。

以上、本発明の一実施形態について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上述した実施形態では、信号Ｓの周波数が３０［ＧＨｚ］である場合について説明したが、信号Ｓの周波数は、３０［ＧＨｚ］以外であってもよい。例えば、マイクロ波、 準ミリ波、又はミリ波等の周波数帯域における任意の周波数であってよい。

また、上記実施形態では、デジタル移相回路１０がコンデンサ５（第２のコンデンサ）を備える構成について説明したが、当該コンデンサ５が無い構成であっても構わない。この場合、コンデンサ５の下部電極に接続される電子スイッチ７ｄ（第２の電子スイッチ）も無くても構わない。

１…信号線路、２…内側線路、２ａ…第１の内側線路、２ｂ…第２の内側線路、３…外側線路、３Ａ…グランド層、３Ｂ…切欠部、３ａ…第１の外側線路、３ｂ…第２の外側線路、４…接地導体、４ａ…第１の接地導体、４ｂ…第２の接地導体、５…コンデンサ（第２のコンデンサ）、６…接続導体、６ａ～６ｆ…接続導体、７…電子スイッチ、７ａ，７ｂ…電子スイッチ（第１の電子スイッチ）、７ｃ…電子スイッチ、７ｄ…電子スイッチ（第２の電子スイッチ）、８…スイッチ制御部、１０…デジタル移相回路、１０－１～１０－４０…デジタル移相回路、２０…接続部、２０…接続部、２０－１～２０－３…接続部、２３…接続線路、２３ａ…第１の接続線路、２３ｂ…第２の接続線路、３０…デジタル移相回路群、３０－１～３０－４…デジタル移相回路群、５０…第１の接続回路、５１…第１の素子、５２…第２の素子、６０…第２の接続回路、６１…第３の素子、６２…第４の素子、１００…デジタル移相器、１００Ａ～１００Ｃ…デジタル移相器、２２０…側面、Ｃ…コンデンサ、Ｌ…コイル、Ｒ１…リターン電流、Ｒ２…リターン電流、ＲＣ１…第１緩和回路、ＲＣ２…第２緩和回路、Ｓ…信号、ＳＴ…標準デジタル移相回路

Claims (7)

1. 複数のデジタル移相回路が縦続接続された複数のデジタル移相回路群と、
   ２つの前記デジタル移相回路群の間を接続する１つ以上のベンド型の接続部と、を備え、
   前記デジタル移相回路は、信号線路、前記信号線路の両側に設けられた一対の内側線路、前記一対の内側線路の外側に設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の第１の電子スイッチを少なくとも有し、前記一対の内側線路にリターン電流が流れる低遅延モード又は前記一対の外側線路にリターン電流が流れる高遅延モードに設定される回路であり、
   前記接続部は、
   ２つの前記デジタル移相回路の、一方の回路の前記信号線路と他方の回路の前記信号線路とを接続する第１の接続回路と、
   前記一方の回路の前記一対の外側線路と前記他方の回路の前記一対の外側線路とを電気的に接続する接続線路と、を備え、
   前記第１の接続回路は、前記一方の回路の前記信号線路と他方の回路の前記信号線路との間に直列接続された第１の素子、及び、前記第１の素子の両側に並列接続された一対の第２の素子を含み、
   前記第１の素子及び前記第２の素子の、一方の素子はコイルであり、他方の素子はコンデンサである、
   デジタル移相器。
2. 複数のデジタル移相回路が縦続接続された複数のデジタル移相回路群と、
   ２つの前記デジタル移相回路群の間を接続する１つ以上のベンド型の接続部と、を備え、
   前記デジタル移相回路は、信号線路、前記信号線路の両側に設けられた一対の内側線路、前記一対の内側線路の外側に設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の第１の電子スイッチを少なくとも有し、前記一対の内側線路にリターン電流が流れる低遅延モード又は前記一対の外側線路にリターン電流が流れる高遅延モードに設定される回路であり、
   前記接続部は、
   ２つの前記デジタル移相回路の、一方の回路の前記信号線路と他方の回路の前記信号線路とを接続する第２の接続回路と、
   前記一方の回路の前記一対の外側線路と前記他方の回路の前記一対の外側線路とを電気的に接続する接続線路と、を備え、
   前記第２の接続回路は、前記一方の回路の前記信号線路と他方の回路の前記信号線路との間に並列接続された第３の素子、及び、前記第３の素子の両側に直列接続された一対の第４の素子を含み、
   前記第３の素子及び前記第４の素子の、一方の素子はコイルであり、他方の素子はコンデンサである、
   デジタル移相器。
3. 複数の前記デジタル移相回路の少なくとも１つは、移相量の分布を緩和する緩和回路とされている、
   請求項１または２に記載のデジタル移相器。
4. 前記デジタル移相回路は、
   前記信号線路と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に接続される第２のコンデンサと、
   前記信号線路と、前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に前記第２のコンデンサを接続するか否かを切り替える第２の電子スイッチと、を備える、
   請求項１または２に記載のデジタル移相器。
5. 前記第１の接地導体及び前記第２の接地導体は、多層で構成され、
   多層である前記接地導体の一つの層は、前記一方の回路の前記第１の接地導体から前記他方の回路の前記第２の接地導体まで延伸して、前記接続線路を形成するグランド層である、
   請求項１または２に記載のデジタル移相器。
6. 前記グランド層は、前記コイル及び前記コンデンサと重なる部分が除去された切欠部を有し、
   前記コンデンサは、前記切欠部に配置されると共に、前記グランド層に一端側が接続されている、
   請求項５に記載のデジタル移相器。
7. 前記一対の内側線路は、第１の内側線路と、第２の内側線路と、を備え、
   前記一対の外側線路は、前記第１の内側線路と電気的に接続される第１の外側線路と、前記第２の内側線路と電気的に接続される第２の外側線路と、を備える、
   請求項１または２に記載のデジタル移相器。

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