WO2023188448A1 - デジタル移相器 - Google Patents

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WO2023188448A1
WO2023188448A1 PCT/JP2022/030380 JP2022030380W WO2023188448A1 WO 2023188448 A1 WO2023188448 A1 WO 2023188448A1 JP 2022030380 W JP2022030380 W JP 2022030380W WO 2023188448 A1 WO2023188448 A1 WO 2023188448A1
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WO
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digital phase
phase shift
ground conductor
line
pair
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PCT/JP2022/030380
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English (en)
French (fr)
Inventor
雄介 上道
Original Assignee
株式会社フジクラ
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/184—Strip line phase-shifters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/185—Phase-shifters using a diode or a gas filled discharge tube
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q3/00—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system
    • H01Q3/26—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture
    • H01Q3/30—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array
    • H01Q3/34—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means
    • H01Q3/36—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means with variable phase-shifters
    • H01Q3/38—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means with variable phase-shifters the phase-shifters being digital

Definitions

  • the present invention relates to a digital phase shifter.
  • This application claims priority based on Japanese Patent Application No. 2022-051668 filed in Japan on March 28, 2022, the contents of which are incorporated herein.
  • non-patent document 1 discloses a digitally controlled phase shift circuit (digital phase shift circuit) that targets microwaves, quasi-millimeter waves, or millimeter waves.
  • this digital phase shift circuit consists of a signal line, a pair of inner lines provided on both sides of the signal line, and a pair of inner lines. a pair of outer lines, each connected to one end of the pair of inner lines and a pair of outer lines; a first ground bar connected to each other end of the pair of outer lines; 2 grounding bars, a pair of NMOS switches, etc. each provided between the other ends of the pair of inner lines and the second grounding bar.
  • Such a digital phase shift circuit operates by switching the return current flowing to a pair of inner lines or a pair of outer lines due to the transmission of a signal wave in a signal line according to the opening/closing of a pair of NMOS switches. Switch the mode between low delay mode and high delay mode. That is, the digital phase shift circuit operates in a low delay mode when a return current flows through a pair of inner lines, and operates in a high delay mode when a return current flows through a pair of outer lines.
  • the above-described digital phase shift circuit is applied to a base station of a 5G communication network using, for example, a phased array antenna, and in reality, a large number of them are cascaded and mounted on a semiconductor substrate. That is, the digital phase shift circuit described above is a unit in the configuration of an actual phase shifter, and several dozen circuits are connected in cascade to constitute a digital phase shifter that exhibits a desired function.
  • the present invention was made in view of the above-mentioned circumstances, and an object of the present invention is to provide a digital phase shifter that can increase the inductance value in high delay mode compared to the conventional one.
  • a digital phase shifter includes a signal line, a pair of inner lines provided on both sides of the signal line, and a pair of inner lines provided on the outside of the pair of inner lines. a pair of outer lines, a first ground conductor connected to one end of each of the pair of inner lines and the pair of outer lines, a second ground conductor connected to each other end of the pair of outer lines; A digital phase shifter configured by cascading a plurality of digital phase shift circuits each including at least a pair of electronic switches provided between each other end of the pair of inner lines and the second ground conductor. In the digital phase shift circuits that are adjacent to each other, the pair of adjacent outer lines are spaced apart from each other, and the first ground conductor and the second ground conductor that are adjacent to each other are spaced apart from each other.
  • the adjacent first ground conductor and the second ground conductor have different conductivity. Formed in layers.
  • the pair of adjacent outer lines are also formed on different conductive layers.
  • the distance from the signal line to the pair of outer lines in the digital phase shift circuits adjacent to each other is are different.
  • the pair of outer lines are connected to the signal line. One of the pair of outer tracks is removed so that the positional relationship is reversed.
  • one of the digital phase shift circuits adjacent to each other has a plurality of individual phase shifters having different distances from the signal line.
  • the above-mentioned pair of outer lines are provided in which the lines are connected.
  • the digital phase shift circuit has an upper electrode connected to the signal line, and a lower electrode connected to the signal line. a capacitor connected to at least one of the first ground conductor and the second ground conductor.
  • the digital phase shift circuit includes at least one of a lower electrode of the capacitor, the first ground conductor, and the second ground conductor.
  • An electronic switch for the capacitor is further provided between the capacitor and the capacitor.
  • FIG. 2 is a conceptual diagram showing the functional configuration of a basic digital phase shift circuit B in an embodiment of the present invention.
  • 3 is a graph showing the phase shift characteristics of the digital phase shifter A1 according to the first embodiment of the present invention. It is a front view showing the composition of digital phase shifter A2 concerning a 2nd embodiment of the present invention. It is a front view showing the composition of digital phase shifter A3 concerning a 3rd embodiment of the present invention. It is a front view showing the composition of digital phase shifter A4 concerning a 4th embodiment of the present invention.
  • the digital phase shifter A1 is a high-frequency circuit that receives high-frequency signals such as microwaves, quasi-millimeter waves, or millimeter waves as input, and outputs to the outside a plurality of high-frequency signals whose phases are shifted by a predetermined phase shift amount. It is.
  • this digital phase shifter A1 is constructed by cascading n (plural) digital phase shift circuits B 1 to B n . That is, in this digital phase shifter A1, a first digital phase shift circuit B 1 , a second digital phase shift circuit B 2 , (omitted), and an n-th digital phase shift circuit B n are linearly connected in cascade. It consists of Such a digital phase shifter A1 outputs a high frequency signal to the outside from the first digital phase shift circuit B1 or the n-th digital phase shift circuit Bn .
  • the first to n-th digital phase shift circuits B 1 to B n are unit units forming the digital phase shifter A1, and are adjacent to each other by being connected in cascade in a straight line.
  • the first to n-th digital phase shift circuits B 1 to B n have substantially the same functions as the digitally controlled phase shift circuit disclosed in Non-Patent Document 1.
  • the first to nth digital phase shift circuits B 1 to B n include a signal line 1, a pair of inner lines 2a, 2b, a pair of outer lines 3a, 3b, It includes a pair of ground conductors 4a and 4b, a capacitor 5, seven connection conductors 6a to 6g, four electronic switches 7a to 7d, and a switch control section 8.
  • the first to n-th digital phase shift circuits B 1 to B n will be collectively referred to as basic digital phase shift circuit B.
  • the signal line 1 is a linear strip-shaped conductor extending in a predetermined direction as shown in FIG. That is, the signal line 1 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • a signal current flows through such a signal line 1 from the front side to the back side, that is, from the front end (input end) to the back end (output end).
  • This signal current is a high frequency signal having a microwave, quasi-millimeter wave, or millimeter wave wavelength range as described above.
  • Such a signal line 1 electrically has an inductance L1 as a distributed circuit constant.
  • This inductance L1 is a parasitic inductance whose size depends on the shape of the signal line 1, such as the length of the signal line 1.
  • this signal line 1 also has an electrical capacitance C1 as a distributed circuit constant.
  • This capacitance C1 is a parasitic capacitance between the signal line 1 and the pair of inner lines 2a and 2b, or between the signal line 1 and the pair of outer lines 3a and 3b, or when digital phase shift circuits B1 to Bn are installed. This is the parasitic capacitance between the silicon substrates (not shown).
  • the pair of inner lines 2a and 2b are linear strip-shaped conductors provided on both sides of the signal line 1.
  • the first inner line 2a is arranged at a distance on one side of the signal line 1 (on the right side in FIG. 2), and has a length having a constant width, a constant thickness, and a predetermined length. It is a plate-shaped conductor. That is, the first inner line 2a is provided parallel to the signal line 1 at a predetermined distance, and extends in the same direction as the signal line 1.
  • the second inner line 2b is arranged at a distance on the other side of the signal line 1 (on the left side in FIG. 2), and is a long plate-shaped member having a constant width, a constant thickness, and a predetermined length, like the first inner line 2a. It is a conductor.
  • the second inner line 2b is provided parallel to the signal line 1 at a distance similar to that of the first inner line 2a, and is parallel to the signal line 1 at a distance similar to that of the first inner line 2a. extends in the same direction as the direction.
  • the first outer line 3a is a linear strip-shaped conductor provided outside the first inner line 2a on one side of the signal line 1. That is, the first outer line 3a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is farther from the signal line 1 than the first inner line 2a on one side of the signal line 1. located at the location.
  • the first outer line 3a is provided parallel to the signal line 1 at a predetermined distance with the first inner line 2a sandwiched therebetween. That is, the first outer line 3a extends in the same direction as the extending direction of the signal line 1, like the first inner line 2a and the second inner line 2b.
  • the second outer line 3b is a linear strip-shaped conductor provided outside the second inner line 2b on the other side of the signal line 1, that is, on a different (opposite) side to the first outer line 3a. . That is, the second outer line 3b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is farther from the signal line 1 than the second inner line 2b on the other side of the signal line 1. located at the location.
  • the second outer line 3b is provided parallel to the signal line 1 at a predetermined distance with the second inner line 2b sandwiched therebetween. That is, the second outer line 3b extends in the same direction as the extending direction of the signal line 1, similarly to the first inner line 2a, the second inner line 2b, and the first outer line 3a.
  • the first ground conductor 4a is a linear strip-shaped conductor provided at one end of each of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. That is, the first ground conductor 4a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is electrically grounded.
  • first ground conductor 4a is arranged perpendicularly to the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b extending in the same direction. It is provided. That is, the first ground conductor 4a extends in the left-right direction at one end of each of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. It is set in.
  • first ground conductor 4a is provided below and separated from the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b by a predetermined distance. That is, there is a vertical conductor between the first ground conductor 4a and each end on one end side of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. A certain distance is provided in the direction.
  • the length of the first ground conductor 4a is set so that one end in the left-right direction (the right end in FIG. 2) is at approximately the same position as the right edge of the first outer line 3a. Further, the length of the first ground conductor 4a is set so that the other end in the left-right direction (the left end in FIG. 2) is at approximately the same position as the left edge of the second outer line 3b.
  • the second ground conductor 4b is a linear strip-shaped conductor provided at the other end of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. . That is, the second ground conductor 4b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is electrically grounded.
  • the second ground conductor 4b is arranged perpendicularly to the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b extending in the same direction. It is provided. That is, the second ground conductor 4b extends in the left-right direction at the other end sides of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. It is set up like this.
  • the second ground conductor 4b is provided below and separated from the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b by a predetermined distance. That is, between the second ground conductor 4b and each end on the other end side of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b, A certain distance is provided in the vertical direction.
  • the length of the second ground conductor 4b is set so that one end in the left-right direction (the right end in FIG. 2) is at approximately the same position as the right edge of the first outer line 3a. Further, the length of the second ground conductor 4b is set so that the other end in the left-right direction (the left end in FIG. 2) is at approximately the same position as the left edge of the second outer line 3b. That is, the second ground conductor 4b has the same position in the left-right direction as the first ground conductor 4a.
  • the capacitor 5 is a parallel plate whose upper electrode is connected to the signal line 1 via the seventh connection conductor 6g, and whose lower electrode is connected to the second ground conductor 4b via the fourth electronic switch 7d.
  • This capacitor 5 has a capacitance Ca that corresponds to the opposing area of the parallel plates. That is, this capacitance Ca is a circuit constant provided between the signal line 1 and the second ground conductor 4b.
  • the lower electrode of the capacitor may be connected to the first ground conductor 4a via the fourth electronic switch 7d. Further, the lower electrode of the capacitor may be connected to the first ground conductor 4a and the second ground conductor 4b via the fourth electronic switch 7d.
  • the first connection conductor 6a is a conductor that electrically and mechanically connects one end of the first inner line 2a and the first ground conductor 4a. That is, this first connection conductor 6a is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of one end of the first inner track 2a, and the other end (lower end) is connected to the first ground. Connect to the upper surface of the conductor 4a.
  • the second connection conductor 6b is a conductor that electrically and mechanically connects one end of the second inner line 2b and the first ground conductor 4a. That is, the second connection conductor 6b is a conductor that extends in the vertical direction like the first connection conductor 6a, and one end (upper end) is connected to the lower surface of one end of the second inner line 2b, and the other is a conductor that extends in the vertical direction. The end (lower end) is connected to the upper surface of the first ground conductor 4a.
  • the third connection conductor 6c is a conductor that electrically and mechanically connects one end of the first outer line 3a and the first ground conductor 4a. That is, this third connection conductor 6c is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of one end of the first outer line 3a, and the other end (lower end) is connected to the first ground. Connect to the upper surface of the conductor 4a.
  • the fourth connection conductor 6d is a conductor that electrically and mechanically connects the other end of the first outer line 3a and the second ground conductor 4b. That is, this fourth connection conductor 6d is a conductor that extends in the vertical direction, and one end (upper end) is connected to the lower surface of the other end of the first outer line 3a, and the other end (lower end) is connected to the lower surface of the other end of the first outer line 3a. Connect to the upper surface of the ground conductor 4b.
  • the fifth connection conductor 6e is a conductor that electrically and mechanically connects one end of the second outer line 3b and the first ground conductor 4a. That is, this fifth connection conductor 6e is a conductor extending in the vertical direction, one end (upper end) is connected to the lower surface of one end of the second outer line 3b, and the other end (lower end) is connected to the first ground. Connect to the upper surface of the conductor 4a.
  • the sixth connection conductor 6f is a conductor that electrically and mechanically connects the other end of the second outer line 3b and the second ground conductor 4b. That is, the sixth connecting conductor 6f is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of the other end of the second outer line 3b, and the other end (lower end) is connected to the lower surface of the other end of the second outer line 3b. Connect to the upper surface of the ground conductor 4b.
  • the seventh connection conductor 6g is a conductor that electrically and mechanically connects the signal line 1 and the upper electrode of the capacitor 5. That is, the seventh connection conductor 6g is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of the signal line 1, and the other end (lower end) is connected to the upper surface of the upper electrode of the capacitor 5. .
  • the first electronic switch 7a is a transistor that connects the other end of the first inner line 2a and the second ground conductor 4b in an openable and closable manner. As shown in the figure, the first electronic switch 7a is, for example, a MOS type FET, and its drain terminal is connected to the lower surface of the other end of the first inner line 2a, and its source terminal is connected to the upper surface of the second ground conductor 4b. The gate terminal is also connected to the switch control section 8.
  • Such a first electronic switch 7a switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the first electronic switch 7a turns ON/OFF the connection between the other end of the first inner line 2a and the second ground conductor 4b by the switch control unit 8.
  • the second electronic switch 7b is a transistor that connects the other end of the second inner line 2b and the second ground conductor 4b in an openable and closable manner.
  • the second electronic switch 7b is a MOS FET like the first electronic switch 7a, and has a drain terminal connected to the lower surface of the other end of the second inner line 2b, and a source terminal connected to the second ground conductor. 4b, and its gate terminal is connected to the switch control section 8.
  • Such a second electronic switch 7b switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the second electronic switch 7b uses the switch control unit 8 to turn ON/OFF the connection between the other end of the second inner line 2b and the second ground conductor 4b.
  • the third electronic switch 7c is a transistor that connects one end of the signal line 1 and the first ground conductor 4a in an openable and closable manner.
  • This third electronic switch 7c is a MOS type FET like the first electronic switch 7a and second electronic switch 7b described above, and its drain terminal is connected to the lower surface of one end of the signal line 1, and its source terminal is connected to the lower surface of one end of the signal line 1. It is connected to the upper surface of the first ground conductor 4a, and its gate terminal is connected to the switch control section 8.
  • connection is not between the bottom surface at one end of the signal line 1 and the top surface of the first ground conductor 4a, but between the bottom surface at the other end of the signal line 1 and the top surface of the second ground conductor 4b. (See Figure 2).
  • Such a third electronic switch 7c switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the third electronic switch 7c turns ON/OFF the connection between one end of the signal line 1 and the first ground conductor 4a using the switch control section 8.
  • the fourth electronic switch 7d is a transistor that connects the lower electrode of the capacitor 5 and the second ground conductor 4b in an openable and closable manner.
  • This fourth electronic switch 7d is a MOS type FET like the first electronic switch 7a, second electronic switch 7b, and third electronic switch 7c described above, and its drain terminal is on the lower surface of the lower electrode of the capacitor 5.
  • the source terminal is connected to the upper surface of the second ground conductor 4b, and the gate terminal is connected to the switch control section 8.
  • Such a fourth electronic switch 7d switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the fourth electronic switch 7d turns ON/OFF the connection between the lower electrode of the capacitor 5 and the second ground conductor 4b using the switch control unit 8.
  • the fourth electronic switch 7d corresponds to the capacitor electronic switch of this embodiment. Note that when the lower electrode of the capacitor 5 is connected to the first ground conductor 4a via the fourth electronic switch 7d, the fourth electronic switch 7d is connected to the lower electrode of the capacitor 5 by the switch control unit 8. The connection with the first ground conductor 4a is turned ON/OFF.
  • the fourth electronic switch 7d is connected to the capacitor 5 by the switch control unit 8.
  • the fourth electronic switch 7d turns ON/OFF the connection between the lower electrode of the capacitor 5 and the first ground conductor 4a, and the fourth electronic switch 7d controls the connection between the lower electrode of the capacitor 5 and the second ground conductor 4b by the switch control unit 8. Turn on/off.
  • the switch control unit 8 is a control circuit that controls the first electronic switch 7a, second electronic switch 7b, third electronic switch 7c, and fourth electronic switch 7d described above.
  • This switch control unit 8 is equipped with four output ports, and from each output port to each gate of the first electronic switch 7a, the second electronic switch 7b, the third electronic switch 7c, and the fourth electronic switch 7d. Output gate signals individually to the terminals. That is, the switch control section 8 controls the ON/OFF operations of the first electronic switch 7a, the second electronic switch 7b, the third electronic switch 7c, and the fourth electronic switch 7d using the gate signal.
  • FIG. 2 a schematic diagram of the basic digital phase shift circuit B (that is, the first to n-th digital phase shift circuits B 1 to B n ) in a perspective view is shown to make it easier to understand the mechanical structure of the basic digital phase shift circuit B (that is, the first to nth digital phase shift circuits B 1 to B n ).
  • the actual basic digital phase shift circuit B is formed as a laminated structure in which a plurality of conductive layers are laminated with an insulating layer 10 in between by using semiconductor manufacturing technology.
  • a signal line 1 a first inner line 2a, a second inner line 2b, a first outer line 3a, and a second outer line 3b are formed on the first conductive layer 11.
  • the first ground conductor 4a and the second ground conductor 4b are formed on the second conductive layer 12 facing the first conductive layer 11 with the insulating layer 10 in between.
  • the components of the first conductive layer 11, the components of the second conductive layer 12, the capacitor 5, and the first to fourth electronic switches 7a to 7d are connected by vias (through holes). That is, these vias are buried in the insulating layer 10 and are connected to the above-described first connection conductor 6a, second connection conductor 6b, third connection conductor 6c, fourth connection conductor 6d, and fifth connection conductor 6e. , function as a sixth connection conductor 6f and a seventh connection conductor 6g.
  • the digital phase shifter A1 composed of such basic digital phase shift circuits B (first to nth digital phase shift circuits B 1 to B n ) is composed of a plurality of digital phase shift circuits.
  • B 1 to B n have a structure in which a first ground conductor 4a and a second ground conductor 4b are arranged to face each other with a predetermined distance apart. That is, in the digital phase shifter A1 according to the first embodiment, a gap P is formed between the first ground conductor 4a and the second ground conductor 4b that are in a facing relationship in the digital phase shift circuits that are adjacent to each other. ing.
  • the operation mode of this basic digital phase shift circuit B is switched depending on the conduction state of the first to fourth electronic switches 7a, 7b, and 7d. That is, the operation modes of the basic digital phase shift circuit B include a low delay mode in which only the first electronic switch 7a and the second electronic switch 7b are set to the ON state by the switch control unit 8; There is a high delay mode in which only the fourth electronic switch 7d is set to the ON state.
  • the switch control unit 8 sets the first electronic switch 7a and the second electronic switch 7b to the ON state, and also sets the fourth electronic switch 7d to the OFF state. That is, in the low delay mode, the second phase difference ⁇ in the high delay mode is determined by the first propagation delay time TL until the high frequency signal propagates from the input end (other end) to the output end (one end) of the signal line 1. A first phase difference ⁇ L smaller than H is generated.
  • the other end of the first inner line 2a is connected to the second ground conductor 4b. That is, one end of the first inner line 2a is always connected to the first ground conductor 4a via the first connection conductor 6a, and the other end is connected to the second ground conductor 4a via the first electronic switch 7a.
  • a first current-carrying path through which a current can flow between one end and the other end of the first inner line 2a is formed.
  • the second inner line 2b has its other end connected to the second ground conductor 4b by setting the second electronic switch 7b to the ON state. That is, one end of the second inner line 2b is always connected to the first ground conductor 4a via the second connection conductor 6b, and the other end is connected to the second ground conductor 4a via the second electronic switch 7b. By being connected to the conductor 4b, a second current-carrying path through which current can flow between one end and the other end of the second inner line 2b is formed.
  • the first return current flows in the opposite direction to the direction of the signal current due to the energization of the signal current in the signal line 1.
  • the second inner line 2b forming the second energization path is supplied with a second return current in the opposite direction to the direction of the signal current, that is, in the same direction as the first return current, due to the signal current in the signal line 1.
  • the first return current flowing to the first inner line 2a and the second return current flowing to the second inner line 2b are both in the opposite direction to the current direction of the signal current. Therefore, the first return current and the second return current reduce the inductance L1 of the signal line 1 due to the electromagnetic coupling between the signal line 1, the first inner line 2a, and the second inner line 2b. acts to reduce If the amount of reduction in the inductance L1 is ⁇ Ls, the effective inductance Lm of the signal line 1 is (L1 ⁇ Ls).
  • the signal line 1 has the electrostatic capacitance C1 as a parasitic capacitance, as described above.
  • the fourth electronic switch 7d is set to the OFF state, so the capacitor 5 is not connected between the signal line 1 and the second ground conductor 4b. That is, the capacitance Ca of the capacitor 5 does not affect the high frequency signal propagating through the signal line 1. Therefore, the first propagation delay time T L proportional to (Lm ⁇ C1) 1/2 acts on the high frequency signal propagating through the signal line 1 .
  • the high frequency signal at the output end (one end) of the signal line 1 has a first phase difference than the high frequency signal at the input end (other end) of the signal line 1 due to the first propagation delay time TL .
  • the signal is delayed by the phase difference ⁇ L . That is, in the low delay mode, the inductance L1 of the signal line 1 is reduced to the inductance Lm by the first return current and the second return current, thereby reducing the original propagation delay time of the signal line 1. As a result, a first phase difference ⁇ L smaller than the original phase difference of the signal line 1 is realized.
  • the loss of the signal line 1 is intentionally increased by setting the third electronic switch 7c to the ON state. This loss is added in order to bring the output amplitude of the high frequency signal in the low delay mode closer to the output amplitude in the high delay mode.
  • the loss of the high frequency signal in the low delay mode is clearly smaller than the loss of the high frequency signal in the high delay mode.
  • This loss difference causes an amplitude difference in the high frequency signal output from the basic digital phase shift circuit B when the operation mode is switched between the low delay mode and the high delay mode.
  • the basic digital phase shift circuit B eliminates the above amplitude difference by setting the third electronic switch 7c to the ON state in the low delay mode.
  • the switch control unit 8 sets the first electronic switch 7a, the second electronic switch 7b, and the third electronic switch 7c to the OFF state, and also sets the fourth electronic switch 7d to the ON state.
  • the first phase difference ⁇ in the low delay mode is adjusted by the second propagation delay time TH until the high frequency signal propagates from the input end (other end) to the output end (one end) of the signal line 1.
  • a second phase difference ⁇ H larger than L occurs.
  • the first electronic switch 7a and the second electronic switch 7b are set to the OFF state, so the first energizing path is not formed in the first inner line 2a, and the second A second energizing path is not formed in the inner line 2b. Therefore, the first return current flowing through the first inner line 2a becomes extremely small, and the second return current flowing through the second inner line 2b becomes extremely small.
  • the first outer line 3a has one end connected to the first ground conductor 4a via the third connection conductor 6c, and the other end connected to the second ground conductor 4a via the fourth connection conductor 6d. It is connected to the ground conductor 4b. That is, a third current-carrying path through which a current can flow between one end and the other end is formed in advance in the first outer line 3a. Therefore, in the high delay mode, the third return current flows from one end of the first outer line 3a toward the other end due to the signal current in the signal line 1. This third return current is in the opposite direction to the direction in which the signal current flows in the signal line 1. Therefore, the third return current can reduce the inductance L1 of the signal line 1 due to the electromagnetic coupling between the signal line 1 and the first outer line 3a.
  • the second outer line 3b has one end connected to the first ground conductor 4a via the fifth connection conductor 6e, and the other end connected to the second ground conductor 4b via the sixth connection conductor 6f. It is connected to the. That is, a fourth current-carrying path through which current can flow between one end and the other end is formed in advance in the second outer line 3b. Therefore, in the high delay mode, the fourth return current flows from one end of the second outer line 3b toward the other end due to the signal current in the signal line 1. This fourth return current is in the opposite direction to the direction in which the signal current flows in the signal line 1. Therefore, the fourth return current can reduce the inductance L1 of the signal line 1 due to the electromagnetic coupling between the signal line 1 and the second outer line 3b.
  • the distance between the signal line 1 and the first outer line 3a and the second outer line 3b is larger than the distance between the signal line 1 and the first inner line 2a and the second inner line 2b. Therefore, the third return current and the fourth return current have a smaller effect of reducing the inductance L1 than the first return current and the second return current. If the amount of reduction in inductance L1 due to the third return current and fourth return current is ⁇ Lh, then the effective inductance Lp of the signal line 1 is (L1 ⁇ Lh).
  • the signal line 1 has a capacitance C1 as a parasitic capacitance. Furthermore, in the high delay mode, the fourth electronic switch 7d is set to the ON state, so the capacitor 5 is connected between the signal line 1 and the second ground conductor 4b. That is, the signal line 1 has a capacitance Cb that is the sum of the capacitance Ca of the capacitor 5 and the capacitance C1 (parasitic capacitance). Therefore, a second propagation delay time T H proportional to (Lp ⁇ Cb) 1/2 acts on the high frequency signal propagating through the signal line 1 .
  • the phase of the high-frequency signal at the output end of the signal line 1 is delayed by a second phase difference ⁇ H from the high-frequency signal at the input end of the signal line 1 due to the second propagation delay time TH. It becomes a signal. That is, in the high delay mode, the inductance L1 of the signal line 1 is weakly reduced to the inductance Ln by the third return current and the fourth return current, and the fourth electronic switch 7d is also set to the ON state. As a result, a second phase difference ⁇ H that is larger than the first phase difference ⁇ L in the low delay mode is realized.
  • the third electronic switch 7c is set to the OFF state. That is, in the high delay mode, no measures are taken to intentionally increase the loss of the signal line 1. As a result, the output amplitude of the high frequency signal in the high delay mode approaches the output amplitude in the low delay mode.
  • the outer lines 3a and 3a that are adjacent to each other have a gap P.
  • the first ground conductor 4a and the second ground conductor 4b which are adjacent to each other are arranged with a gap P between them.
  • the two first outer lines 3a, 3a adjacent to each other and the two second outer lines 3b, 3b adjacent to each other do not directly contact each other, but are separated by a gap S. It is located. Further, the first ground conductor 4a and the second ground conductor 4b that are adjacent to each other are arranged with a gap S between them without directly contacting each other.
  • the outer line 3a of the second digital phase shift circuit B2 and the first outer line 3a of the second digital phase shift circuit B2 are adjacent to each other.
  • the second outer line 3b of the first digital phase shift circuit B1 and the second outer line 3b of the second digital phase shift circuit B2 are adjacent to each other.
  • first ground conductor 4a of the first digital phase shift circuit B1 and the second ground conductor 4b of the second digital phase shift circuit B2 are adjacent to each other.
  • first digital phase shift circuit B1 and second digital phase shift circuit B2 two first outer lines 3a, 3a, two second outer lines 3b, 3b and a first ground conductor 4a. and the second ground conductor 4b are arranged with a gap S between them without contacting each other.
  • first outer line 3a in the second digital phase shift circuit B2 and the first outer line 3a in the third digital phase shift circuit B3 are adjacent to each other.
  • second outer line 3b of the second digital phase shift circuit B2 and the second outer line 3b of the third digital phase shift circuit B3 are adjacent to each other.
  • first ground conductor 4a of the second digital phase shift circuit B2 and the second ground conductor 4b of the third digital phase shift circuit B3 are adjacent to each other.
  • the two first outer lines 3a, 3a, the two second outer lines 3b, 3b, and the first ground conductor 4a and the second ground conductor 4b are arranged with a gap S between them without contacting each other.
  • the two adjacent first outer lines 3a, 3a, the two second outer lines 3b, 3b, the first ground conductor 4a and the second ground conductor 4b are directly connected to each other. Since they are not in contact, the total net return path per unit (total of 4b, 3b, and 4b) during high delay can be lengthened, and the inductance value can be increased. If they are in direct contact, return currents in opposite directions flowing through the adjacent second ground conductors 4b during high delay times cancel each other out, and the net return path length of the second ground conductors 4b becomes 0 (zero).
  • the first embodiment it is possible to provide a digital phase shifter A1 that can increase the inductance value in the high delay mode more than before. Therefore, according to the first embodiment, it is possible to increase the difference between the phase shift amount in the high delay mode and the phase shift amount in the low delay mode compared to the conventional case.
  • the solid line in FIG. 3 is a graph showing the phase shift characteristic of the digital phase shifter A1 according to the first embodiment. As shown in FIG. 3, according to the digital phase shifter A1 according to the first embodiment, it is possible to secure a larger amount of phase shift as the frequency becomes higher. Further, according to the digital phase shifter A1 according to the first embodiment, it is possible to ensure a sufficient difference between the amount of phase shift in the high delay mode and the amount of phase shift in the low delay mode.
  • the dotted line in FIG. 3 is shown as a comparative example, and is the phase shift characteristic when the conductive layer is changed. That is, this dotted line shows the phase shift characteristic when the first ground conductor 4a is formed in a different layer from the second ground conductor 4b, and the amount of phase shift in the high delay mode is made even larger than the solid line. I can do it.
  • the distances from the signal line 1 to the first outer line 3a and the second outer line 3b are the same in mutually adjacent digital phase shift circuits as shown in FIG. It is.
  • the distance from the signal line 1 to the first outer line 3a and the second outer line 3b is different from that of the basic digital phase shifter B.
  • a modified digital phase shift circuit aB is adopted, and the basic digital phase shift circuit B and the first modified digital phase shift circuit aB are arranged alternately.
  • the digital phase shifter A2 according to the second embodiment, as shown in FIG. (omitted) is employed in the n-th digital phase shift circuit Bn . Further, this digital phase shifter A2 connects a first modified digital phase shift circuit aB to a second one, in which the positions of the first outer line 3a and the second outer line 3b with respect to the signal line 1 are different from those of the basic digital phase shift circuit B.
  • the digital phase shift circuit B 2 (omitted) is adopted as the (n-1)th digital phase shift circuit B n-1 .
  • the lengths of the first ground conductor 4a and the second ground conductor 4b are longer than those of the first ground conductor 4a and the second ground conductor 4b of the basic digital phase shift circuit B. It's also short.
  • the distance between the first outer line 3a and the first outer line 3a that are adjacent to each other, and the distance between the second outer line 3b and the second outer line 3b that are adjacent to each other are determined.
  • the distance is longer than that of the digital phase shifter A1 according to the first embodiment.
  • the two adjacent first outer lines 3a, 3a, the two second outer lines 3b, 3b, the first ground conductor 4a and the second ground conductor 4b are directly connected to each other. Since they do not contact each other and are further apart than the digital phase shifter A1 according to the first embodiment, the inductance value in the high delay mode can be further increased.
  • the second embodiment it is possible to provide a digital phase shifter A2 that can further increase the inductance value in the high delay mode. Therefore, according to the second embodiment, it is possible to further increase the difference between the phase shift amount in the high delay mode and the phase shift amount in the low delay mode.
  • the digital phase shifter A3 includes a first outer line 3a, a second outer line 3b, a first ground conductor 4a and A second ground conductor 4b is formed in a different conductive layer.
  • the basic digital phase shift circuit B is actually formed as a laminated structure in which a plurality of conductive layers are laminated with an insulating layer 10 in between.
  • a signal line 1 a first inner line 2a, a second inner line 2b, a first outer line 3a, and a second outer line 3b are formed on the first conductive layer 11.
  • a first ground conductor 4a and a second ground conductor 4b are formed on the second conductive layer 12 facing the first conductive layer 11 with the insulating layer 10 in between.
  • a second modified digital phase shifter in addition to the basic digital phase shift circuit B, includes a conductive layer different from the conductive layer of the basic digital phase shift circuit B.
  • the circuit bB is adopted, and the basic digital phase shift circuit B and the second modified digital phase shift circuit bB are arranged alternately.
  • the digital phase shifter A3 according to the third embodiment, as shown in FIG. (omitted) is employed in the n-th digital phase shift circuit Bn . Further, this digital phase shifter A3 converts a second modified digital phase shift circuit bB having a conductive layer different from the conductive layer of the basic digital phase shift circuit B into a second digital phase shift circuit B 2 , (omitted), n-1 digital phase shift circuit B Adopted for n-1 .
  • the conductive layer on which the first outer line 3a and the second outer line 3b are formed is the same as the first outer line 3a of the basic digital phase shift circuit B. and the conductive layer on which the second outer line 3b is formed. Further, in the second modified digital phase shift circuit bB, the conductive layer on which the first ground conductor 4a and the second ground conductor 4b are formed is the same as the conductive layer on which the first ground conductor 4a and the second ground conductor 4b of the basic digital phase shift circuit B are formed. This is different from the conductive layer on which the ground conductor 4b is formed.
  • the first ground conductor 4a and the second ground conductor 4b that are adjacent to each other in the digital phase shift circuits that are adjacent to each other are formed in different conductive layers.
  • a pair of adjacent outer lines are also formed of different conductive layers. is formed.
  • the two adjacent first outer lines 3a, 3a, the two second outer lines 3b, 3b, the first ground conductor 4a and the second ground conductor 4b are directly connected to each other. Since they do not contact each other and are further apart than the digital phase shifter A1 according to the first embodiment, the inductance value in the high delay mode can be further increased.
  • the third embodiment it is possible to increase the inductance value in the high delay mode compared to the digital phase shifter A1 according to the first embodiment. As a result, it is possible to increase the difference between the phase shift amount in the high delay mode and the phase shift amount in the low delay mode more than in the digital phase shifter A1.
  • the digital phase shifter A4 according to the fourth embodiment has the structural features of the digital phase shifter A2 according to the second embodiment and the structure of the digital phase shifter A3 according to the third embodiment. It has both the above characteristics.
  • this digital phase shifter A4 has different distances from the signal line 1 to the first outer line 3a and the second outer line 3b, and also includes the first outer line 3a and the second outer line 3b.
  • the second outer line 3b and the first ground conductor 4a and the second ground conductor 4b are connected to the first outer line 3a and the second outer line 3b and the first ground conductor 4a and the second outer line 3b of the basic digital phase shift circuit B.
  • the third modified digital phase shift circuit cB is formed in a conductive layer different from the conductive layer in which the second ground conductor 4b is provided.
  • the basic digital phase shift circuit B and the third modified digital phase shift circuit cB are arranged alternately.
  • the digital phase shifter A4 divides the basic digital phase shift circuit B into a first digital phase shift circuit B1 , a third digital phase shift circuit B3 , (omitted) is employed in the n-th digital phase shift circuit Bn . Further, this digital phase shifter A4 employs the third modified digital phase shift circuit cB as the second digital phase shift circuit B 2 , (omitted) and the (n-1)th digital phase shift circuit B n-1 .
  • the two adjacent first outer lines 3a, 3a, the two second outer lines 3b, 3b, the first ground conductor 4a and the second ground conductor 4b are directly connected to each other. Since they do not contact each other and are further apart than the digital phase shifter A2 according to the second embodiment and the digital phase shifter A3 according to the third embodiment, the inductance value in the high delay mode can be further increased. I can do it.
  • the fourth embodiment it is possible to provide a digital phase shifter A4 that can further increase the inductance value in the high delay mode. Therefore, according to the fourth embodiment, it is possible to further increase the difference between the amount of phase shift in the high delay mode and the amount of phase shift in the low delay mode.
  • this digital phase shifter A5 employs a fourth modified digital phase shift circuit dB and a fifth modified digital phase shift circuit eB.
  • Phase shift circuits eB are arranged alternately. That is, the digital phase shifter A5 converts the fourth modified digital phase shift circuit dB into the first digital phase shift circuit B1 , the third digital phase shift circuit B3, (omitted), and the n-th digital phase shift circuit Bn. Adopted to. Further, this digital phase shifter A5 employs the fifth modified digital phase shift circuit eB as the second digital phase shift circuit B 2 , (omitted) and the (n-1)th digital phase shift circuit B n-1 .
  • the fourth modified digital phase shift circuit dB has the first outer line 3a of the first outer line 3a and the second outer line 3b in the basic digital phase shift circuit B deleted.
  • this fourth modified digital phase shift circuit dB has a first ground conductor shorter than the first ground conductor 4a and second ground conductor 4b in the basic digital phase shift circuit B due to the deletion of the first outer line 3a.
  • a ground conductor 4a' and a second ground conductor 4b' are provided. These first ground conductor 4a' and second ground conductor 4b' extend across the outer edge of the second outer line 3b and the outer edge of the first inner line 2a, as shown in the figure. .
  • the fifth modified digital phase shift circuit eB has the second outer line 3b of the first outer line 3a and the second outer line 3b in the basic digital phase shift circuit B deleted. Further, this fifth modified digital phase shift circuit eB has a first ground conductor shorter than the first ground conductor 4a and second ground conductor 4b in the basic digital phase shift circuit B due to the deletion of the second outer line 3b. A ground conductor 4a'' and a second ground conductor 4b'' are provided. These first ground conductor 4a'' and second ground conductor 4b'' extend across the outer edge of the first outer line 3a and the outer edge of the second inner line 2b, as shown. .
  • the two first outer lines 3a, 3a and the two second outer lines 3b, 3b that are adjacent to each other do not exist. Further, the first ground conductor 4a and the second ground conductor 4b that are adjacent to each other exist only between the first inner line 2a and the second inner line 2b. Therefore, the inductance value in the high delay mode can be increased.
  • the fifth embodiment it is possible to increase the inductance value in the high delay mode compared to the digital phase shifter A2 according to the second embodiment. As a result, according to the fifth embodiment, it is possible to increase the difference between the phase shift amount in the high delay mode and the phase shift amount in the low delay mode more than in the digital phase shifter A1.
  • the digital phase shifter A6 has a plurality of individual lines 3c, 3d, 3e, 3f, and 3g whose distances from each other to the signal line 1 are different from each other. , 3h, and a first outer line 3a' and a second outer line 3b'.
  • this digital phase shifter A6 includes, in addition to the basic digital phase shift circuit A, a first outer circuit in which a plurality of individual lines 3c, 3d, 3e, 3f, 3g, 3h having different distances from the signal line 1 are connected.
  • a sixth modified digital phase shift circuit fB including a line 3a' and a second outer line 3b' is employed. Further, in this digital phase shifter A6, the basic digital phase shift circuit B and the sixth modified digital phase shift circuit fB are arranged alternately.
  • the digital phase shifter A6 has a basic digital phase shift circuit B as a first digital phase shift circuit B 1 , a third digital phase shift circuit B 3 , (omitted) , the n-th digital phase shift circuit B n . Further, this digital phase shifter A6 employs the sixth modified digital phase shift circuit fB as the second digital phase shift circuit B 2 , (omitted) and the (n-1)th digital phase shift circuit B n-1 .
  • the first outer line 3a' connects three individual lines 3c, 3d, and 3e using two connection lines 9a and 9b.
  • the three individual lines 3c, 3d, and 3e are linear strip-shaped conductors extending in the same direction as the signal line 1.
  • a pair of individual lines 3c, 3e are arranged at the same distance from the signal line 1 as shown. Further, one end of one of the pair of individual lines 3c and 3e is connected to the first ground conductor 4a, and the other end is connected to one end of one of the connection lines 9a. Further, the other individual line 3e has its other end connected to the second ground conductor 4b, and its one end connected to one end of the other connection line 9b.
  • the remaining individual lines 3d are arranged further from the signal line 1 than the pair of individual lines 3c and 3e, and one end is connected to the other end of one connection line 9a, and the other end is connected to the other connection line 9b. connected to the other end.
  • the two connection lines 9a and 9b are linear strip-shaped conductors extending in the same direction as the first ground conductor 4a and the second ground conductor 4b.
  • the three individual lines 3c, 3d, 3e and the two connection lines 9a, 9b are arranged in the order of individual line 3c ⁇ connection line 9a ⁇ individual line 3d ⁇ connection line 9b ⁇ individual line 3e. connected.
  • three individual lines 3f, 3g, 3h are connected using two connecting lines 9c, 9d.
  • the three individual lines 3f, 3g, and 3h are linear strip-shaped conductors extending in the same direction as the signal line 1.
  • a pair of individual lines 3f, 3h are arranged at the same distance from the signal line 1 as shown. Furthermore, one end of one of the pair of individual lines 3f, 3h is connected to the first ground conductor 4a, and the other end is connected to the other end of one of the connection lines 9c. Moreover, the other end of the other individual line 3h is connected to the second ground conductor 4b, and one end is connected to the other end of the other connection line 9d.
  • the remaining individual lines 3g are arranged further from the signal line 1 than the pair of individual lines 3f and 3h, and have one end connected to one end of one connection line 9c and the other end connected to the other connection line 9d. connected to one end.
  • the two connection lines 9c and 9d are linear strip-shaped conductors extending in the same direction as the first ground conductor 4a and the second ground conductor 4b.
  • the three individual lines 3f, 3g, 3h and the two connection lines 9c, 9d are arranged in the order of individual line 3f ⁇ connection line 9c ⁇ individual line 3g ⁇ connection line 9d ⁇ individual line 3h. connected.
  • the distance between the two adjacent first outer lines 3a, 3a and the two second outer lines 3b, 3b is longer than that of the digital phase shifter A1 of the first embodiment.
  • the first ground conductor 4a and the second ground conductor 4b of the sixth modified digital phase shift circuit fB are connected to the basic digital phase shift circuit Since it is shorter than the first ground conductor 4a and second ground conductor 4b of B, there are fewer adjacent parts than the digital phase shifter A1 of the first embodiment. Therefore, the inductance value in the high delay mode can be increased.
  • the sixth embodiment it is possible to provide a digital phase shifter A6 that can increase the inductance value in the high delay mode. Therefore, according to the sixth embodiment, it is possible to further increase the difference between the amount of phase shift in the high delay mode and the amount of phase shift in the low delay mode.
  • the digital phase shifter A7 according to the seventh embodiment can be said to be a modification of the third embodiment.
  • the digital phase shifter A3 in addition to the conductive layer in which the first ground conductor 4a and the second ground conductor 4b are formed, in the digital phase shift circuits adjacent to each other, the first The conductive layers on which the outer line 3a and the second outer line 3b are formed are different.
  • the digital phase shifter A7 according to the seventh embodiment only the first ground conductor 4a and the second ground conductor 4b are formed in different conductive layers in mutually adjacent digital phase shift circuits. .
  • this digital phase shifter A7 employs a basic digital phase shift circuit B and a seventh modified digital phase shift circuit gB. are arranged alternately. That is, the digital phase shifter A7 converts the basic digital phase shift circuit B into the first digital phase shift circuit B1 , the third digital phase shift circuit B3 , (omitted), and the n-th digital phase shift circuit Bn. adopt. Further, this digital phase shifter A7 employs the seventh modified digital phase shift circuit gB as the second digital phase shift circuit B 2 , (omitted) and the (n-1)th digital phase shift circuit B n-1 .
  • the signal line 1, the first inner line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b are connected to the first conductive layer 11. It is formed. Further, in this seventh modified digital phase shift circuit gB, the first ground conductor 4a and the second ground conductor 4b are the same as the first ground conductor 4a and the second ground conductor 4b of the basic digital phase shift circuit B. When it is formed on the second conductive layer 12 facing the first conductive layer 11 with the insulating layer 10 in between, it is formed on a different conductive layer from the conductive layer 12.
  • the first ground conductor 4a and the second ground conductor 4b that are adjacent to each other are formed in different conductive layers, so that Almost similarly to the digital phase shifter A3, the inductance value in the high delay mode can be further increased.
  • the seventh embodiment it is possible to increase the difference between the phase shift amount in the high delay mode and the phase shift amount in the low delay mode more than in the digital phase shifter A1 of the first embodiment. .

Landscapes

  • Networks Using Active Elements (AREA)
  • Waveguide Switches, Polarizers, And Phase Shifters (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

信号線路、当該信号線路の両側に設けられた一対の内側線路、当該一対の内側線路の外側に各々設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備えたデジタル移相回路が複数縦続接続されて構成されるデジタル移相器であって、互いに隣り合う前記デジタル移相回路において、隣り合う前記一対の外側線路同士及び第１の接地導体と前記第２の接地導体とが離間している。

Description

デジタル移相器
　本発明は、デジタル移相器に関する。
　本願は、２０２２年３月２８日に、日本に出願された特願２０２２－０５１６６８号に基づき優先権を主張し、その内容をここに援用する。
　下記非特許文献１には、マイクロ波、 準ミリ波あるいはミリ波を対象とするデジタル制御型の移相回路（デジタル移相回路）が開示されている。このデジタル移相回路は、非特許文献１の図２に示されているように、信号線路（signal line）、信号線路の両側に設けられた一対の内側線路（inner lines）、一対の内側線路の外側に各々設けられた一対の外側線路（outer lines）、一対の内側線路及び一対の外側線路の各一端に接続された第１接地バー、一対の外側線路の各他端に接続された第２接地バー、一対の内側線路の各他端と第２接地バーとの間に各々設けられる一対のＮＭＯＳスイッチ等を備える。
　このようなデジタル移相回路は、信号線路における信号波の伝送に起因して一対の内側線路あるいは一対の外側線路に流れるリターン電流を一対のＮＭＯＳスイッチの開／閉に応じて切り替えることにより、動作モードを低遅延モードと高遅延モードとに切り替える。すなわち、デジタル移相回路は、一対の内側線路にリターン電流が流れる場合に動作モードが低遅延モードとなり、一対の外側線路にリターン電流が流れる場合に動作モードが高遅延モードとなる。
A Ka-band Digitally-Controlled Phase Shifter with sub-degree Phase Precision (2016,IEEE,RFIC)
　上述したデジタル移相回路は、例えばフェイズドアレイアンテナ等を用いた５Ｇ通信網の基地局に適用され、実際には多数が縦続接続された状態で半導体基板上に実装される。すなわち、上記デジタル移相回路は、実際の位相器の構成における単位ユニットであり、数十個が縦続接続されることによって所望の機能を発揮するデジタル移相器を構成する。
　このようなデジタル移相器では、回路定数の１つであるインダクタンスについて、高遅延モード時の値（インダクタンス値）を低遅延モード時のインダクタンス値に対して十分に大きくすることが望ましい。しかしながら、インダクタンス値を大きくするとデジタル移相器のサイズが大きくなるという事情があった。この結果、従来のデジタル移相器では、低遅延モードの移相量と高遅延モードの移相量との差を十分に確保することが特に低い周波数において難しい。
　本発明は、上述した事情に鑑みてなされ、高遅延モード時のインダクタンス値を従来よりも増大させることが可能なデジタル移相器の提供を目的とする。
　上記目的を達成するために、本発明の第１の態様に係るデジタル移相器は、信号線路、当該信号線路の両側に設けられた一対の内側線路、当該一対の内側線路の外側に各々設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備えたデジタル移相回路が複数縦続接続されて構成されるデジタル移相器であって、互いに隣り合う前記デジタル移相回路において、隣り合う前記一対の外側線路は離間し、かつ、隣り合う前記第１の接地導体と前記第２の接地導体とが離間している。
　本発明の第２の態様に係るデジタル移相器は、上記第１の態様において、互いに隣り合う前記デジタル移相回路において、隣り合う前記第１の接地導体と前記第２の接地導体が異なる導電層に形成される。
　本発明の第３の態様に係るデジタル移相器は、上記第２の態様において、互いに隣り合う前記デジタル移相回路において、隣り合う前記一対の外側線路も異なる導電層に形成される。
　本発明の第４の態様に係るデジタル移相器は、上記第１～第３のいずれかの態様において、互いに隣り合う前記デジタル移相回路において、前記信号線路から前記一対の外側線路までの距離が異なる。
　本発明の第５の態様に係るデジタル移相器は、上記第１～第３のいずれかの態様において、互いに隣り合う前記デジタル移相回路において、前記一対の外側線路が前記信号線路に対して位置関係が逆となるように、前記一対の外側線路の一方が削除されている。
　本発明の第６の態様に係るデジタル移相器は、上記第１～第３のいずれかの態様において、互いに隣り合う前記デジタル移相回路の一方は、前記信号線路に対する距離が異なる複数の個別線路を連接した前記一対の外側線路を備える。
　本発明の第７の態様に係るデジタル移相器は、上記第１～第６のいずれかの態様において、前記デジタル移相回路は、上部電極が前記信号線路に接続され、下部電極が前記第１の接地導体及び前記第２の接地導体の少なくとも一方に接続されるコンデンサを備える。
　本発明の第８の態様に係るデジタル移相器は、上記第７の態様において、前記デジタル移相回路は、前記コンデンサの下部電極と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間にコンデンサ用電子スイッチをさらに備える。
　本発明の上記態様によれば、高遅延モード時のインダクタンス値を従来よりも増大させることが可能なデジタル移相器を提供することが可能である。
本発明の第１実施形態に係るデジタル移相器Ａ１の構成を示す正面図である。 本発明の実施形態における基本デジタル移相回路Ｂの機能構成を示す概念図である。 本発明の第１実施形態に係るデジタル移相器Ａ１の移相特性を示すグラフである。 本発明の第２実施形態に係るデジタル移相器Ａ２の構成を示す正面図である。 本発明の第３実施形態に係るデジタル移相器Ａ３の構成を示す正面図である。 本発明の第４実施形態に係るデジタル移相器Ａ４の構成を示す正面図である。 本発明の第５実施形態に係るデジタル移相器Ａ５の構成を示す正面図である。 本発明の第６実施形態に係るデジタル移相器Ａ６の構成を示す正面図である。 本発明の第７実施形態に係るデジタル移相器Ａ７の構成を示す正面図である。
　以下、図面を参照して、本発明の実施形態について説明する。
〔第１実施形態〕
　最初に、本発明の第１実施形態について説明する。第１実施形態に係るデジタル移相器Ａ１は、マイクロ波、 準ミリ波あるいはミリ波等の高周波信号を入力とし、所定の移相量だけ位相シフトした複数の高周波信号を外部に出力する高周波回路である。
　このデジタル移相器Ａ１は、図１に示すように、ｎ個（複数）のデジタル移相回路Ｂ１～Ｂｎを縦続接続したものである。すなわち、このデジタル移相器Ａ１は、第１のデジタル移相回路Ｂ１、第２のデジタル移相回路Ｂ２、（中略）、第ｎのデジタル移相回路Ｂｎが直線状に縦続接続されて構成される。このようなデジタル移相器Ａ１は、第１のデジタル移相回路Ｂ１または第ｎのデジタル移相回路Ｂｎから高周波信号を外部に出力する。
　ここで、第１～第ｎのデジタル移相回路Ｂ１～Ｂｎは、デジタル移相器Ａ１を構成する単位ユニットであり、直線状に縦続接続されることによって互いに隣り合う関係にある。
　このような第１～第ｎのデジタル移相回路Ｂ１～Ｂｎは、非特許文献１に開示されたデジタル制御型の移相回路と略同様な機能を備える。
　すなわち、第１～第ｎのデジタル移相回路Ｂ１～Ｂｎは、図２に代表符号Ｂとして示すように、信号線路１、一対の内側線路２ａ，２ｂ、一対の外側線路３ａ，３ｂ、一対の接地導体４ａ，４ｂ、コンデンサ５、７つの接続導体６ａ～６ｇ、４つの電子スイッチ７ａ～７ｄ及びスイッチ制御部８を備える。以下では、第１～第ｎのデジタル移相回路Ｂ１～Ｂｎを総称して基本デジタル移相回路Ｂという。
　信号線路１は、図２に示すように所定方向に延在する直線状の帯状導体である。すなわち、この信号線路１は、一定幅、一定厚及び所定長さを有する長尺板状の導体である。このような信号線路１には、手前側から奥側に向かって、つまり手前側の端部（入力端）から奥側の端部（出力端）に向かって信号電流が流れる。この信号電流は、上述したマイクロ波、 準ミリ波あるいはミリ波の波長域を有する高周波信号である。
　このような信号線路１は、電気的には分布回路定数としてのインダクタンスＬ１を有する。このインダクタンスＬ１は、信号線路１の長さ等、信号線路１の形状に応じた大きさの寄生インダクタンスである。また、この信号線路１は、電気的には分布回路定数としての静電容量Ｃ１をも有する。この静電容量Ｃ１は、信号線路１と一対の内側線路２ａ，２ｂ間、または信号線路１と一対の外側線路３ａ，３ｂ間の寄生容量、あるいはデジタル移相回路Ｂ１～Ｂｎが設置される不図示のシリコン基板間の寄生容量である。
　一対の内側線路２ａ，２ｂは、信号線路１の両側に設けられた直線状の帯状導体である。このような一対の内側線路２ａ，２ｂのうち、第１の内側線路２ａは、信号線路１の一方側（図２における右側）に離間配置され、一定幅、一定厚及び所定長さを有する長尺板状の導体である。すなわち、この第１の内側線路２ａは、信号線路１と所定距離を隔てて平行に設けられており、信号線路１の延在方向と同一な方向に延在する。
　第２の内側線路２ｂは、信号線路１の他方側（図２における左側）に離間配置され、第１の内側線路２ａと同様に一定幅、一定厚及び所定長さを有する長尺板状の導体である。この第２の内側線路２ｂは、信号線路１に対して第１の内側線路２ａと同様な距離を隔てて平行に設けられており、第１の内側線路２ａと同様に信号線路１の延在方向と同一な方向に延在する。
　第１の外側線路３ａは、信号線路１の一方側において第１の内側線路２ａの外側に設けられた直線状の帯状導体である。すなわち、第１の外側線路３ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、信号線路１の一方側において第１の内側線路２ａよりも信号線路１から遠い位置に設けられている。
　また、第１の外側線路３ａは、図示するように第１の内側線路２ａを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。すなわち、第１の外側線路３ａは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に信号線路１の延在方向と同一な方向に延在する。
　第２の外側線路３ｂは、信号線路１の他方側つまり第１の外側線路３ａとは異なる（反対の）側において、第２の内側線路２ｂの外側に設けられた直線状の帯状導体である。すなわち、第２の外側線路３ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、信号線路１の他方側において第２の内側線路２ｂよりも信号線路１から遠い位置に設けられている。
　また、第２の外側線路３ｂは、図示するように第２の内側線路２ｂを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。すなわち、第２の外側線路３ｂは、第１の内側線路２ａ及び第２の内側線路２ｂ並びに第１の外側線路３ａと同様に、信号線路１の延在方向と同一な方向に延在する。
　第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端側に設けられる直線状の帯状導体である。すなわち、第１の接地導体４ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、電気的に接地されている。
　また、第１の接地導体４ａは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに対して直交するように設けられている。すなわち、第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端側において、左右方向に延在するように設けられている。
　さらに、第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。すなわち、第１の接地導体４ａと第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの一端側の各端部との間には、上下方向に一定の距離が設けられている。
　ここで、第１の接地導体４ａは、左右方向における一端（図２における右端）が第１の外側線路３ａの右側縁部と略同一位置となるように長さが設定されている。また、この第１の接地導体４ａは、左右方向における他端（図２における左端）が第２の外側線路３ｂの左側縁部と略同一位置となるように長さが設定されている。
　第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各他端側に設けられる直線状の帯状導体である。すなわち、第２の接地導体４ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、電気的に接地されている。
　また、第２の接地導体４ｂは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに対して直交するように設けられている。すなわち、第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各他端側において、左右方向に延在するように設けられている。
　さらに、第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。すなわち、第２の接地導体４ｂと第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの他端側の各端部との間には、上下方向に一定の距離が設けられている。
　ここで、第２の接地導体４ｂは、左右方向における一端（図２における右端）が第１の外側線路３ａの右側縁部と略同一位置となるように長さが設定されている。また、第２の接地導体４ｂは、左右方向における他端（図２における左端）が第２の外側線路３ｂの左側縁部と略同一位置となるように長さが設定されている。すなわち、第２の接地導体４ｂは、左右方向における位置が第１の接地導体４ａと同一である。
　コンデンサ５は、上部電極が第７の接続導体６ｇを介して信号線路１に接続され、下部電極が第４の電子スイッチ７ｄを介して第２の接地導体４ｂに接続される平行平板である。このコンデンサ５は、平行平板の対向面積に応じた静電容量Ｃａを有する。すなわち、この静電容量Ｃａは、信号線路１と第２の接地導体４ｂとの間に設けられる回路定数である。なお、コンデンサの下部電極が第４の電子スイッチ７ｄを介して第１の接地導体４ａに接続されても良い。また、コンデンサの下部電極が、第４の電子スイッチ７ｄを介して第１の接地導体４ａ及び第２の接地導体４ｂに接続されても良い。
　第１の接続導体６ａは、第１の内側線路２ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第１の接続導体６ａは、上下方向に延在する導体であり、一端（上端）が第１の内側線路２ａの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第２の接続導体６ｂは、第２の内側線路２ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第２の接続導体６ｂは、第１の接続導体６ａと同様に上下方向に延在する導体であり、一端（上端）が第２の内側線路２ｂの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第３の接続導体６ｃは、第１の外側線路３ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第３の接続導体６ｃは、上下方向に延在する導体であり、一端（上端）が第１の外側線路３ａの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第４の接続導体６ｄは、第１の外側線路３ａの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。すなわち、この第４の接続導体６ｄは、上下方向に延在する導体であり、一端（上端）が第１の外側線路３ａの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　第５の接続導体６ｅは、第２の外側線路３ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第５の接続導体６ｅは、上下方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第６の接続導体６ｆは、第２の外側線路３ｂの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。すなわち、この第６の接続導体６ｆは、上下方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　第７の接続導体６ｇは、信号線路１とコンデンサ５の上部電極とを電気的かつ機械的に接続する導体である。すなわち、第７の接続導体６ｇは、上下方向に延在する導体であり、一端（上端）が信号線路１の下面に接続し、他端（下端）がコンデンサ５の上部電極における上面に接続する。
　第１の電子スイッチ７ａは、第１の内側線路２ａの他端と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第１の電子スイッチ７ａは、図示するように例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第１の内側線路２ａの他端における下面に接続され、ソース端子が第２の接地導体４ｂの上面に接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第１の電子スイッチ７ａは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第１の電子スイッチ７ａは、スイッチ制御部８によって第１の内側線路２ａの他端と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。
　第２の電子スイッチ７ｂは、第２の内側線路２ｂの他端と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第２の電子スイッチ７ｂは、第１の電子スイッチ７ａと同様にＭＯＳ型ＦＥＴであり、ドレイン端子が第２の内側線路２ｂの他端における下面に接続され、ソース端子が第２の接地導体４ｂの上面に接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第２の電子スイッチ７ｂは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第２の電子スイッチ７ｂは、スイッチ制御部８によって第２の内側線路２ｂの他端と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。
　第３の電子スイッチ７ｃは、信号線路１の一端と第１の接地導体４ａとを開閉自在に接続するトランジスタである。この第３の電子スイッチ７ｃは、上述した第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂと同様にＭＯＳ型ＦＥＴであり、ドレイン端子が信号線路１の一端における下面に接続され、ソース端子が第１の接地導体４ａの上面に接続され、またゲート端子がスイッチ制御部８に接続されている。なお、第３の電子スイッチ７ｃについては、信号線路１の一端における下面と第１の接地導体４ａの上面との間ではなく、信号線路１の他端における下面と第２の接地導体４ｂの上面との間に設けてもよい（図２参照）。
　このような第３の電子スイッチ７ｃは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第３の電子スイッチ７ｃは、スイッチ制御部８によって信号線路１の一端と第１の接地導体４ａとの接続をＯＮ／ＯＦＦする。
　第４の電子スイッチ７ｄは、コンデンサ５の下部電極と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第４の電子スイッチ７ｄは、上述した第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ及び第３の電子スイッチ７ｃと同様にＭＯＳ型ＦＥＴであり、ドレイン端子がコンデンサ５の下部電極における下面に接続され、ソース端子が第２の接地導体４ｂの上面に接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第４の電子スイッチ７ｄは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第４の電子スイッチ７ｄは、スイッチ制御部８によってコンデンサ５の下部電極と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。なお、第４の電子スイッチ７ｄは、本実施形態のコンデンサ用電子スイッチに相当する。なお、コンデンサ５の下部電極が第４の電子スイッチ７ｄを介して第１の接地導体４ａに接続されている場合は、第４の電子スイッチ７ｄは、スイッチ制御部８によってコンデンサ５の下部電極と第１の接地導体４ａとの接続をＯＮ／ＯＦＦする。また、コンデンサ５の下部電極が、電子スイッチ７ｄを介して第１の接地導体４ａ及び第２の接地導体４ｂに接続される場合は、第４の電子スイッチ７ｄは、スイッチ制御部８によってコンデンサ５の下部電極と第１の接地導体４ａとの接続をＯＮ／ＯＦＦし、かつ、第４の電子スイッチ７ｄは、スイッチ制御部８によってコンデンサ５の下部電極と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。
　スイッチ制御部８は、上述した第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄを制御する制御回路である。このスイッチ制御部８は、４つの出力ポートを備えており、各出力ポートから第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄの各ゲート端子にゲート信号を個別に出力する。すなわち、このスイッチ制御部８は、上記ゲート信号によって第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄのＯＮ／ＯＦＦ動作を制御する。
　ここで、図２では基本デジタル移相回路Ｂ（つまり第１～第ｎのデジタル移相回路Ｂ１～Ｂｎ）の機械的構造が解り易いように基本デジタル移相回路Ｂを斜視した模式図を示しているが、実際の基本デジタル移相回路Ｂは、半導体製造技術を利用することにより、絶縁層１０を挟んで複数の導電層が積層された積層構造物として形成される。
　例えば、基本デジタル移相回路Ｂは、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂが第１の導電層１１に形成され、第１の接地導体４ａ及び第２の接地導体４ｂは、絶縁層１０を挟んで第１の導電層１１と対向する第２の導電層１２に形成される。
　第１の導電層１１の構成要素、第２の導電層１２の構成要素、及びコンデンサ５並びに第１～第４の電子スイッチ７ａ～７ｄは、ビア（スルーホール）によって接続される。すなわち、これらビアは、絶縁層１０内に埋設され、上述した第１の接続導体６ａ、第２の接続導体６ｂ、第３の接続導体６ｃ、第４の接続導体６ｄ、第５の接続導体６ｅ、第６の接続導体６ｆ及び第７の接続導体６ｇとして機能する。
　このような基本デジタル移相回路Ｂ（第１～第ｎのデジタル移相回路Ｂ１～Ｂｎ）から構成されるデジタル移相器Ａ１は、図１に示すように、複数のデジタル移相回路Ｂ１～Ｂｎが第１の接地導体４ａと第２の接地導体４ｂとが所定距離を隔てて対峙するように配置された構造を有する。すなわち、第１実施形態に係るデジタル移相器Ａ１において、互いに隣り合うデジタル移相回路は、対峙関係にある第１の接地導体４ａと第２の接地導体４ｂとの間に隙間Ｐが形成されている。
　続いて、第１実施形態に係るデジタル移相器Ａ１の動作について詳しく説明する。
　この基本デジタル移相回路Ｂは、第１～第４の電子スイッチ７ａ，７ｂ，７ｄの導通状態に応じて動作モードが切替えられる。すなわち、基本デジタル移相回路Ｂの動作モードには、スイッチ制御部８によって第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂのみがＯＮ状態に設定される低遅延モードと、スイッチ制御部８によって第４の電子スイッチ７ｄのみがＯＮ状態に設定される高遅延モードとがある。
　低遅延モードにおいて、スイッチ制御部８は、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂをＯＮ状態に設定し、また第４の電子スイッチ７ｄをＯＦＦ状態に設定する。すなわち、低遅延モードでは、高周波信号が信号線路１の入力端（他端）から出力端（一端）まで伝搬するまで第１の伝搬遅延時間ＴＬによって、高遅延モードにおける第２の位相差θＨよりも小さな第１の位相差θＬが発生する。
　この低遅延モードについてさらに詳しく説明すると、第１の内側線路２ａは、第１の電子スイッチ７ａがＯＮ状態に設定されることにより、他端が第２の接地導体４ｂと接続された状態となる。すなわち、第１の内側線路２ａは、一端が第１の接続導体６ａを介して第１の接地導体４ａに常時接続されており、他端が第１の電子スイッチ７ａを介して第２の接地導体４ｂと接続されることによって、第１の内側線路２ａの一端と他端との間に電流が流れ得る第１の通電経路を形成する。
　一方、第２の内側線路２ｂは、第２の電子スイッチ７ｂがＯＮ状態に設定されることにより、他端が第２の接地導体４ｂと接続された状態となる。すなわち、第２の内側線路２ｂは、一端が第２の接続導体６ｂを介して第１の接地導体４ａに常時接続されており、他端が第２の電子スイッチ７ｂを介して第２の接地導体４ｂと接続されることによって、第２の内側線路２ｂの一端と他端との間に電流が流れ得る第２の通電経路を形成する。
　そして、このような第１の内側線路２ａ及び第２の内側線路２ｂの両端が第１の接地導体４ａと第２の接地導体４ｂとに接続された状態において、信号線路１に入力端から出力端に向かって信号電流が流れると、この信号電流の伝搬に起因して第１の内側線路２ａ及び第２の内側線路２ｂには、一端から他端に向かって信号電流のリターン電流が流れる。
　すなわち、第１の通電経路を形成する第１の内側線路２ａには、信号線路１における信号電流の通電によって信号電流の通電方向とは逆方向の第１のリターン電流が流れる。また、第２の通電経路を形成する第２の内側線路２ｂには、信号線路１における信号電流の通電によって信号電流の通電方向とは逆方向、つまり第１のリターン電流と同方向に第２のリターン電流が流れる。
　ここで、第１の内側線路２ａに流れる第１のリターン電流及び第２の内側線路２ｂに流れる第２のリターン電流は、いずれも信号電流の通電方向に対して逆方向である。したがって、第１のリターン電流及び第２のリターン電流は、信号線路１と第１の内側線路２ａ及び第２の内側線路２ｂとの電磁気的な結合に起因して、信号線路１のインダクタンスＬ１を減少させるように作用する。このインダクタンスＬ１の低減量をΔＬｓとすると、信号線路１の実効的なインダクタンスＬｍは（Ｌ１－ΔＬｓ）となる。
　また、信号線路１は、上述したように寄生容量としての静電容量Ｃ１を有している。低遅延モードでは、第４の電子スイッチ７ｄがＯＦＦ状態に設定されるので、コンデンサ５は、信号線路１と第２の接地導体４ｂとの間に接続されていない状態である。すなわち、コンデンサ５の静電容量Ｃａは、信号線路１を伝搬する高周波信号に影響を与えない。したがって、信号線路１を伝搬する高周波信号には、（Ｌｍ×Ｃ１）１／２に比例した第１の伝搬遅延時間ＴＬが作用する。
　そして、信号線路１の出力端（一端）における高周波信号は、このような第１の伝搬遅延時間ＴＬに起因して信号線路１の入力端（他端）における高周波信号より位相が第１の位相差θＬだけ遅れた信号となる。すなわち、低遅延モードでは、第１のリターン電流及び第２のリターン電流によって信号線路１のインダクタンスＬ１がインダクタンスＬｍに低減されることによって、信号線路１が有する本来の伝搬遅延時間が減少し、この結果として信号線路１が本来有する位相差よりも小さな第１の位相差θＬが実現される。
　ここで、低遅延モードでは、第３の電子スイッチ７ｃがＯＮ状態に設定されることにより、信号線路１の損失を意図的に増加させている。この損失付与は、低遅延モードにおける高周波信号の出力振幅を高遅延モードにおける出力振幅に近付けるためである。
　すなわち、低遅延モードにおける高周波信号の損失は、高遅延モードにおける高周波信号の損失よりも明確に小さい。この損失差は、動作モードを低遅延モードと高遅延モードとに切り替えた場合に基本デジタル移相回路Ｂから出力される高周波信号の振幅差を招来させる。このような事情に対して、基本デジタル移相回路Ｂでは、低遅延モードで第３の電子スイッチ７ｃをＯＮ状態に設定することにより、上記振幅差を解消している。
　一方、高遅延モードにおいて、スイッチ制御部８は、第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃをＯＦＦ状態に設定し、また第４の電子スイッチ７ｄをＯＮ状態に設定する。すなわち、高遅延モードでは、高周波信号が信号線路１の入力端（他端）から出力端（一端）まで伝搬するまで第２の伝搬遅延時間ＴＨによって、低遅延モードにおける第１の位相差θＬよりも大きな第２の位相差θＨが発生する。
　この高遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂがＯＦＦ状態に設定されるので、第１の内側線路２ａには第１の通電経路が形成されず、また第２の内側線路２ｂには第２の通電経路が形成されない。したがって、第１の内側線路２ａに流れる第１のリターン電流は極めて小さくなり、また第２の内側線路２ｂに流れる第２のリターン電流は極めて小さくなる。
　これに対して、第１の外側線路３ａは、一端が第３の接続導体６ｃを介して第１の接地導体４ａに接続され、また他端が第４の接続導体６ｄを介して第２の接地導体４ｂに接続されている。すなわち、第１の外側線路３ａには一端と他端との間に電流が流れ得る第３の通電経路が予め形成されている。したがって、高遅延モードでは、信号線路１における信号電流に起因して、第１の外側線路３ａの一端から他端に向かって第３のリターン電流が流れる。この第３のリターン電流は、信号線路１における信号電流の通電方向に対して逆方向である。したがって、第３のリターン電流は、信号線路１と第１の外側線路３ａとの電磁気的な結合に起因して信号線路１のインダクタンスＬ１を減少させ得る。
　また、第２の外側線路３ｂは、一端が第５の接続導体６ｅを介して第１の接地導体４ａに接続され、また他端が第６の接続導体６ｆを介して第２の接地導体４ｂに接続されている。すなわち、第２の外側線路３ｂには一端と他端との間に電流が流れ得る第４の通電経路が予め形成されている。したがって、高遅延モードでは、信号線路１における信号電流に起因して、第２の外側線路３ｂの一端から他端に向かって第４のリターン電流が流れる。この第４のリターン電流は、信号線路１における信号電流の通電方向に対して逆方向である。したがって、第４のリターン電流は、信号線路１と第２の外側線路３ｂとの電磁気的な結合に起因して信号線路１のインダクタンスＬ１を減少させ得る。
　ここで、信号線路１と第１の外側線路３ａ及び第２の外側線路３ｂとの距離は、信号線路１と第１の内側線路２ａ及び第２の内側線路２ｂとの距離よりも大きい。したがって、第３のリターン電流及び第４のリターン電流は、第１のリターン電流及び第２のリターン電流よりもインダクタンスＬ１を減少させる作用が小さい。第３のリターン電流及び第４のリターン電流に起因するインダクタンスＬ１の低減量をΔＬｈとすると、信号線路１の実効的なインダクタンスＬｐは（Ｌ１－ΔＬｈ）となる。
　一方、信号線路１は寄生容量としての静電容量Ｃ１を有している。また、高遅延モードでは、第４の電子スイッチ７ｄがＯＮ状態に設定されるので、信号線路１と第２の接地導体４ｂとの間にはコンデンサ５が接続されている。すなわち、信号線路１は、コンデンサ５の静電容量Ｃａと静電容量Ｃ１（寄生容量）とを合算した静電容量Ｃｂを有する。したがって、信号線路１を伝搬する高周波信号には、（Ｌｐ×Ｃｂ）１／２に比例した第２の伝搬遅延時間ＴＨが作用する。
　そして、信号線路１の出力端における高周波信号は、このような第２の伝搬遅延時間ＴＨに起因して信号線路１の入力端における高周波信号より位相が第２の位相差θＨだけ遅れた信号となる。すなわち、高遅延モードでは、第３のリターン電流及び第４のリターン電流によって信号線路１のインダクタンスＬ１がインダクタンスＬｎに弱く低減されることによって、また第４の電子スイッチ７ｄがＯＮ状態に設定されることによって、低遅延モードの第１の位相差θＬよりも大きな第２の位相差θＨが実現される。
　なお、高遅延モードでは、第３の電子スイッチ７ｃがＯＦＦ状態に設定される。すなわち、高遅延モードでは、信号線路１の損失を意図的に増加させる処置は施されない。この結果、高遅延モードにおける高周波信号の出力振幅は、低遅延モードにおける出力振幅に近づく。
　このような第１実施形態に係るデジタル移相器Ａ１では、直線状に縦続接続されることによって互いに隣り合うデジタル移相回路において、互いに隣り合う外側線路３ａと外側線路３ａとが隙間Ｐを持って対峙し、互いに隣り合う第２の外側線路３ｂと第２の外側線路３ｂとが隙間Ｐを持って対峙する。また、このデジタル移相回路Ｂ１では、互いに隣り合う第１の接地導体４ａと第２の接地導体４ｂとが隙間Ｐを持って配置されている。
　すなわち、このデジタル移相回路Ｂ１では、互いに隣り合う２つの第１の外側線路３ａ，３ａ及び互いに隣り合う２つの第２の外側線路３ｂ，３ｂは、直接接触することなく隙間Ｓを持って配置されている。また、互いに隣り合う第１の接地導体４ａと第２の接地導体４ｂとは、直接接触することなく隙間Ｓを持って配置されている。
　例えば、図１に示す第１のデジタル移相回路Ｂ１、第２のデジタル移相回路Ｂ２及び第３のデジタル移相回路Ｂ３に着目すると、第１のデジタル移相回路Ｂ１における第１の外側線路３ａと第２のデジタル移相回路Ｂ２における第１の外側線路３ａとは互いに隣り合う関係にある。また、第１のデジタル移相回路Ｂ１における第２の外側線路３ｂと第２のデジタル移相回路Ｂ２における第２の外側線路３ｂとは互いに隣り合う関係にある。
　さらに、第１のデジタル移相回路Ｂ１の第１の接地導体４ａと第２のデジタル移相回路Ｂ２の第２の接地導体４ｂとは互いに隣り合う関係にある。これら第１のデジタル移相回路Ｂ１及び第２のデジタル移相回路Ｂ２について、２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂは、接触することなく隙間Ｓを持って配置されている。
　また、第２のデジタル移相回路Ｂ２における第１の外側線路３ａと第３のデジタル移相回路Ｂ３における第１の外側線路３ａとは、互いに隣り合う関係にある。また、第２のデジタル移相回路Ｂ２における第２の外側線路３ｂと第３のデジタル移相回路Ｂ３における第２の外側線路３ｂとは、互いに隣り合う関係にある。
　さらに、第２のデジタル移相回路Ｂ２の第１の接地導体４ａと第３のデジタル移相回路Ｂ３の第２の接地導体４ｂとは、互いに隣り合う関係にある。これら第２のデジタル移相回路Ｂ２及び第３のデジタル移相回路Ｂ３についても、２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂは、接触することなく隙間Ｓを持って配置されている。
　このようなデジタル移相器Ａ１では、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが直接接触していないので、高遅延時の１ユニットあたりの正味のリターンパス合計(４ｂ，３ｂ，４ｂの合計)を長くすることができ、インダクタンス値を高くすることができる。直接接触していれば高遅延時の隣りあう第２の接地導体４ｂに流れる逆方向のリターン電流が互いに打ち消され、第２の接地導体４ｂの正味のリターンパス長は０（ゼロ）となる。
　したがって、第１実施形態によれば、高遅延モード時のインダクタンス値を従来よりも増大させることが可能なデジタル移相器Ａ１の提供が可能である。したがって、第１実施形態によれば、高遅延モード時の移相量と低遅延モード時の移相量との差異を従来よりも増大させることが可能である。
　ここで、図３の実線は、第１実施形態に係るデジタル移相器Ａ１の移相特性を示すグラフである。この図３に示すように、第１実施形態に係るデジタル移相器Ａ１によれば、周波数が高くなる程に大きな移相量を確保することが可能である。また、第１実施形態に係るデジタル移相器Ａ１によれば、高遅延モード時の移相量と低遅延モード時の移相量との差異を十分に確保することが可能である。
　なお、図３の点線は、比較例として示すものであり、導電層を変えた場合の移相特性である。すなわち、この点線は、第１の接地導体４ａを第２の接地導体４ｂとは違う層に形成した場合の移相特性であり、高遅延モード時の移相量を実線よりもさらに大きくすることができる。
　〔第２実施形態〕
　次に、本発明の第２実施形態について図４を参照して説明する。第２実施形態に係るデジタル移相器Ａ２は、図４に示すように、互いに隣り合うデジタル移相回路において、信号線路１に対する第１の外側線路３ａ及び第２の外側線路３ｂの距離が異なる。換言すると、互いに隣り合うデジタル移相回路において、信号線路１から第１の外側線路３ａ及び第２の外側線路３ｂまでの距離が異なる。すなわち、互いに隣り合うデジタル移相回路において、信号線路１から一対の外側線路（第１の外側線路３ａ及び第２の外側線路３ｂ）までの距離が異なる。
　第１実施形態に係るデジタル移相器Ａ１は、図１に示すように互いに隣り合うデジタル移相回路において、信号線路１から第１の外側線路３ａ及び第２の外側線路３ｂまでの距離が同一である。これに対して、第２実施形態に係るデジタル移相器Ａ２では、信号線路１から第１の外側線路３ａ及び第２の外側線路３ｂまでの距離が基本デジタル移相回路Ｂとは異なる第１変形デジタル移相回路ａＢを採用し、基本デジタル移相回路Ｂ及び第１変形デジタル移相回路ａＢを交互に配置している。
　すなわち、第２実施形態に係るデジタル移相器Ａ２は、図４に示すように、基本デジタル移相回路Ｂを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ２は、信号線路１に対する第１の外側線路３ａ及び第２の外側線路３ｂの位置が基本デジタル移相回路Ｂとは異なる第１変形デジタル移相回路ａＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　より具体的には、第１変形デジタル移相回路ａＢは、図４に示すように、第１の外側線路３ａ及び第２の外側線路３ｂの位置が基本デジタル移相回路Ｂの第１の外側線路３ａ及び第２の外側線路３ｂよりも信号線路１に近い。すなわち、第１変形デジタル移相回路ａＢは、第１の接地導体４ａ及び第２の接地導体４ｂの長さが基本デジタル移相回路Ｂの第１の接地導体４ａ及び第２の接地導体４ｂよりも短い。
　このようなデジタル移相器Ａ２では、互いに隣り合う第１の外側線路３ａと第１の外側線路３ａとの距離、及び、互いに隣り合う第２の外側線路３ｂと第２の外側線路３ｂとの距離が第１実施形態に係るデジタル移相器Ａ１よりも長い。
　このようなデジタル移相器Ａ２では、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが直接接触せず、しかも、第１実施形態に係るデジタル移相器Ａ１よりもさらに離間しているので、高遅延モード時のインダクタンス値をさらに高くすることができる。
　したがって、第２実施形態によれば、高遅延モード時のインダクタンス値をさらに増大させることが可能なデジタル移相器Ａ２の提供が可能である。したがって、第２実施形態によれば、高遅延モード時の移相量と低遅延モード時の移相量との差異をさらに増大させることが可能である。
　〔第３実施形態〕
　次に、本発明の第３実施形態について図５を参照して説明する。第３実施形態に係るデジタル移相器Ａ３は、図５に示すように、互いに隣り合うデジタル移相回路において、第１の外側線路３ａ及び第２の外側線路３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが異なる導電層に形成される。
　第１実施形態で説明したように、基本デジタル移相回路Ｂは、実際には絶縁層１０を挟んで複数の導電層が積層された積層構造物として形成される。例えば、基本デジタル移相回路Ｂは、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂが第１の導電層１１に形成され、第１の接地導体４ａ及び第２の接地導体４ｂが絶縁層１０を挟んで第１の導電層１１と対向する第２の導電層１２に形成される。
　これに対して、第３実施形態に係るデジタル移相器Ａ３では、基本デジタル移相回路Ｂに加えて、基本デジタル移相回路Ｂの導電層とは異なる導電層を備える第２変形デジタル移相回路ｂＢを採用し、また基本デジタル移相回路Ｂ及び第２変形デジタル移相回路ｂＢを交互に配置している。
　すなわち、第３実施形態に係るデジタル移相器Ａ３は、図５に示すように、基本デジタル移相回路Ｂを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ３は、基本デジタル移相回路Ｂの導電層とは異なる導電層を備える第２変形デジタル移相回路ｂＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　第２変形デジタル移相回路ｂＢでは、より具体的には、第１の外側線路３ａ及び第２の外側線路３ｂが形成される導電層が、基本デジタル移相回路Ｂの第１の外側線路３ａ及び第２の外側線路３ｂが形成される導電層とは異なる。また、第２変形デジタル移相回路ｂＢでは、第１の接地導体４ａ及び第２の接地導体４ｂが形成される導電層が、基本デジタル移相回路Ｂの第１の接地導体４ａ及び第２の接地導体４ｂが形成される導電層とは異なる。
　このような第３実施形態に係るデジタル移相器Ａ３では、互いに隣り合うデジタル移相回路において、隣り合う第１の接地導体４ａと第２の接地導体４ｂとが異なる導電層に形成される。
　加えて、第３実施形態に係るデジタル移相器Ａ３では、互いに隣り合うデジタル移相回路において、隣り合う一対の外側線路（第１の外側線路３ａ及び第２の外側線路３ｂ）も異なる導電層に形成される。
　このようなデジタル移相器Ａ３では、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが直接接触せず、しかも、第１実施形態に係るデジタル移相器Ａ１よりもさらに離間しているので、高遅延モード時のインダクタンス値をさらに高くすることができる。
　したがって、第３実施形態によれば、高遅延モード時のインダクタンス値を第１実施形態に係るデジタル移相器Ａ１よりも増大させることが可能である。そして、この結果として、高遅延モード時の移相量と低遅延モード時の移相量との差異をデジタル移相器Ａ１よりも増大させることが可能である。
　〔第４実施形態〕
　次に、本発明の第４実施形態について図６を参照して説明する。第４実施形態に係るデジタル移相器Ａ４は、図６に示すように、第２実施形態に係るデジタル移相器Ａ２の構造上の特徴と第３実施形態に係るデジタル移相器Ａ３の構造上の特徴とを併せ持つ。
　このデジタル移相器Ａ４は、基本デジタル移相回路Ｂに加えて、信号線路１から第１の外側線路３ａ及び第２の外側線路３ｂまでの距離が異なり、かつ、第１の外側線路３ａ及び第２の外側線路３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが、基本デジタル移相回路Ｂの第１の外側線路３ａ及び第２の外側線路３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが設けられる導電層とは異なる導電層に形成された第３変形デジタル移相回路ｃＢを採用する。また、このデジタル移相器Ａ４では、基本デジタル移相回路Ｂ及び第３変形デジタル移相回路ｃＢを交互に配置している。
　すなわち、第４実施形態に係るデジタル移相器Ａ４は、図６に示すように、基本デジタル移相回路Ｂを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ４は、第３変形デジタル移相回路ｃＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　このようなデジタル移相器Ａ４では、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂ並びに第１の接地導体４ａ及び第２の接地導体４ｂが直接接触せず、しかも、第２実施形態に係るデジタル移相器Ａ２及び第３実施形態に係るデジタル移相器Ａ３よりもさらに離間しているので、高遅延モード時のインダクタンス値をさらに高くすることができる。
　したがって、第４実施形態によれば、高遅延モード時のインダクタンス値をさらに増大させることが可能なデジタル移相器Ａ４の提供が可能である。したがって、第４実施形態によれば、高遅延モード時の移相量と低遅延モード時の移相量との差異をさらに増大させることが可能である。
　〔第５実施形態〕
　次に、本発明の第５実施形態について図７を参照して説明する。第５実施形態に係るデジタル移相器Ａ５では、図７に示すように、互いに隣り合うデジタル移相回路は、第１の外側線路３ａ及び第２の外側線路３ｂ（一対の外側線路）が信号線路１に対して位置関係が逆となるように第１の外側線路３ａ及び第２の外側線路３ｂ（一対の外側線路）の一方を削除している。また、このデジタル移相器Ａ５は、上記第１の外側線路３ａ及び第２の外側線路３ｂの一方の削除に伴って、第１の接地導体４ａ及び第２の接地導体４ｂの長さが短く設定されている。
　このデジタル移相器Ａ５では、図７に示すように、第４変形デジタル移相回路ｄＢと第５変形デジタル移相回路ｅＢとを採用し、第４変形デジタル移相回路ｄＢと第５変形デジタル移相回路ｅＢとを交互に配置している。すなわち、デジタル移相器Ａ５は、第４変形デジタル移相回路ｄＢを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ3，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ５は、第５変形デジタル移相回路ｅＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　第４変形デジタル移相回路ｄＢは、基本デジタル移相回路Ｂにおける第１の外側線路３ａ及び第２の外側線路３ｂのうち、第１の外側線路３ａを削除している。また、この第４変形デジタル移相回路ｄＢは、第１の外側線路３ａの削除に伴って、基本デジタル移相回路Ｂにおける第１の接地導体４ａ及び第２の接地導体４ｂよりも短い第１の接地導体４ａ’及び第２の接地導体４ｂ’を備える。これら第１の接地導体４ａ’及び第２の接地導体４ｂ’は、図示するように第２の外側線路３ｂの外側縁部と第１の内側線路２ａの外側縁部とに亘って延在する。
　第５変形デジタル移相回路ｅＢは、基本デジタル移相回路Ｂにおける第１の外側線路３ａ及び第２の外側線路３ｂのうち、第２の外側線路３ｂを削除している。また、この第５変形デジタル移相回路ｅＢは、第２の外側線路３ｂの削除に伴って、基本デジタル移相回路Ｂにおける第１の接地導体４ａ及び第２の接地導体４ｂよりも短い第１の接地導体４ａ”及び第２の接地導体４ｂ”を備える。これら第１の接地導体４ａ”及び第２の接地導体４ｂ”は、図示するように第１の外側線路３ａの外側縁部と第２の内側線路２ｂの外側縁部とに亘って延在する。
　このようなデジタル移相器Ａ５では、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂは存在しない。また、互いに隣り合う第１の接地導体４ａ及び第２の接地導体４ｂは、第１の内側線路２ａと第２の内側線路２ｂとの間にしか存在しない。したがって、高遅延モード時のインダクタンス値を高くすることができる。
　したがって、第５実施形態によれば、高遅延モード時のインダクタンス値を第２実施形態に係るデジタル移相器Ａ２よりも増大させることが可能である。そして、この結果として、第５実施形態によれば、高遅延モード時の移相量と低遅延モード時の移相量との差異をデジタル移相器Ａ１よりも増大させることが可能である。
　〔第６実施形態〕
　次に、本発明の第６実施形態について図８を参照して説明する。第６実施形態に係るデジタル移相器Ａ６は、図８に示すように、互いに隣り合うデジタル移相回路の一方が信号線路１に対する距離が異なる複数の個別線路３ｃ,３ｄ,３ｅ,３ｆ、３ｇ,３ｈを連接した第１の外側線路３ａ’及び第２の外側線路３ｂ’を備える。
　すなわち、このデジタル移相器Ａ６は、基本デジタル移相回路Ａに加えて、信号線路１に対する距離が異なる複数の個別線路３ｃ,３ｄ,３ｅ,３ｆ、３ｇ,３ｈが連接された第１の外側線路３ａ’及び第２の外側線路３ｂ’を備える第６変形デジタル移相回路ｆＢを採用する。また、このデジタル移相器Ａ６では、基本デジタル移相回路Ｂ及び第６変形デジタル移相回路ｆＢを交互に配置している。
　第６実施形態に係るデジタル移相器Ａ６は、図８に示すように、基本デジタル移相回路Ｂを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ６は、第６変形デジタル移相回路ｆＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　第６変形デジタル移相回路ｆＢにおいて、第１の外側線路３ａ’は、３つの個別線路３ｃ,３ｄ,３ｅを２つの接続線路９ａ，９ｂを用いて連接している。３つの個別線路３ｃ,３ｄ,３ｅは、信号線路１と同一方向に延在する直線状の帯状導体である。
　３つの個別線路３ｃ,３ｄ,３ｅのうち、一対の個別線路３ｃ，３ｅは、図示するように信号線路１に対して同一距離に配置されている。また、一対の個別線路３ｃ，３ｅのうち、一方の個別線路３ｃは、一端が第１の接地導体４ａに接続され、他端が一方の接続線路９ａの一端に接続されている。また、他方の個別線路３ｅは、他端が第２の接地導体４ｂに接続され、一端が他方の接続線路９ｂの一端に接続されている。
　残りの個別線路３ｄは、一対の個別線路３ｃ，３ｅよりも信号線路１から遠い位置に配置されており、一端が一方の接続線路９ａの他端に接続され、他端が他方の接続線路９ｂの他端に接続されている。２つの接続線路９ａ，９ｂは、第１の接地導体４ａ及び第２の接地導体４ｂと同一方向に延在する直線状の帯状導体である。
　すなわち、第１の外側線路３ａ’では、３つの個別線路３ｃ,３ｄ,３ｅ及び２つの接続線路９ａ，９ｂが個別線路３ｃ→接続線路９ａ→個別線路３ｄ→接続線路９ｂ→個別線路３ｅの順に連接されている。
　一方、第２の外側線路３ｂ’では、３つの個別線路３ｆ,３ｇ,３ｈを２つの接続線路９ｃ，９ｄを用いて連接している。３つの個別線路３ｆ,３ｇ,３ｈは、信号線路１と同一方向に延在する直線状の帯状導体である。
　３つの個別線路３ｆ,３ｇ,３ｈのうち、一対の個別線路３ｆ，３ｈは、図示するように信号線路１に対して同一距離に配置されている。また、一対の個別線路３ｆ，３ｈのうち、一方の個別線路３ｆは、一端が第１の接地導体４ａに接続され、他端が一方の接続線路９ｃの他端に接続されている。また、他方の個別線路３ｈは、他端が第２の接地導体４ｂに接続され、一端が他方の接続線路９ｄの他端に接続されている。
　残りの個別線路３ｇは、一対の個別線路３ｆ，３ｈよりも信号線路１から遠い位置に配置されており、一端が一方の接続線路９ｃの一端に接続され、他端が他方の接続線路９ｄの一端に接続されている。２つの接続線路９ｃ，９ｄは、第１の接地導体４ａ及び第２の接地導体４ｂと同一方向に延在する直線状の帯状導体である。
　すなわち、第２の外側線路３ｂ’は、３つの個別線路３ｆ,３ｇ,３ｈ及び２つの接続線路９ｃ，９ｄが個別線路３ｆ→接続線路９ｃ→個別線路３ｇ→接続線路９ｄ→個別線路３ｈの順に連接されている。
　このようなデジタル移相器Ａ６では、互いに隣り合う２つの第１の外側線路３ａ，３ａ、２つの第２の外側線路３ｂ，３ｂの距離は、第１実施形態のデジタル移相器Ａ１より長い。また、互いに隣り合う第１の接地導体４ａ及び第２の接地導体４ｂにおいても、第６変形デジタル移相回路ｆＢの第１の接地導体４ａ及び第２の接地導体４ｂが、基本デジタル移相回路Ｂの第１の接地導体４ａ及び第２の接地導体４ｂより短いので、第１実施形態のデジタル移相器Ａ１よりも隣接部分が少ない。したがって、高遅延モード時のインダクタンス値を高くすることができる。
　したがって、第６実施形態によれば、高遅延モード時のインダクタンス値を増大させることが可能なデジタル移相器Ａ６の提供が可能である。したがって、第６実施形態によれば、高遅延モード時の移相量と低遅延モード時の移相量との差異をさらに増大させることが可能である。
　〔第７実施形態〕
　次に、本発明の第７実施形態について図９を参照して説明する。第７実施形態に係るデジタル移相器Ａ７は、第３実施形態の変形例と言える。
　上述したように第３実施形態に係るデジタル移相器Ａ３は、互いに隣り合うデジタル移相回路において、第１の接地導体４ａ及び第２の接地導体４ｂが形成される導電層に加えて第１の外側線路３ａ及び第２の外側線路３ｂが形成される導電層が異なる。これに対して、第７実施形態に係るデジタル移相器Ａ７では、互いに隣り合うデジタル移相回路において、第１の接地導体４ａ及び第２の接地導体４ｂのみを異なる導電層に形成している。
　このデジタル移相器Ａ７では、図９に示すように、基本デジタル移相回路Ｂと第７変形デジタル移相回路ｇＢとを採用し、基本デジタル移相回路Ｂ及び第７変形デジタル移相回路ｇＢを交互に配置している。すなわち、デジタル移相器Ａ７は、基本デジタル移相回路Ｂを第１のデジタル移相回路Ｂ１，第３のデジタル移相回路Ｂ３，（中略）、第ｎのデジタル移相回路Ｂｎに採用する。また、このデジタル移相器Ａ７は、第７変形デジタル移相回路ｇＢを第２のデジタル移相回路Ｂ２，（中略）、第ｎ－１のデジタル移相回路Ｂｎ－１に採用する。
　第７変形デジタル移相回路ｇＢにおいては、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂが第１の導電層１１に形成される。また、この第７変形デジタル移相回路ｇＢにおいては、第１の接地導体４ａ及び第２の接地導体４ｂが、基本デジタル移相回路Ｂの第１の接地導体４ａ及び第２の接地導体４ｂが絶縁層１０を挟んで第１の導電層１１と対向する第２の導電層１２に形成されている場合は、導電層１２とは異なる導電層に形成される。
　このような第７実施形態に係るデジタル移相器Ａ７によれば、互いに隣り合う第１の接地導体４ａ及び第２の接地導体４ｂが異なる導電層に形成されているので、第３実施形態に係るデジタル移相器Ａ３と略同様に、高遅延モード時のインダクタンス値をさらに高くすることができる。
　したがって、第７実施形態によれば、高遅延モード時の移相量と低遅延モード時の移相量との差異を第１実施形態のデジタル移相器Ａ１よりも増大させることが可能である。
　Ａ１～Ａ７…デジタル移相器、Ｂ，Ｂ１～Ｂｎ…基本デジタル移相回路、ａＢ，ａＢ１～ａＢｎ－１…第１変形デジタル移相回路、ｂＢ，ｂＢ１～ｂＢｎ－１…第２変形デジタル移相回路、ｃＢ，ｃＢ２～ｃＢｎ－１…第３変形デジタル移相回路、ｄＢ，ｄＢ２～ｄＢｎ－１…第４変形デジタル移相回路、ｅＢ，ｅＢ２～ｅＢｎ－１…第５変形デジタル移相回路、ｆＢ，ｆＢ２～ｆＢｎ－１…第６変形デジタル移相回路、ｇＢ，ｇＢ２～ｇＢｎ－１…第７変形デジタル移相回路、１…信号線路、２ａ…第１の内側線路、２ｂ…第２の内側線路、３ａ…第１の外側線路、３ｂ…第２の外側線路、４ａ…第１の接地導体、４ｂ…第２の接地導体、５…コンデンサ、６ａ…第１の接続導体、６ｂ…第２の接続導体、６ｃ…第３の接続導体、６ｄ…第４の接続導体、６ｅ…第５の接続導体、６ｆ…第６の接続導体、６ｇ…第７の接続導体、７ａ…第１の電子スイッチ、７ｂ…第２の電子スイッチ、７ｃ…第３の電子スイッチ、７ｄ…第４の電子スイッチ（コンデンサ用電子スイッチ）、８…スイッチ制御部

Claims (8)

  1. 　信号線路、当該信号線路の両側に設けられた一対の内側線路、当該一対の内側線路の外側に各々設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備えたデジタル移相回路が複数縦続接続されて構成されるデジタル移相器であって、
    　互いに隣り合う前記デジタル移相回路において、隣り合う前記一対の外側線路は離間し、かつ、隣り合う前記第１の接地導体と前記第２の接地導体とが離間している、
    　デジタル移相器。
  2. 　互いに隣り合う前記デジタル移相回路において、隣り合う前記第１の接地導体と前記第２の接地導体とが異なる導電層に形成される、
    　請求項１に記載のデジタル移相器。
  3. 　互いに隣り合う前記デジタル移相回路において、隣り合う前記一対の外側線路も異なる導電層に形成される、
    　請求項２に記載のデジタル移相器。
  4. 　互いに隣り合う前記デジタル移相回路において、前記信号線路から前記一対の外側線路までの距離が異なる、
    　請求項１～３のいずれか一項に記載のデジタル移相器。
  5. 　互いに隣り合う前記デジタル移相回路において、前記一対の外側線路が前記信号線路に対して位置関係が逆となるように、前記一対の外側線路の一方が削除されている、
    　請求項１～３のいずれか一項に記載のデジタル移相器。
  6. 　互いに隣り合う前記デジタル移相回路の一方は、前記信号線路に対する距離が異なる複数の個別線路を連接した前記一対の外側線路を備える、
    　請求項１～３のいずれか一項に記載のデジタル移相器。
  7. 　前記デジタル移相回路は、上部電極が前記信号線路に接続され、下部電極が前記第１の接地導体及び前記第２の接地導体の少なくとも一方に接続されるコンデンサを備える、
    　請求項１～６のいずれか一項に記載のデジタル移相器。
  8. 　前記デジタル移相回路は、前記コンデンサの下部電極と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間にコンデンサ用電子スイッチをさらに備える、
    　請求項７に記載のデジタル移相器。
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