WO2023181449A1 - デジタル移相回路及びデジタル移相器 - Google Patents

デジタル移相回路及びデジタル移相器 Download PDF

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WO2023181449A1
WO2023181449A1 PCT/JP2022/031153 JP2022031153W WO2023181449A1 WO 2023181449 A1 WO2023181449 A1 WO 2023181449A1 JP 2022031153 W JP2022031153 W JP 2022031153W WO 2023181449 A1 WO2023181449 A1 WO 2023181449A1
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line
ground conductor
digital phase
inner line
electronic switch
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PCT/JP2022/031153
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English (en)
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Inventor
雄介 上道
Original Assignee
株式会社フジクラ
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/184—Strip line phase-shifters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q3/00—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system
    • H01Q3/26—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture
    • H01Q3/30—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array
    • H01Q3/34—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means
    • H01Q3/36—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means with variable phase-shifters
    • H01Q3/38—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means with variable phase-shifters the phase-shifters being digital

Definitions

  • the present invention relates to a digital phase shift circuit and a digital phase shifter.
  • This application claims priority based on Japanese Patent Application No. 2022-046122 filed in Japan on March 22, 2022, the contents of which are incorporated herein.
  • non-patent document 1 discloses a digitally controlled phase shift circuit (digital phase shift circuit) that targets microwaves, quasi-millimeter waves, or millimeter waves.
  • this digital phase shift circuit has a linear signal line and a pair of linear inner ground lines parallel to the signal line on both sides of the signal line. lines), in the pair of inner ground lines, on the opposite side of the signal line, that is, on the side far from the signal line, a pair of linear outer lines that are parallel to the pair of inner ground lines, a pair of inner ground lines, and a pair of outer lines.
  • a pair of NMOS switches and the like are each provided between the second ground bar and the second ground bar.
  • Such a digital phase shift circuit switches the return current flowing to a pair of inner ground lines or a pair of outer ground lines due to the transmission of a signal wave in a signal line according to the opening/closing of a pair of NMOS switches. , switches the operating mode between low delay mode and high delay mode. That is, the digital phase shift circuit operates in a low delay mode when a return current flows through a pair of inner ground lines, and operates in a high delay mode when a return current flows through a pair of outer ground lines.
  • the digital phase shift circuit described above is applied to, for example, a base station using a phased array antenna, etc., and in reality, a large number of them are connected in cascade and mounted on a semiconductor substrate. That is, the digital phase shift circuit is a unit in the configuration of an actual phase shifter, and several dozen digital phase shift circuits are connected in cascade to achieve a desired function.
  • the above-mentioned mobile communication terminal requires a mounting area equal to the number of digital phase shift circuits (units), so it is desirable to reduce the mounting area by minimizing the mounting area of the digital phase shift circuits (units).
  • miniaturization is an important technical issue in order to improve the practicality of digital phase shift circuits.
  • the present invention was made in view of the above-mentioned circumstances, and aims to provide a digital phase shift circuit and a digital phase shifter that can be made smaller than conventional ones.
  • a digital phase shift circuit includes a signal line extending in a predetermined direction, and a first inner side arranged at a distance on one side of the signal line. a second inner line spaced apart from the signal line on the other side of the signal line; an outer line provided at a far position; a first ground conductor provided at one end of each of the first inner line, the second inner line, and the outer line; and a first ground conductor provided at the other end of the outer line.
  • a second ground conductor a first connection conductor that connects one end of the first inner line and the first ground conductor, and one end of the second inner line and the first ground conductor; a second connecting conductor for connecting, a third connecting conductor for connecting one end of the outer line and the first grounding conductor, and a third connecting conductor for connecting the other end of the outer line and the second grounding conductor.
  • a first electronic switch that connects the other end of the first inner line and the second ground conductor in a freely openable/closable manner; and a second electronic switch that connects to the ground conductor in an openable and closable manner.
  • a digital phase shift circuit according to a second aspect of the present invention is a digital phase shift circuit according to the first aspect, in which the first ground conductor and the second ground conductor are connected to the first inner line and the second ground conductor. It is formed in multiple layers on the outside of the second inner line.
  • a digital phase shift circuit according to a third aspect of the present invention is a digital phase shift circuit according to the first aspect, wherein the outer line has a width that is equal to the width of the first inner line and the width of the second inner line. It is wider than the width of , and is formed in multiple layers.
  • a digital phase shift circuit according to a fourth aspect of the present invention is a digital phase shift circuit according to the first aspect, wherein the first ground conductor and the second ground conductor are connected to the first inner line and the second ground conductor.
  • the outer line is formed in multiple layers on the outside of the second inner line, and the outer line has a width wider than the width of the first inner line and the width of the second inner line, and is formed in multiple layers.
  • a digital phase shift circuit is a digital phase shift circuit according to any one of the first to fourth aspects, in which the first inner line, the second inner line, and the outer The line is formed in a first conductive layer, and the first ground conductor and the second ground conductor are formed in a second conductive layer facing the first conductive layer with an insulating layer in between. .
  • a digital phase shift circuit is a digital phase shift circuit according to any one of the first to fifth aspects, wherein the first electronic switch and the second electronic switch have a low In the delay mode, they are simultaneously set to the closed state, and in the high delay mode, they are simultaneously set to the open state.
  • a digital phase shift circuit according to a seventh aspect of the present invention is a digital phase shift circuit according to any one of the first to sixth aspects, wherein the first electronic switch and the second electronic switch are arranged in an electric field.
  • the field effect transistor is an effect transistor, and the size of the field effect transistor is greater than or equal to the sum of the widths of the first ground conductor and the second ground conductor.
  • a digital phase shift circuit according to an eighth aspect of the present invention is a digital phase shift circuit according to any one of the first to seventh aspects, wherein the upper electrode is connected to the signal line, and the lower electrode is connected to the first
  • the device further includes a capacitor connected to at least one of the ground conductor and the second ground conductor.
  • a digital phase shift circuit is a digital phase shift circuit according to the eighth aspect, wherein a lower electrode of the capacitor and at least one of the first ground conductor and the second ground conductor are provided. Further, an electronic switch for the capacitor is provided between the capacitor and the capacitor.
  • a digital phase shift circuit according to a tenth aspect of the present invention is a digital phase shift circuit according to the ninth aspect, wherein the capacitor electronic switch is set to an open state in a low delay mode and closed in a high delay mode. set to state.
  • a digital phase shifter is configured by cascading a plurality of digital phase shift circuits according to any one of the first to tenth aspects.
  • FIG. 1 is a conceptual diagram showing a functional configuration of a digital phase shift circuit A according to an embodiment of the present invention.
  • 1 is a front view showing an implementation form of a digital phase shift circuit A according to an embodiment of the present invention.
  • FIG. 2 is a conceptual diagram showing a low delay mode of a digital phase shift circuit A according to an embodiment of the present invention.
  • FIG. 2 is a conceptual diagram showing a high delay mode of a digital phase shift circuit A according to an embodiment of the present invention.
  • FIG. 2 is a conceptual diagram showing the functional configuration of a digital phase shifter B according to an embodiment of the present invention.
  • the digital phase shift circuit A includes a signal line 1, a first inner line 2a, a second inner line 2b, an outer line 3, a first ground conductor 4a, a second Ground conductor 4b, capacitor 5, first connection conductor 6a, second connection conductor 6b, third connection conductor 6c, fourth connection conductor 6d, fifth connection conductor 6e, first electronic switch 7a,
  • the device includes two electronic switches 7b, a third electronic switch 7c, a fourth electronic switch 7d, and a switch control section 8.
  • the signal line 1 is a linear strip-shaped conductor extending in a predetermined direction. That is, the signal line 1 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length. In such a signal line 1, a signal current flows from the front side to the back side, that is, from the other end (input end) on the front side to one end (output end) on the back side.
  • This signal current is a high frequency signal having a microwave, sub-millimeter wave or millimeter wave wavelength range.
  • Such a signal line 1 electrically has an inductance L1 as a distributed circuit constant.
  • This inductance L1 is a parasitic inductance whose size depends on the shape of the signal line 1, such as the length of the signal line 1.
  • this signal line 1 also has an electrical capacitance C1 as a distributed circuit constant.
  • This capacitance C1 is between the signal line 1 and the first inner line 2a or the second inner line 2b, between the signal line 1 and the outer line 3, or between the silicon substrate on which the digital phase shift circuit A is installed. It is a parasitic capacitance.
  • the first inner line 2a is a linear strip-shaped conductor that is spaced apart on one side (the right side in FIG. 1) of such a signal line 1.
  • the first inner line 2a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length. Further, the first inner line 2a is provided parallel to the signal line 1 at a predetermined distance. That is, the first inner line 2a extends in the same direction as the signal line 1.
  • the second inner line 2b is a linear strip-shaped conductor that is spaced apart from the signal line 1 on the other side (the left side in FIG. 1). Like the first inner line 2a, the second inner line 2b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length. Further, the second inner line 2b is provided parallel to the signal line 1 at a distance similar to that of the first inner line 2a. That is, the second inner line 2b extends in the same direction as the extending direction of the signal line 1, like the first inner line 2a.
  • the outer line 3 is a linear strip-shaped conductor provided on one side of the signal line 1 described above at a position farther from the signal line 1 than the first inner line 2a.
  • This outer line 3 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length. Further, the outer line 3 is provided parallel to the signal line 1 at a predetermined distance with the first inner line 2a sandwiched therebetween. The outer line 3 extends in the same direction as the signal line 1, like the first inner line 2a and the second inner line 2b.
  • the outer line 3 may be provided not on one side of the signal line 1 but on the other side of the signal line 1, that is, at a position farther from the signal line 1 than the second inner line 2b. That is, this outer line 3 is provided at a position farther from the signal line 1 on one side or the other side of the signal line 1 than the first inner line 2a or the second inner line 2b.
  • the first ground conductor 4a is a linear strip-shaped conductor provided at one end of each of the first inner line 2a, second inner line 2b, and outer line 3.
  • the first ground conductor 4a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is electrically grounded.
  • the first ground conductor 4a is provided so as to be orthogonal to the first inner line 2a, second inner line 2b, and outer line 3 that extend in the same direction. Further, such a first grounding conductor 4a is connected to the first inner line 2a so as to extend in the left-right direction at one end side of each of the first inner line 2a, the second inner line 2b, and the outer line 3. , are provided below and separated from the second inner line 2b and the outer line 3 by a predetermined distance.
  • first ground conductor 4a is provided so that one end in the left-right direction (the right end in FIG. 1) is approximately at the same position as the right edge of the outer track 3. Further, the first ground conductor 4a is provided so that the other end in the left-right direction (the left end in FIG. 1) is located approximately at the same position as the left edge of the second inner line 2b.
  • the second ground conductor 4b is a linear strip-shaped conductor provided at the other ends of the first inner line 2a, the second inner line 2b, and the outer line 3.
  • the second ground conductor 4b is a long plate-shaped conductor having a constant width, constant thickness, and predetermined length like the first ground conductor 4a, and is electrically conductive like the first ground conductor 4a. Grounded.
  • the second ground conductor 4b is provided so as to be orthogonal to the first inner line 2a, second inner line 2b, and outer line 3 extending in the same direction. It is being Further, such a second ground conductor 4b is connected to the first inner line so as to extend in the left-right direction at the other end sides of the first inner line 2a, the second inner line 2b, and the outer line 3. 2a, the second inner line 2b and the outer line 3 are provided at a predetermined distance below.
  • such a second ground conductor 4b is provided so that one end in the left-right direction (the right end in FIG. 1) is approximately at the same position as the right edge of the outer track 3. Further, the second ground conductor 4b is provided so that the other end in the left-right direction (the left end in FIG. 1) is located at approximately the same position as the left edge of the second inner line 2b. That is, the second ground conductor 4b has the same position in the left-right direction as the first ground conductor 4a.
  • the capacitor 5 is a parallel plate whose upper electrode is connected to the signal line 1 via the fifth connection conductor 6e, and whose lower electrode is connected to the second ground conductor 4b via the fourth electronic switch 7d.
  • This capacitor 5 has a capacitance Ca that corresponds to the opposing area of the parallel plates. That is, this capacitance Ca is a circuit constant provided between the signal line 1 and the second ground conductor 4b.
  • the first connection conductor 6a is a conductor that electrically and mechanically connects one end of the first inner line 2a and the first ground conductor 4a. That is, this first connection conductor 6a is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of the first inner track 2a, and the other end (lower end) is connected to the first ground conductor 4a. Connect to the top of the
  • the second connection conductor 6b is a conductor that electrically and mechanically connects one end of the second inner line 2b and the first ground conductor 4a. That is, the second connection conductor 6b is a conductor that extends in the vertical direction like the first connection conductor 6a, and one end (upper end) is connected to the lower surface of the second inner line 2b, and the other end ( (lower end) is connected to the upper surface of the first ground conductor 4a.
  • the third connection conductor 6c is a conductor that electrically and mechanically connects one end of the outer line 3 and the first ground conductor 4a. That is, this third connection conductor 6c is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of one end of the outer track 3, and the other end (lower end) is connected to the lower surface of the first ground conductor 4a. Connect to the top.
  • the fourth connection conductor 6d is a conductor that electrically and mechanically connects the other end of the outer line 3 and the second ground conductor 4b. That is, this fourth connection conductor 6d is a conductor extending in the vertical direction, one end (upper end) is connected to the lower surface of the other end of the outer track 3, and the other end (lower end) is connected to the second ground conductor 4b. Connect to the top of the
  • the fifth connection conductor 6e is a conductor that electrically and mechanically connects the other end of the signal line 1 and the upper electrode of the capacitor 5. That is, the fifth connection conductor 6e is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of the other end of the signal line 1, and the other end (lower end) is connected to the upper electrode of the capacitor 5. do.
  • the first electronic switch 7a is a transistor (field effect transistor) that connects the other end of the first inner line 2a and the second ground conductor 4b in an openable and closable manner.
  • the first electronic switch 7a is, for example, a MOS FET, and has a drain terminal connected to the other end of the first inner line 2a, a source terminal connected to the second ground conductor 4b, and A gate terminal is connected to the switch control section 8.
  • Such a first electronic switch 7a switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the first electronic switch 7a turns ON/OFF the connection between the other end of the first inner line 2a and the second ground conductor 4b by the switch control unit 8.
  • the second electronic switch 7b is a transistor that connects the other end of the second inner line 2b and the second ground conductor 4b in an openable and closable manner.
  • the second electronic switch 7b is a MOS FET like the first electronic switch 7a, and has a drain terminal connected to the other end of the second inner line 2b, and a source terminal connected to the second ground conductor 4b.
  • the gate terminal is also connected to the switch control section 8.
  • Such a second electronic switch 7b switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the second electronic switch 7b uses the switch control unit 8 to turn ON/OFF the connection between the other end of the second inner line 2b and the second ground conductor 4b.
  • the third electronic switch 7c is a transistor that connects one end of the signal line 1 and the first ground conductor 4a in an openable and closable manner.
  • the third electronic switch 7c is a MOS type FET like the first electronic switch 7a and the second electronic switch 7b described above, and its drain terminal is connected to one end of the signal line 1, and its source terminal is connected to the first electronic switch 7b.
  • the gate terminal is connected to the ground conductor 4a, and the gate terminal is connected to the switch control section 8.
  • the third electronic switch 7c may be provided between the other end of the signal line 1 and the second ground conductor 4b instead of between one end of the signal line 1 and the first ground conductor 4a. (See Figure 1).
  • Such a third electronic switch 7c switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the third electronic switch 7c turns ON/OFF the connection between one end of the signal line 1 and the first ground conductor 4a using the switch control section 8.
  • the fourth electronic switch 7d is a transistor that connects the lower electrode of the capacitor 5 and the second ground conductor 4b in an openable and closable manner.
  • This fourth electronic switch 7d is a MOS type FET like the first electronic switch 7a, second electronic switch 7b, and third electronic switch 7c described above, and its drain terminal is connected to the lower electrode of the capacitor 5.
  • the source terminal is connected to the second ground conductor 4b, and the gate terminal is connected to the switch control section 8.
  • Such a fourth electronic switch 7d switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the fourth electronic switch 7d turns ON/OFF the connection between the lower electrode of the capacitor 5 and the second ground conductor 4b using the switch control unit 8. Note that the fourth electronic switch 7d corresponds to the capacitor electronic switch of the present invention.
  • the switch control unit 8 is a control circuit that controls the first electronic switch 7a, second electronic switch 7b, third electronic switch 7c, and fourth electronic switch 7d described above. That is, this switch control section 8 includes four output ports, and outputs individual gate signals from each output port to control the first electronic switch 7a, the second electronic switch 7b, and the third electronic switch 7c. and controls the ON/OFF operation of the first electronic switch 7a, the second electronic switch 7b, the third electronic switch 7c, and the fourth electronic switch 7d by supplying it to each gate terminal of the fourth electronic switch 7d. do.
  • FIG. 1 shows a schematic perspective view of the digital phase shift circuit A to make it easier to understand the mechanical structure of the digital phase shift circuit A
  • the actual digital phase shift circuit A uses semiconductor manufacturing technology. By doing so, a multilayer structure is formed as shown in FIG.
  • the signal line 1, the first inner line 2a, the second inner line 2b, and the outer line 3 are formed on the first conductive layer R1, and the first ground conductor 4a and the second
  • the ground conductor 4b is formed on the second conductive layer R2 facing the first conductive layer R1 with the insulating layer I in between.
  • the components of the first conductive layer R1, the components of the second conductive layer R2, the capacitor 5, and the first to fourth electronic switches 7a to 7d are interconnected by vias (through holes). That is, this via is buried in the insulating layer I and functions as the above-described first connection conductor 6a, second connection conductor 6b, third connection conductor 6c, and fourth connection conductor 6d.
  • the first ground conductor 4a and the second ground conductor 4b are formed in multiple layers in the area outside the first inner line 2a and the second inner line 2b. has been done. More specifically, the outer side in the extending direction of the first ground conductor 4a and the second ground conductor 4b is more specific than the end portions of the first inner line 2a and the second inner line 2b facing the signal line 1. In the region, the first ground conductor 4a and the second ground conductor 4b are formed in multiple layers.
  • the multilayering of the first ground conductor 4a and the second ground conductor 4b aims to reduce the impedance of the first ground conductor 4a and the second ground conductor 4b, and the overall We are trying to reduce losses.
  • the width (the dimension in the vertical direction in FIG. 2) of the outer line 3 is formed to be wider than the width of the first inner line 2a and the width of the second inner line 2b.
  • the outer line 3 is formed in multiple layers. The purpose of widening and multilayering the outer line 3 is to lower the impedance of the outer line 3. By lowering the impedance of the outer line 3, it is possible to reduce the difference between the loss of the digital phase shift circuit A in the low delay mode and the loss of the digital phase shift circuit A in the high delay mode.
  • the operation mode of this digital phase shift circuit A is switched depending on the conduction state of the first to fourth electronic switches 7a to 7d. That is, the operation modes of the digital phase shift circuit A include a low delay mode in which only the first electronic switch 7a and the second electronic switch 7b are set to the ON state by the switch control section 8, and a low delay mode in which only the first electronic switch 7a and the second electronic switch 7b are set to the ON state by the switch control section 8. There is a high delay mode in which only the fourth electronic switch 7d is set to the ON state.
  • the switch control unit 8 sets the first electronic switch 7a and the second electronic switch 7b to the ON state, and also sets the fourth electronic switch 7d to the OFF state. That is, in the low delay mode, until the high frequency signal propagates from the input end (other end) to the output end (one end) of the signal line 1, the first propagation delay time TL is longer than the second phase difference ⁇ H in the high delay mode. Also, a small first phase difference ⁇ L occurs.
  • the other end of the first inner line 2a is connected to the second ground conductor 4b. That is, one end of the first inner line 2a is always connected to the first ground conductor 4a via the first connection conductor 6a, and the other end is connected to the second ground conductor 4a via the first electronic switch 7a.
  • a first current-carrying path through which current can flow between one end and the other end is formed.
  • the second inner line 2b has its other end connected to the second ground conductor 4b by setting the second electronic switch 7b to the ON state. That is, one end of the second inner line 2b is always connected to the first ground conductor 4a via the second connection conductor 6b, and the other end is connected to the second ground conductor 4a via the second electronic switch 7b. By being connected to the conductor 4b, a second current-carrying path through which current can flow between one end and the other end is formed.
  • the first return current D1 flows in the first inner line 2a forming the first energization path due to the energization of the signal current in the signal line 1 in the direction opposite to the energization direction of the signal current.
  • the second inner line 2b forming the second current-carrying path is supplied with a second inner line 2b in the direction opposite to the direction of signal current flow, that is, in the same direction as the first return current D1, due to the signal current flow in the signal line 1. 2 return current D2 flows.
  • the first return current D1 flowing to the first inner line 2a and the second return current D2 flowing to the second inner line 2b are both in the opposite direction to the current direction of the signal current. Therefore, the first return current D1 and the second return current D2 are caused by the inductance of the signal line 1 due to the electromagnetic coupling between the signal line 1, the first inner line 2a, and the second inner line 2b. It acts to reduce L1. If the amount of reduction in the inductance L1 is ⁇ Ls, the effective inductance Lm of the signal line 1 is (L1 ⁇ Ls).
  • the signal line 1 has the electrostatic capacitance C1 as a parasitic capacitance, as described above.
  • the fourth electronic switch 7d is set to the OFF state, so the capacitor 5 is not connected between the signal line 1 and the second ground conductor 4b. That is, the capacitance Ca of the capacitor 5 does not affect the high frequency signal propagating through the signal line 1. Therefore, the first propagation delay time TL proportional to (Lm ⁇ C1)1/2 acts on the high frequency signal propagating through the signal line 1.
  • the high-frequency signal at the output end (one end) of the signal line 1 has a phase of a first order of magnitude than the high-frequency signal at the input end (other end) of the signal line 1 due to the first propagation delay time TL. It is delayed by the phase difference ⁇ L. That is, in the low delay mode, the inductance L1 of the signal line 1 is reduced to the inductance Lm by the first return current D1 and the second return current D2. Therefore, the original propagation delay time that the signal line 1 has is reduced, and as a result, the first phase difference ⁇ L that is smaller than the phase difference that the signal line 1 originally has is realized.
  • the loss of the signal line 1 is intentionally increased by setting the third electronic switch 7c to the ON state.
  • This loss provision is intended to make the loss imparted to the high frequency signal in the low delay mode comparable to the loss imparted to the high frequency signal in the high delay mode.
  • the loss of the high frequency signal in the low delay mode is clearly smaller than the loss of the high frequency signal in the high delay mode.
  • This loss difference causes an amplitude difference in the high frequency signal output from the digital phase shift circuit A when the operation mode is switched between the low delay mode and the high delay mode.
  • the digital phase shift circuit A eliminates the above amplitude difference by setting the third electronic switch 7c to the ON state in the low delay mode.
  • the switch control unit 8 sets the first electronic switch 7a, the second electronic switch 7b, and the third electronic switch 7c to the OFF state, and also sets the fourth electronic switch 7d to the ON state.
  • the second propagation delay time TH is longer than the first phase difference ⁇ L in the low delay mode. Also, a large second phase difference ⁇ H occurs.
  • the first electronic switch 7a and the second electronic switch 7b are set to the OFF state, so the first energizing path is not formed in the first inner line 2a, and the second A second energizing path is not formed in the inner line 2b. Therefore, the first return current D1 flowing through the first inner line 2a becomes extremely small, and the second return current D2 flowing through the second inner line 2b becomes extremely small.
  • the outer line 3 has one end connected to the first ground conductor 4a via the third connection conductor 6c, and the other end connected to the second ground conductor 4b via the fourth connection conductor 6d. It is connected to the. That is, a third energizing path through which a current can flow between one end and the other end is formed in advance in the outer line 3. Therefore, in the high delay mode, due to the signal current in the signal line 1, the third return current D3 flows from one end of the outer line 3 to the other end as shown in FIG. 3B.
  • This third return current D3 is in the opposite direction to the direction in which the signal current flows in the signal line 1. Therefore, the third return current D3 can reduce the inductance L1 of the signal line 1 due to the electromagnetic coupling between the signal line 1 and the outer line 3.
  • the third return current D3 has a smaller effect of reducing the inductance L1 than the first return current D1 and the second return current D2. If the amount of reduction in inductance L1 caused by third return current D3 is ⁇ Lh, the effective inductance Lp of signal line 1 is (L1 ⁇ Lh). Further, since the outer line 3 is located on one side of the signal line 1, the effect of reducing the inductance L1 is smaller than when the outer line 3 is located on both sides of the signal line 1.
  • the signal line 1 has a capacitance C1 as a parasitic capacitance. Furthermore, in the high delay mode, the fourth electronic switch 7d is set to the ON state, so the capacitor 5 is connected between the signal line 1 and the second ground conductor 4b. That is, the signal line 1 has a capacitance Cb that is the sum of the capacitance Ca of the capacitor 5 and the capacitance C1 (parasitic capacitance). Therefore, the second propagation delay time TH proportional to (Lp ⁇ Cb)1/2 acts on the high frequency signal propagating through the signal line 1.
  • the high-frequency signal at the output end (one end) of the signal line 1 is delayed in phase by the second phase difference ⁇ H from the high-frequency signal at the input end of the signal line 1 due to the second propagation delay time TH. . That is, in the high delay mode, the inductance L1 of the signal line 1 is reduced to the inductance Lp by the third return current D3, and the fourth electronic switch 7d is set to the ON state, so that the low delay mode is activated.
  • a second phase difference ⁇ H larger than the first phase difference ⁇ L is realized.
  • the third electronic switch 7c is set to the OFF state. That is, in the high delay mode, no measures are taken to intentionally increase the loss of the signal line 1. As a result, the output amplitude of the high frequency signal in the high delay mode approaches the output amplitude in the low delay mode. Note that the third electronic switch 7c is not necessarily necessary and may be deleted.
  • the digital phase shift circuit A includes the outer line 3 only outside the first inner line 2a or the second inner line 2b.
  • the conventional digitally controlled phase shift circuit disclosed in Non-Patent Document 1 employs a configuration in which each of the pair of inner ground lines is provided with an outer ground line. Therefore, according to this embodiment, since the outer line 3 is provided only on the outside of the first inner line 2a, it is possible to provide a digital phase shift circuit A that can be made smaller than the conventional one.
  • the first inner line 2a, the second inner line 2b, and the outer line 3 are formed on the first conductive layer R1 by using semiconductor manufacturing technology, and A first ground conductor 4a and a second ground conductor 4b are formed on a second conductive layer R2 facing the first conductive layer R1 with the insulating layer I interposed therebetween.
  • the exclusive volume of the semiconductor chip in which the digital phase shift circuit A is formed can be made smaller than before, and as a result, it is possible to realize, for example, miniaturization of the semiconductor chip. It is possible. Further, since the outer line 3 is located on one side of the signal line 1, the effect of reducing the inductance L1 is smaller than when the outer line 3 is located on both sides of the signal line 1.
  • the first electronic switch 7a and the second electronic switch 7b are simultaneously set to the ON state (closed state) in the low delay mode, and the first electronic switch 7a and the second electronic switch 7b are simultaneously set to the OFF state (open state) in the high delay mode.
  • the phase difference is made larger than when only one of the first electronic switch 7a and the second electronic switch 7b is set to the ON state (closed state) in the low delay mode. It is possible to do so. That is, according to the present embodiment, the phase difference in the high delay mode is lower than in the case where only one of the first electronic switch 7a and the second electronic switch 7b is set to the ON state (closed state) in the low delay mode. It is possible to set it to a large value.
  • the digital phase shift circuit A further includes a capacitor 5 whose upper electrode is connected to the signal line 1 and whose lower electrode is connected to the second ground conductor 4b.
  • the first phase difference ⁇ L in the low delay mode and the second phase difference ⁇ H in the high delay mode can be set larger than when the capacitor 5 is not provided.
  • the lower electrode of the capacitor 5 is connected to the second ground conductor 4b, but instead of this, the lower electrode of the capacitor 5 is connected to the first ground conductor 4a.
  • the lower electrode of the capacitor 5 may be connected to both the first ground conductor 4a and the second ground conductor 4b. That is, the capacitor 5 in this embodiment only needs to have an upper electrode connected to the signal line 1 and a lower electrode connected to at least one of the first ground conductor 4a and the second ground conductor 4b.
  • the digital phase shift circuit A further includes a fourth electronic switch 7d (electronic switch for capacitor) between the lower electrode of the capacitor 5 and the second ground conductor 4b.
  • a fourth electronic switch 7d electronic switch for capacitor
  • this digital phase shifter B is configured by cascading a plurality of digital phase shift circuits A according to the present embodiment. That is, this digital phase shifter B includes a first digital phase shift circuit A1, a second digital phase shift circuit A2, (omitted), an n-th digital phase shift circuit An, that is, n digital phase shift circuits A. are linearly connected phase shift circuits.
  • each of the first digital phase shift circuit A1, the second digital phase shift circuit A2, (omitted), and the n-th digital phase shift circuit An is a conventional digital control type shift circuit. Since it is smaller than a phase circuit, it is possible to provide a digital phase shifter B that can be made smaller than conventional ones.
  • each size of the first electronic switch 7a and the second electronic switch 7b is equal to the width of the second ground conductor 4b and the width of the first ground conductor 4a.
  • the width may be set to be greater than the combined width H1 (see FIG. 4). More preferably, each size of the first electronic switch 7a and the second electronic switch 7b is set to be equal to or slightly larger than the width H1. Thereby, losses in the first electronic switch 7a and the second electronic switch 7b can be reduced.

Landscapes

  • Waveguide Switches, Polarizers, And Phase Shifters (AREA)
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Abstract

所定方向に延在する信号線路と、信号線路の一方側に離間して配置される第１の内側線路と、信号線路の他方側に離間して配置される第２の内側線路と、一方側または他方側において第１の内側線路または第２の内側線路よりも信号線路から遠い位置に設けられる外側線路と、第１の内側線路、第２の内側線路及び外側線路の各一端に接続される第１の接地導体と、外側線路の他端に接続される第２の接地導体と、第１の内側線路の他端と第２の接地導体との間に設けられる第１の電子スイッチと、第２の内側線路の他端と第２の接地導体との間に設けられる第２の電子スイッチとを備えるデジタル移相回路。

Description

デジタル移相回路及びデジタル移相器
　本発明は、デジタル移相回路及びデジタル移相器に関する。
　本願は、２０２２年３月２２日に、日本に出願された特願２０２２－０４６１２２号に基づき優先権を主張し、その内容をここに援用する。
　下記非特許文献１には、マイクロ波、 準ミリ波あるいはミリ波を対象とするデジタル制御型の移相回路（デジタル移相回路）が開示されている。このデジタル移相回路は、非特許文献１の図２に示されているように、直線状の信号線路（signal line）の両側に当該信号線路と平行な直線状の一対の内側接地線路（inner lines）、当該一対の内側接地線路において信号線路の反対側つまり信号線路から遠い側に一対の内側接地線路と平行な直線状の一対の外側接地線路（outer lines）、一対の内側接地線路及び一対の外側接地線路の各一端に接続された直線状の第１接地バー、一対の外側接地線路の各他端に接続される直線状の第２接地バー、一対の内側接地線路の各他端と第２接地バーとの間に各々設けられる一対のＮＭＯＳスイッチ等を備える。
　このようなデジタル移相回路は、信号線路における信号波の伝送に起因して一対の内側接地線路あるいは一対の外側接地線路に流れるリターン電流を一対のＮＭＯＳスイッチの開／閉に応じて切り替えることにより、動作モードを低遅延モードと高遅延モードとに切り替える。すなわち、デジタル移相回路は、一対の内側接地線路にリターン電流が流れる場合に動作モードが低遅延モードとなり、一対の外側接地線路にリターン電流が流れる場合に動作モードが高遅延モードとなる。
A Ka-band Digitally-Controlled Phase Shifter with sub-degree Phase Precision (2016,IEEE,RFIC)
　上述したデジタル移相回路は、例えばフェイズドアレイアンテナ等を用いた基地局等に適用され、実際には多数が縦続接続された状態で半導体基板上に実装される。すなわち、上記デジタル移相回路は、実際の位相器の構成における単位ユニットであり、数十個が縦続接続されることによって所望の機能を発揮する。
　上述した携帯通信端末では、デジタル移相回路（単位ユニット）の個数分だけ実装面積が必要になるので、デジタル移相回路（単位ユニット）の実装面積を極力小さくすることにより実装面積を抑制したいという技術課題がある。すなわち、デジタル移相回路の実用性を向上させるためには、小型化が重要な技術課題である。
　本発明は、上述した事情に鑑みてなされ、従来よりも小型化が可能なデジタル移相回路及びデジタル移相器の提供を目的とする。
　上記目的を達成するために、本発明の第１の態様に係るデジタル移相回路は、所定方向に延在する信号線路と、前記信号線路の一方側に離間して配置される第１の内側線路と、前記信号線路の他方側に離間して配置される第２の内側線路と、前記一方側または前記他方側において前記第１の内側線路または前記第２の内側線路よりも前記信号線路から遠い位置に設けられる外側線路と、前記第１の内側線路、前記第２の内側線路及び前記外側線路の各一端側に設けられる第１の接地導体と、前記外側線路の他端側に設けられる第２の接地導体と、前記第１の内側線路の一端と前記第１の接地導体とを接続する第１の接続導体と、前記第２の内側線路の一端と前記第１の接地導体とを接続する第２の接続導体と、前記外側線路の一端と前記第１の接地導体とを接続する第３の接続導体と、前記外側線路の他端と前記第２の接地導体とを接続する第４の接続導体と、前記第１の内側線路の他端と前記第２の接地導体とを開閉自在に接続する第１の電子スイッチと、前記第２の内側線路の他端と前記第２の接地導体とを開閉自在に接続する第２の電子スイッチとを備える。
　本発明の第２の態様に係るデジタル移相回路は、上記第１の態様に係るデジタル移相回路において、前記第１の接地導体及び前記第２の接地導体は、前記第１の内側線路及び前記第２の内側線路の外側において多層に形成されている。
　本発明の第３の態様に係るデジタル移相回路は、上記第１の態様に係るデジタル移相回路において、前記外側線路は、幅が前記第１の内側線路の幅及び前記第２の内側線路の幅よりも広く、かつ多層に形成されている。
　本発明の第４の態様に係るデジタル移相回路は、上記第１の態様に係るデジタル移相回路において、前記第１の接地導体及び前記第２の接地導体は、前記第１の内側線路及び前記第２の内側線路の外側において多層に形成され、前記外側線路は、幅が前記第１の内側線路の幅及び前記第２の内側線路の幅よりも広く、かつ多層に形成されている。
　本発明の第５の態様に係るデジタル移相回路は、上記第１～第４のいずれかの態様に係るデジタル移相回路において、前記第１の内側線路、前記第２の内側線路及び前記外側線路は、第１の導電層に形成され、前記第１の接地導体及び前記第２の接地導体は、絶縁層を挟んで前記第１の導電層と対向する第２の導電層に形成される。
　本発明の第６の態様に係るデジタル移相回路は、上記第１～第５のいずれかの態様に係るデジタル移相回路において、前記第１の電子スイッチ及び前記第２の電子スイッチは、低遅延モードにおいて同時に閉状態に設定され、高遅延モードにおいて同時に開状態に設定される。
　本発明の第７の態様に係るデジタル移相回路は、上記第１～第６のいずれかの態様に係るデジタル移相回路において、前記第１の電子スイッチ及び前記第２の電子スイッチは、電界効果トランジスタであり、前記電界効果トランジスタのサイズは、前記第１の接地導体の幅と前記第２の接地導体の幅とを合わせた長さ以上である。
　本発明の第８の態様に係るデジタル移相回路は、上記第１～第７のいずれかの態様に係るデジタル移相回路において、上部電極が前記信号線路に接続され、下部電極が前記第１の接地導体及び前記第２の接地導体の少なくとも一方に接続されるコンデンサをさらに備える。
　本発明の第９の態様に係るデジタル移相回路は、上記第８の態様に係るデジタル移相回路において、前記コンデンサの下部電極と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間にコンデンサ用電子スイッチをさらに備える。
　本発明の第１０の態様に係るデジタル移相回路は、上記第９の態様に係るデジタル移相回路において、前記コンデンサ用電子スイッチは、低遅延モードにおいて開状態に設定され、高遅延モードにおいて閉状態に設定される。
　本発明の第１１の態様に係るデジタル移相器は、上記第１～第１０のいずれかの態様に係るデジタル移相回路が複数縦続接続されて構成される。
　本発明の上記態様によれば、従来よりも小型化が可能なデジタル移相回路及びデジタル移相器を提供することが可能である。
本発明の一実施形態に係るデジタル移相回路Ａの機能構成を示す概念図である。 本発明の一実施形態に係るデジタル移相回路Ａの実装形態を示す正面図である。 本発明の一実施形態に係るデジタル移相回路Ａの低遅延モードを示す概念図である。 本発明の一実施形態に係るデジタル移相回路Ａの高遅延モードを示す概念図である。 本発明の一実施形態に係るデジタル移相器Ｂの機能構成を示す概念図である。
　以下、図面を参照して、本発明の一実施形態について説明する。
　本実施形態に係るデジタル移相回路Ａは、図１に示すように信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、外側線路３、第１の接地導体４ａ、第２の接地導体４ｂ、コンデンサ５、第１の接続導体６ａ、第２の接続導体６ｂ、第３の接続導体６ｃ、第４の接続導体６ｄ、第５の接続導体６ｅ、第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ、第４の電子スイッチ７ｄ及びスイッチ制御部８を備える。
　信号線路１は、所定方向に延在する直線状の帯状導体である。すなわち、この信号線路１は、一定幅、一定厚及び所定長さを有する長尺板状の導体である。このような信号線路１には、手前側から奥側に向かって、つまり手前側の他端（入力端）から奥側の一端（出力端）に向かって信号電流が流れる。この信号電流は、マイクロ波、 準ミリ波あるいはミリ波の波長域を有する高周波信号である。
　このような信号線路１は、電気的には分布回路定数としてのインダクタンスＬ１を有する。このインダクタンスＬ１は、信号線路１の長さ等、信号線路１の形状に応じた大きさの寄生インダクタンスである。また、この信号線路１は、電気的には分布回路定数としての静電容量Ｃ１をも有する。この静電容量Ｃ１は、信号線路１と第１の内側線路２ａ或いは第２の内側線路２ｂ間、または信号線路１と外側線路３間、あるいはデジタル移相回路Ａが設置されるシリコン基板間の寄生容量である。
　第１の内側線路２ａは、このような信号線路１の一方側（図１における右側）に離間して配置される直線状の帯状導体である。この第１の内側線路２ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。また、この第１の内側線路２ａは、信号線路１と所定距離を隔てて平行に設けられている。すなわち、第１の内側線路２ａは、信号線路１の延在方向と同一な方向に延在する。
　第２の内側線路２ｂは、上記信号線路１の他方側（図１における左側）に離間して配置される直線状の帯状導体である。この第２の内側線路２ｂは、第１の内側線路２ａと同様に一定幅、一定厚及び所定長さを有する長尺板状の導体である。また、この第２の内側線路２ｂは、信号線路１に対して第１の内側線路２ａと同様な距離を隔てて平行に設けられている。すなわち、第２の内側線路２ｂは、第１の内側線路２ａと同様に信号線路１の延在方向と同一な方向に延在する。
　外側線路３は、上述した信号線路１の一方側において、第１の内側線路２ａよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。この外側線路３は、一定幅、一定厚及び所定長さを有する長尺板状の導体である。また、この外側線路３は、第１の内側線路２ａを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。このような外側線路３は、第１の内側線路２ａ及び第２の内側線路２ｂと同様に信号線路１の延在方向と同一な方向に延在する。
　なお、外側線路３については、信号線路１の一方側ではなく、信号線路１の他方側つまり第２の内側線路２ｂよりも信号線路１から遠い位置に設けてもよい。すなわち、この外側線路３は、信号線路１の一方側または他方側において第１の内側線路２ａまたは第２の内側線路２ｂよりも信号線路１から遠い位置に設けられる。
　第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ及び外側線路３の各一端側に設けられる直線状の帯状導体である。この第１の接地導体４ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、電気的に接地されている。
　このような第１の接地導体４ａは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ及び外側線路３に直交するように設けられている。また、このような第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ及び外側線路３の各一端側において、左右方向に延在するように第１の内側線路２ａ、第２の内側線路２ｂ及び外側線路３から所定距離を隔てた下方に設けられている。
　ここで、第１の接地導体４ａは、左右方向における一端（図１における右端）が外側線路３の右側縁部と略同一位置となるように設けられている。また、この第１の接地導体４ａは、左右方向における他端（図１における左端）が第２の内側線路２ｂの左側縁部と略同一位置となるように設けられている。
　第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ及び外側線路３の各他端側に設けられる直線状の帯状導体である。この第２の接地導体４ｂは、第１の接地導体４ａと同様に一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第１の接地導体４ａと同様に電気的に接地されている。
　このような第２の接地導体４ｂは、第１の接地導体４ａと同様に、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ及び外側線路３に直交するように設けられている。また、このような第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ及び外側線路３の各他端側において、左右方向に延在するように第１の内側線路２ａ、第２の内側線路２ｂ及び外側線路３から所定距離を隔てた下方に設けられている。
　ここで、このような第２の接地導体４ｂは、左右方向における一端（図１における右端）が外側線路３の右側縁部と略同一位置となるように設けられている。また、第２の接地導体４ｂは、左右方向における他端（図１における左端）が第２の内側線路２ｂの左側縁部と略同一位置となるように設けられている。すなわち、第２の接地導体４ｂは、左右方向における位置が第１の接地導体４ａと同一である。
　コンデンサ５は、上部電極が第５の接続導体６ｅを介して信号線路１に接続され、下部電極が第４の電子スイッチ７ｄを介して第２の接地導体４ｂに接続される平行平板である。このコンデンサ５は、平行平板の対向面積に応じた静電容量Ｃａを有する。すなわち、この静電容量Ｃａは、信号線路１と第２の接地導体４ｂとの間に設けられる回路定数である。
　第１の接続導体６ａは、第１の内側線路２ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第１の接続導体６ａは、上下方向に延在する導体であり、一端（上端）が第１の内側線路２ａの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第２の接続導体６ｂは、第２の内側線路２ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第２の接続導体６ｂは、第１の接続導体６ａと同様に上下方向に延在する導体であり、一端（上端）が第２の内側線路２ｂの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第３の接続導体６ｃは、外側線路３の一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第３の接続導体６ｃは、上下方向に延在する導体であり、一端（上端）が外側線路３の一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第４の接続導体６ｄは、外側線路３の他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。すなわち、この第４の接続導体６ｄは、上下方向に延在する導体であり、一端（上端）が外側線路３の他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　第５の接続導体６ｅは、信号線路１の他端とコンデンサ５の上部電極とを電気的かつ機械的に接続する導体である。すなわち、第５の接続導体６ｅは、上下方向に延在する導体であり、一端（上端）が信号線路１の他端の下面に接続し、他端（下端）がコンデンサ５の上部電極に接続する。
　第１の電子スイッチ７ａは、第１の内側線路２ａの他端と第２の接地導体４ｂとを開閉自在に接続するトランジスタ（電界効果トランジスタ）である。この第１の電子スイッチ７ａは、図示するように例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第１の内側線路２ａの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第１の電子スイッチ７ａは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第１の電子スイッチ７ａは、スイッチ制御部８によって第１の内側線路２ａの他端と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。
　第２の電子スイッチ７ｂは、第２の内側線路２ｂの他端と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第２の電子スイッチ７ｂは、第１の電子スイッチ７ａと同様にＭＯＳ型ＦＥＴであり、ドレイン端子が第２の内側線路２ｂの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第２の電子スイッチ７ｂは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第２の電子スイッチ７ｂは、スイッチ制御部８によって第２の内側線路２ｂの他端と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。
　第３の電子スイッチ７ｃは、信号線路１の一端と第１の接地導体４ａとを開閉自在に接続するトランジスタである。この第３の電子スイッチ７ｃは、上述した第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂと同様にＭＯＳ型ＦＥＴであり、ドレイン端子が信号線路１の一端に接続され、ソース端子が第１の接地導体４ａに接続され、またゲート端子がスイッチ制御部８に接続されている。なお、第３の電子スイッチ７ｃについては、信号線路１の一端と第１の接地導体４ａとの間ではなく、信号線路１の他端と第２の接地導体４ｂとの間に設けてもよい（図１参照）。
　このような第３の電子スイッチ７ｃは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第３の電子スイッチ７ｃは、スイッチ制御部８によって信号線路１の一端と第１の接地導体４ａとの接続をＯＮ／ＯＦＦする。
　第４の電子スイッチ７ｄは、コンデンサ５の下部電極と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第４の電子スイッチ７ｄは、上述した第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ及び第３の電子スイッチ７ｃと同様にＭＯＳ型ＦＥＴであり、ドレイン端子がコンデンサ５の下部電極に接続され、ソース端子が第２の接地導体４ｂに接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第４の電子スイッチ７ｄは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第４の電子スイッチ７ｄは、スイッチ制御部８によってコンデンサ５の下部電極と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。なお、第４の電子スイッチ７ｄは、本発明のコンデンサ用電子スイッチに相当する。
　スイッチ制御部８は、上述した第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄを制御する制御回路である。すなわち、このスイッチ制御部８は、４つの出力ポートを備えており、各出力ポートから個別のゲート信号を出力して第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄの各ゲート端子に供給することにより第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄのＯＮ／ＯＦＦ動作を制御する。
　ここで、図１ではデジタル移相回路Ａの機械的構造が解り易いようにデジタル移相回路Ａを斜視した模式図を示しているが、実際のデジタル移相回路Ａは、半導体製造技術を利用することにより、図２に示すように多層構造物として形成される。
　すなわち、デジタル移相回路Ａは、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ及び外側線路３が第１の導電層Ｒ１に形成され、第１の接地導体４ａ及び第２の接地導体４ｂは、絶縁層Ｉを挟んで第１の導電層Ｒ１と対向する第２の導電層Ｒ２に形成される。第１の導電層Ｒ１の構成要素、第２の導電層Ｒ２の構成要素、コンデンサ５並びに第１～第４の電子スイッチ７ａ～７ｄは、ビア（スルーホール）によって相互に接続される。すなわち、このビアは、絶縁層Ｉ内に埋設され、上述した第１の接続導体６ａ、第２の接続導体６ｂ、第３の接続導体６ｃ及び第４の接続導体６ｄとして機能する。
　このような多層構造のデジタル移相回路Ａにおいて、例えば第１の接地導体４ａ及び第２の接地導体４ｂは、第１の内側線路２ａ及び第２の内側線路２ｂの外側の領域において多層に形成されている。より具体的には、第１の内側線路２ａ及び第２の内側線路２ｂの信号線路１に面する端部よりも、第１の接地導体４ａ及び第２の接地導体４ｂの延在方向における外側の領域において、第１の接地導体４ａ及び第２の接地導体４ｂは多層に形成されている。これら第１の接地導体４ａ及び第２の接地導体４ｂの多層化は、第１の接地導体４ａ及び第２の接地導体４ｂのインピーダンスの低下を狙っており、デジタル移相回路Ａの全体的な損失の低減を図っている。
　また、外側線路３は、図示するように幅（図２における上下方向の寸法）が第１の内側線路２ａの幅及び第２の内側線路２ｂの幅よりも広く形成されている。また、外側線路３は、多層に形成されている。この外側線路３の幅広化及び多層化は、外側線路３のインピーダンスの低下を狙っている。外側線路３のインピーダンスを低下させることにより、低遅延モードにおけるデジタル移相回路Ａの損失と高遅延モードにおけるデジタル移相回路Ａの損失差の縮小を図ることができる。
　なお、上述した第１の接地導体４ａ及び第２の接地導体４ｂの多層化と外側線路３の幅広化及び多層化とは、必要に応じていずれか一方のみを満足すればよい。すなわち、第１の接地導体４ａ及び第２の接地導体４ｂの多層化のみを行ってもよく、あるいは外側線路３の幅広化及び多層化のみを行ってもよい。
　次に、本実施形態に係るデジタル移相回路Ａの動作について、図３Ａと図３Ｂを参照して詳しく説明する。
　このデジタル移相回路Ａは、第１～第４の電子スイッチ７ａ～７ｄの導通状態に応じて動作モードが切替えられる。すなわち、デジタル移相回路Ａの動作モードには、スイッチ制御部８によって第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂのみがＯＮ状態に設定される低遅延モードと、同じくスイッチ制御部８によって第４の電子スイッチ７ｄのみがＯＮ状態に設定される高遅延モードとがある。
　低遅延モードにおいて、スイッチ制御部８は、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂをＯＮ状態に設定し、また第４の電子スイッチ７ｄをＯＦＦ状態に設定する。すなわち、低遅延モードでは、高周波信号が信号線路１の入力端（他端）から出力端（一端）まで伝搬するまで第１の伝搬遅延時間ＴＬによって、高遅延モードにおける第２の位相差θＨよりも小さな第１の位相差θＬが発生する。
　この低遅延モードについてさらに詳しく説明すると、第１の内側線路２ａは、第１の電子スイッチ７ａがＯＮ状態に設定されることにより、他端が第２の接地導体４ｂと接続された状態となる。すなわち、第１の内側線路２ａは、一端が第１の接続導体６ａを介して第１の接地導体４ａに常時接続されており、他端が第１の電子スイッチ７ａを介して第２の接地導体４ｂと接続されることによって一端と他端との間に電流が流れ得る第１の通電経路を形成する。
　一方、第２の内側線路２ｂは、第２の電子スイッチ７ｂがＯＮ状態に設定されることにより、他端が第２の接地導体４ｂと接続された状態となる。すなわち、第２の内側線路２ｂは、一端が第２の接続導体６ｂを介して第１の接地導体４ａに常時接続されており、他端が第２の電子スイッチ７ｂを介して第２の接地導体４ｂと接続されることによって一端と他端との間に電流が流れ得る第２の通電経路を形成する。
　そして、このような第１の内側線路２ａの両端接続状態において、信号線路１に入力端から出力端に向かって信号電流が流れると、当該伝搬に起因して第１の内側線路２ａ及び第２の内側線路２ｂには、図３Ａに示すように一端から他端に向かって信号電流のリターン電流が流れる。
　すなわち、第１の通電経路を形成する第１の内側線路２ａには、信号線路１における信号電流の通電によって信号電流の通電方向とは逆方向の第１のリターン電流Ｄ１が流れる。また、第２の通電経路を形成する第２の内側線路２ｂには、信号線路１における信号電流の通電によって信号電流の通電方向とは逆方向、つまり第１のリターン電流Ｄ１と同方向に第２のリターン電流Ｄ２が流れる。
　ここで、第１の内側線路２ａに流れる第１のリターン電流Ｄ１及び第２の内側線路２ｂに流れる第２のリターン電流Ｄ２は、いずれも信号電流の通電方向に対して逆方向である。したがって、第１のリターン電流Ｄ１及び第２のリターン電流Ｄ２は、信号線路１と第１の内側線路２ａ及び第２の内側線路２ｂとの電磁気的な結合に起因して、信号線路１のインダクタンスＬ１を減少させるように作用する。このインダクタンスＬ１の低減量をΔＬｓとすると、信号線路１の実効的なインダクタンスＬｍは（Ｌ１－ΔＬｓ）となる。
　また、信号線路１は、上述したように寄生容量としての静電容量Ｃ１を有している。低遅延モードでは、第４の電子スイッチ７ｄがＯＦＦ状態に設定されるので、コンデンサ５は、信号線路１と第２の接地導体４ｂとの間に接続されていない状態である。すなわち、コンデンサ５の静電容量Ｃａは、信号線路１を伝搬する高周波信号に影響を与えない。したがって、信号線路１を伝搬する高周波信号には、（Ｌｍ×Ｃ１）１／２に比例した第１の伝搬遅延時間ＴＬが作用する。
　そして、信号線路１の出力端（一端）における高周波信号は、このような第１の伝搬遅延時間ＴＬに起因して信号線路１の入力端（他端）における高周波信号より位相が第１の位相差θＬだけ遅れる。すなわち、低遅延モードでは、第１のリターン電流Ｄ１及び第２のリターン電流Ｄ２によって信号線路１のインダクタンスＬ１がインダクタンスＬｍに低減される。そのため、信号線路１が有する本来の伝搬遅延時間が減少し、この結果として信号線路１が本来有する位相差よりも小さな第１の位相差θＬが実現される。
　ここで、低遅延モードでは、第３の電子スイッチ７ｃがＯＮ状態に設定されることにより、信号線路１の損失を意図的に増加させている。この損失付与は、低遅延モードにおいて高周波信号に与える損失を高遅延モードにおいて高周波信号に与える損失と同程度にすることを意図している。
　すなわち、低遅延モードにおける高周波信号の損失は、高遅延モードにおける高周波信号の損失よりも明確に小さい。この損失差は、動作モードを低遅延モードと高遅延モードとに切り替えた場合にデジタル移相回路Ａから出力される高周波信号の振幅差を招来させる。このような事情に対して、デジタル移相回路Ａでは、低遅延モードで第３の電子スイッチ７ｃをＯＮ状態に設定することにより、上記振幅差を解消している。
　一方、高遅延モードにおいて、スイッチ制御部８は、第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃをＯＦＦ状態に設定し、また第４の電子スイッチ７ｄをＯＮ状態に設定する。すなわち、高遅延モードでは、高周波信号が信号線路１の入力端（他端）から出力端（一端）まで伝搬するまで第２の伝搬遅延時間ＴＨによって、低遅延モードにおける第１の位相差θＬよりも大きな第２の位相差θＨが発生する。
　この高遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂがＯＦＦ状態に設定されるので、第１の内側線路２ａには第１の通電経路が形成されず、また第２の内側線路２ｂには第２の通電経路が形成されない。したがって、第１の内側線路２ａに流れる第１のリターン電流Ｄ１は極めて小さくなり、また第２の内側線路２ｂに流れる第２のリターン電流Ｄ２は極めて小さくなる。
　これに対して、外側線路３は、一端が第３の接続導体６ｃを介して第１の接地導体４ａに接続され、また他端が第４の接続導体６ｄを介して第２の接地導体４ｂに接続されている。すなわち、外側線路３には一端と他端との間に電流が流れ得る第３の通電経路が予め形成されている。したがって、高遅延モードでは、信号線路１における信号電流に起因して、図３Ｂに示すように外側線路３の一端から他端に向かって第３のリターン電流Ｄ３が流れる。
　この第３のリターン電流Ｄ３は、信号線路１における信号電流の通電方向に対して逆方向である。したがって、第３のリターン電流Ｄ３は、信号線路１と外側線路３との電磁気的な結合に起因して信号線路１のインダクタンスＬ１を減少させ得る。
　しかしながら、信号線路１と外側線路３との距離は、信号線路１と第１の内側線路２ａ及び第２の内側線路２ｂとの距離よりも大きい。したがって、第３のリターン電流Ｄ３は、第１のリターン電流Ｄ１及び第２のリターン電流Ｄ２よりもインダクタンスＬ１を減少させる作用が小さい。第３のリターン電流Ｄ３に起因するインダクタンスＬ１の低減量をΔＬｈとすると、信号線路１の実効的なインダクタンスＬｐは（Ｌ１－ΔＬｈ）となる。
　また、外側線路３が信号線路１の片側にしかないので、外側線路３が信号線路１の両側にある場合と比較してインダクタンスＬ１を減少させる作用が小さい。
　一方、信号線路１は寄生容量としての静電容量Ｃ１を有している。また、高遅延モードでは、第４の電子スイッチ７ｄがＯＮ状態に設定されるので、信号線路１と第２の接地導体４ｂとの間にはコンデンサ５が接続されている。すなわち、信号線路１は、コンデンサ５の静電容量Ｃａと静電容量Ｃ１（寄生容量）とを合算した静電容量Ｃｂを有する。したがって、信号線路１を伝搬する高周波信号には、（Ｌｐ×Ｃｂ）１／２に比例した第２の伝搬遅延時間ＴＨが作用する。
　そして、信号線路１の出力端（一端）における高周波信号は、このような第２の伝搬遅延時間ＴＨに起因して信号線路１の入力端における高周波信号より位相が第２の位相差θＨだけ遅れる。すなわち、高遅延モードでは、第３のリターン電流Ｄ３によって信号線路１のインダクタンスＬ１がインダクタンスＬｐに低減されることによって、また第４の電子スイッチ７ｄがＯＮ状態に設定されることによって、低遅延モードの第１の位相差θＬよりも大きな第２の位相差θＨが実現される。
　ここで、高遅延モードでは、第３の電子スイッチ７ｃがＯＦＦ状態に設定される。すなわち、高遅延モードでは、信号線路１の損失を意図的に増加させる処置は施されない。この結果、高遅延モードにおける高周波信号の出力振幅は、低遅延モードにおける出力振幅に近づく。なお、第３の電子スイッチ７ｃは必ずしも必要ではなく、削除してもよい。
　以上が本実施形態に係るデジタル移相回路Ａの全体的な動作であるが、このようなデジタル移相回路Ａは、以下のような効果を奏する。
　すなわち、本実施形態に係るデジタル移相回路Ａは、第１の内側線路２ａまたは第２の内側線路２ｂの外側のみに外側線路３を備える。これに対して、非特許文献１に開示された従来のデジタル制御型の移相回路は、一対の内側接地線路の各々について外側接地線路を備える構成を採用する。したがって、本実施形態によれば、第１の内側線路２ａの外側のみに外側線路３を備えるので、従来よりも小型化が可能なデジタル移相回路Ａを提供することができる。
　また、本実施形態に係るデジタル移相回路Ａは、半導体製造技術を用いることにより第１の内側線路２ａ、第２の内側線路２ｂ及び外側線路３が第１の導電層Ｒ１に形成され、また第１の接地導体４ａ及び第２の接地導体４ｂが絶縁層Ｉを挟んで第１の導電層Ｒ１と対向する第２の導電層Ｒ２に形成される。
　このような本実施形態によれば、デジタル移相回路Ａが形成される半導体チップにおける専有容積を従来よりも小さくすることが可能であり、この結果として例えば半導体チップの小型化を実現することが可能である。また、外側線路３が信号線路１の片側にしかないので、外側線路３が信号線路１の両側にある場合と比較してインダクタンスＬ１を減少させる作用が小さい。
　また、本実施形態に係るデジタル移相回路Ａは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが低遅延モードにおいて同時にＯＮ状態（閉状態）に設定され、また第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが高遅延モードにおいて同時にＯＦＦ状態（開状態）に設定される。
　このような本実施形態によれば、低遅延モードにおいて第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂのいずれか一方のみをＯＮ状態（閉状態）に設定した場合よりも、位相差を大きくすることが可能である。すなわち、本実施形態によれば、低遅延モードにおいて第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂのいずれか一方のみをＯＮ状態（閉状態）に設定した場合よりも高遅延モードに対する位相差を大きく設定することが可能である。
　また、本実施形態に係るデジタル移相回路Ａは、上部電極が信号線路１に接続され、下部電極が第２の接地導体４ｂに接続されるコンデンサ５をさらに備える。このような本実施形態によれば、コンデンサ５を設けない場合に比較して低遅延モードにおける第１の位相差θＬ及び高遅延モードにおける第２の位相差θＨをより大きく設定することができる。
　ここで、本実施形態に係るデジタル移相回路Ａは、コンデンサ５の下部電極を第２の接地導体４ｂに接続したが、これに代えてコンデンサ５の下部電極を第１の接地導体４ａに接続してもよく、あるいはコンデンサ５の下部電極を第１の接地導体４ａ及び第２の接地導体４ｂの両方に接続してもよい。すなわち、本実施形態におけるコンデンサ５は、上部電極が信号線路１に接続され、下部電極が第１の接地導体４ａ及び第２の接地導体４ｂの少なくとも一方に接続されていればよい。
　さらに、本実施形態に係るデジタル移相回路Ａは、コンデンサ５の下部電極と第２の接地導体４ｂとの間に第４の電子スイッチ７ｄ（コンデンサ用電子スイッチ）をさらに備える。
　このような本実施形態によれば、低遅延モードと高遅延モードとでコンデンサ５の接続／非接続を切替えることができるので、低遅延モードにおける第１の位相差θＬと高遅延モードにおける第２の位相差θＨとの差異を大きく設定することができる。
　最後に、このような本実施形態に係るデジタル移相回路Ａを複数用いたデジタル移相器Ｂについて説明する。
　このデジタル移相器Ｂは、図４に示すように、本実施形態に係るデジタル移相回路Ａが複数縦続接続されて構成されている。すなわち、このデジタル移相器Ｂは、第１のデジタル移相回路Ａ１、第２のデジタル移相回路Ａ２、（中略）、第ｎのデジタル移相回路Ａｎ、つまりｎ個のデジタル移相回路Ａが直線状に縦続接続された移相回路である。
　このような本実施形態によれば、第１のデジタル移相回路Ａ１、第２のデジタル移相回路Ａ２、（中略）、第ｎのデジタル移相回路Ａｎの各々が従来のデジタル制御型の移相回路よりも小型なので、従来よりも小型化が可能なデジタル移相器Ｂを提供することが可能である。
　なお、本実施形態のデジタル移相回路Ａにおいて、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂの各サイズが、第２の接地導体４ｂの幅と第１の接地導体４ａの幅とを合わせた幅Ｈ１（図４参照）以上に設定されてもよい。より好ましくは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂの各サイズは、幅Ｈ１と同等か幅Ｈ１よりも多少大きい程度に設定される。これによって第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂにおける損失を低減することができる。
　Ａ…デジタル移相回路、Ｂ…デジタル移相器、Ｉ…絶縁層、Ｒ１…第１の導電層、Ｒ２…第２の導電層、１…信号線路、２ａ…第１の内側線路、２ｂ…第２の内側線路、３…外側線路、４ａ…第１の接地導体、４ｂ…第２の接地導体、５…コンデンサ、６ａ…第１の接続導体、６ｂ…第２の接続導体、６ｃ…第３の接続導体、６ｄ…第４の接続導体、７ａ…第１の電子スイッチ、７ｂ…第２の電子スイッチ、７ｃ…第３の電子スイッチ、７ｄ…第４の電子スイッチ（コンデンサ用電子スイッチ）、８…スイッチ制御部

Claims (11)

  1. 　所定方向に延在する信号線路と、
    　前記信号線路の一方側に離間して配置される第１の内側線路と、
    　前記信号線路の他方側に離間して配置される第２の内側線路と、
    　前記一方側または前記他方側において前記第１の内側線路または前記第２の内側線路よりも前記信号線路から遠い位置に設けられる外側線路と、
    　前記第１の内側線路、前記第２の内側線路及び前記外側線路の各一端側に設けられる第１の接地導体と、
    　前記外側線路の他端側に設けられる第２の接地導体と、
    　前記第１の内側線路の一端と前記第１の接地導体とを接続する第１の接続導体と、
    　前記第２の内側線路の一端と前記第１の接地導体とを接続する第２の接続導体と、
    　前記外側線路の一端と前記第１の接地導体とを接続する第３の接続導体と、
    　前記外側線路の他端と前記第２の接地導体とを接続する第４の接続導体と、
    　前記第１の内側線路の他端と前記第２の接地導体とを開閉自在に接続する第１の電子スイッチと、
    　前記第２の内側線路の他端と前記第２の接地導体とを開閉自在に接続する第２の電子スイッチと
    　を備えるデジタル移相回路。
  2. 　前記第１の接地導体及び前記第２の接地導体は、前記第１の内側線路及び前記第２の内側線路の外側において多層に形成されている請求項１に記載のデジタル移相回路。
  3. 　前記外側線路は、幅が前記第１の内側線路の幅及び前記第２の内側線路の幅よりも広く、かつ多層に形成されている請求項１に記載のデジタル移相回路。
  4. 　前記第１の接地導体及び前記第２の接地導体は、前記第１の内側線路及び前記第２の内側線路の外側において多層に形成され、前記外側線路は、幅が前記第１の内側線路の幅及び前記第２の内側線路の幅よりも広く、かつ多層に形成されている請求項１に記載のデジタル移相回路。
  5. 　前記第１の内側線路、前記第２の内側線路及び前記外側線路は、第１の導電層に形成され、
    　前記第１の接地導体及び前記第２の接地導体は、絶縁層を挟んで前記第１の導電層と対向する第２の導電層に形成される請求項１～４のいずれか一項に記載のデジタル移相回路。
  6. 　前記第１の電子スイッチ及び前記第２の電子スイッチは、低遅延モードにおいて同時に閉状態に設定され、高遅延モードにおいて同時に開状態に設定される請求項１～５のいずれか一項に記載のデジタル移相回路。
  7. 　前記第１の電子スイッチ及び前記第２の電子スイッチは、電界効果トランジスタであり、
    　前記電界効果トランジスタのサイズは、前記第１の接地導体の幅と前記第２の接地導体の幅とを合わせた長さ以上である、
    　請求項１～６のいずれか一項に記載のデジタル移相回路。
  8. 　上部電極が前記信号線路に接続され、下部電極が前記第１の接地導体及び前記第２の接地導体の少なくとも一方に接続されるコンデンサをさらに備える請求項１～７のいずれか一項に記載のデジタル移相回路。
  9. 　前記コンデンサの下部電極と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間にコンデンサ用電子スイッチをさらに備える請求項８に記載のデジタル移相回路。
  10. 　前記コンデンサ用電子スイッチは、低遅延モードにおいて開状態に設定され、高遅延モードにおいて閉状態に設定される請求項９に記載のデジタル移相回路。
  11. 　請求項１～１０のいずれか一項に記載のデジタル移相回路が複数縦続接続されて構成されるデジタル移相器。
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