WO2024018650A1 - デジタル移相器 - Google Patents

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WO2024018650A1
WO2024018650A1 PCT/JP2022/048543 JP2022048543W WO2024018650A1 WO 2024018650 A1 WO2024018650 A1 WO 2024018650A1 JP 2022048543 W JP2022048543 W JP 2022048543W WO 2024018650 A1 WO2024018650 A1 WO 2024018650A1
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WO
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digital phase
phase shift
shift circuit
signal line
connection
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Application number
PCT/JP2022/048543
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English (en)
French (fr)
Inventor
雄介 上道
Original Assignee
株式会社フジクラ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 株式会社フジクラ filed Critical 株式会社フジクラ
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/184—Strip line phase-shifters

Definitions

  • the present invention relates to a digital phase shifter.
  • This application claims priority based on Japanese Patent Application No. 2022-114656 filed in Japan on July 19, 2022, the contents of which are incorporated herein.
  • Patent Document 1 listed below discloses a digitally controlled phase shift circuit (digital phase shift circuit) that targets high frequency signals such as microwaves, quasi-millimeter waves, or millimeter waves.
  • a large number of digital phase shift circuits are actually mounted on a semiconductor substrate in a cascade-connected state. That is, the digital phase shift circuit is a unit in the configuration of an actual digital phase shifter, and a desired function is achieved by cascading several dozen of them.
  • the length of the digital phase shifter becomes long.
  • the present invention has been made in view of the above-mentioned circumstances, and provides a digital phase shifter that can average the distribution of phase shifts caused by weak reflections occurring before and after a connection part in a certain section. do.
  • a digital phase shifter includes a first digital phase shift circuit group in which a plurality of digital phase shift circuits are cascade-connected, and a second digital phase shift circuit group in which a plurality of digital phase shift circuits are cascade-connected.
  • a digital phase shift circuit group in which a plurality of digital phase shift circuits are cascade-connected
  • a second digital phase shift circuit group in which a plurality of digital phase shift circuits are cascade-connected.
  • a digital phase shift circuit group a first digital phase shift circuit located at an end of the first digital phase shift circuit group
  • a second digital phase shift circuit located at an end of the second digital phase shift circuit group.
  • at least one bend-type connection portion for connecting to the phase shift circuit, the digital phase shift circuit comprising: a signal line, a pair of inner lines provided on both sides of the signal line, and the pair of inner lines.
  • a pair of outer lines provided on the outside of the line; a first ground conductor connected to one end of each of the pair of inner lines and the pair of outer lines; a second ground conductor connected to each other end of the pair of outer lines; a ground conductor, at least a pair of electronic switches provided between each other end of the pair of inner lines and the second ground conductor, and a low delay mode in which a return current flows through the pair of inner lines;
  • the circuit is set to a high delay mode in which a return current flows through the pair of outer lines, and the connection part is a first connection part connected to the first digital phase shift circuit, and a first connection part connected to the first digital phase shift circuit.
  • the first connection section includes a first connection line that connects the signal line of the first digital phase shift circuit and the signal line of the third digital phase shift circuit
  • the second connection section connects the signal line of the second digital phase shift circuit and the signal line of the third digital phase shift circuit
  • a capacitor is connected in parallel at least one in the vicinity of the connection position and in the vicinity of the connection position of the signal lines of the two adjacent digital phase shift circuits forming the second digital phase shift circuit group.
  • the first connection line of the first connection part, the first connection line of the second connection part, and the adjacent A capacitor is installed near the connection position between the signal lines of the two digital phase shift circuits forming the second digital phase shift circuit group, and at least one of the connection positions between the signal lines of two adjacent digital phase shift circuits forming the second digital phase shift circuit group. Connect in parallel. Thereby, the distribution of phase shifts caused by weak reflections occurring before and after the connection portion can be averaged over a certain section.
  • a side of the first digital phase shift circuit in the first connection line of the first connection portion and a side of the first connection The capacitor may be connected in parallel to each of the second digital phase shift circuit sides of the first connection line.
  • the first connection portion side of the signal line of the third digital phase shift circuit and the third digital The capacitors may be connected in parallel to each of the second connection portion sides of the signal line of the phase shift circuit.
  • the signal line of the first digital phase shift circuit and the first digital phase shift circuit are connected to each other. Near the connection position of the adjacent fourth digital phase shift circuit with the signal line, and the signal line of the second digital phase shift circuit and the fifth digital phase shift circuit adjacent to the second digital phase shift circuit.
  • the capacitor may be connected in parallel to either one of the phase shift circuits near a connection position with the signal line.
  • a fifth aspect of the present invention is, in the digital phase shifter according to the fourth aspect, the connection between the signal line of the first digital phase shift circuit and the signal line of the fourth digital phase shift circuit.
  • the capacitor is connected in parallel either near the position or near the connection position between the signal line of the second digital phase shift circuit and the signal line of the fifth digital phase shift circuit.
  • the signal line of the second digital phase shift circuit and the signal line of the fifth digital phase shift circuit may be connected.
  • the signal line of the first digital phase shift circuit and the first digital phase shift circuit are connected to each other. Near the connection position of the adjacent fourth digital phase shift circuit with the signal line, and the signal line of the second digital phase shift circuit and the fifth digital phase shift circuit adjacent to the second digital phase shift circuit.
  • the capacitors may be connected in parallel to each of the phase shift circuits in the vicinity of a connection position with the signal line.
  • a seventh aspect of the present invention is, in the digital phase shifter according to the sixth aspect, the connection between the signal line of the first digital phase shift circuit and the signal line of the fourth digital phase shift circuit.
  • the capacitor is connected in parallel near the position, and the capacitor is connected in parallel near the connection position between the signal line of the second digital phase shift circuit and the signal line of the fifth digital phase shift circuit. are connected in parallel to a transmission line provided near the connection position to which the one capacitor is connected in parallel, and the transmission line is connected to the signal line of the first digital phase shift circuit and the signal line of the first digital phase shift circuit.
  • the signal line of the fourth digital phase shift circuit may be connected, or the signal line of the second digital phase shift circuit and the signal line of the fifth digital phase shift circuit may be connected. good.
  • An eighth aspect of the present invention is, in the digital phase shifter according to the sixth aspect, the connection between the signal line of the first digital phase shift circuit and the signal line of the fourth digital phase shift circuit.
  • the capacitor connected in parallel near the position is a first capacitor provided near the connection position between the signal line of the first digital phase shift circuit and the signal line of the fourth digital phase shift circuit.
  • the first transmission line connects the signal line of the first digital phase shift circuit and the signal line of the fourth digital phase shift circuit, and the first transmission line connects the signal line of the first digital phase shift circuit to the signal line of the fourth digital phase shift circuit.
  • the capacitor connected in parallel near the connection position between the signal line of the digital phase shift circuit and the signal line of the fifth digital phase shift circuit is connected to the signal line of the second digital phase shift circuit.
  • the signal line of the fifth digital phase shift circuit may be connected to the signal line of the fifth digital phase shift circuit.
  • the digital phase shifter may include an electronic switch that switches whether or not one end of the capacitor is grounded.
  • a tenth aspect of the present invention is that in the digital phase shifter according to any one of the first to ninth aspects, at least one of the plurality of digital phase shift circuits is a relaxation circuit that relaxes the distribution of phase shift amount. may be taken as
  • An eleventh aspect of the present invention is the digital phase shifter according to any one of the first to tenth aspects, in which the digital phase shift circuit includes the signal line, the first ground conductor, and the second ground conductor. a second capacitor connected between at least one of the conductors, and a second capacitor connected between the signal line and at least one of the first ground conductor and the second ground conductor; A second electronic switch for switching whether or not to be used may also be provided.
  • a twelfth aspect of the present invention is that in the digital phase shifter according to any one of the first to eleventh aspects, the first connection portion is connected to the pair of inner lines of the first digital phase shift circuit. a pair of second connection lines connecting the pair of inner lines of the third digital phase shift circuit; a pair of second connection lines connecting the inner line and the pair of inner lines of the third digital phase shift circuit, above and below the first connection line and the pair of second connection lines; and a via hole connecting at least the pair of second connection lines and the ground layer.
  • a thirteenth aspect of the present invention is the digital phase shifter according to the twelfth aspect, in which the first connection portion connects the pair of outer lines of the first digital phase shift circuit to the third digital phase shifter.
  • a pair of third connection lines may be provided to connect the pair of outer lines of the digital phase shift circuit.
  • the distribution of phase shifts caused by weak reflections occurring before and after the connection portion can be averaged over a certain section.
  • FIG. 2 is a circuit diagram showing a digital phase shifter according to a first embodiment.
  • FIG. 1 is a perspective view showing a digital phase shift circuit according to a first embodiment.
  • FIG. 3 is a diagram illustrating a high delay mode of the digital phase shift circuit according to the first embodiment.
  • FIG. 3 is a diagram illustrating a low delay mode of the digital phase shift circuit according to the first embodiment.
  • FIG. 3 is a plan view showing a connecting portion according to the first embodiment. 6 is a sectional view taken along the line AA in FIG. 5.
  • FIG. FIG. 7 is a cross-sectional view showing a modification of the connecting portion according to the first embodiment.
  • FIG. 7 is a diagram showing a distribution of the amount of phase shift in a comparative example in which a capacitor is removed from the digital phase shifter according to the first embodiment.
  • FIG. 3 is a diagram showing a distribution of phase shift amounts in Example 1 in the digital phase shifter according to the first embodiment.
  • FIG. 2 is a circuit diagram showing a digital phase shifter according to a second embodiment.
  • FIG. 7 is a diagram showing a distribution of phase shift amounts in a comparative example in which a capacitor is removed from the digital phase shifter according to the second embodiment.
  • FIG. 7 is a diagram showing a distribution of phase shift amounts in Example 2 in a digital phase shifter according to a second embodiment.
  • FIG. 7 is a diagram showing a distribution of phase shift amounts in a comparative example in which a capacitor is removed in a modified example of the digital phase shifter according to the second embodiment.
  • FIG. 7 is a diagram showing a distribution of phase shift amounts in Example 3 in a modification of the digital phase shifter according to the second embodiment.
  • FIG. 7 is a circuit diagram showing a digital phase shifter according to a third embodiment.
  • FIG. 7 is a diagram showing a distribution of phase shift amounts in a comparative example in which a capacitor is removed from the digital phase shifter according to the third embodiment.
  • FIG. 7 is a diagram showing a distribution of phase shift amounts in Example 4 in a digital phase shifter according to a third embodiment.
  • FIG. 3 is a circuit diagram showing a digital phase shifter according to a fourth embodiment.
  • FIG. 7 is a diagram showing a distribution of phase shift amounts in a comparative example in which a capacitor is removed in a modified example of the digital phase shifter according to the fourth embodiment.
  • FIG. 7 is a diagram showing a distribution of phase shift amounts in Example 5 in a modification of the digital phase shifter according to the fourth embodiment.
  • FIG. 7 is a circuit diagram around a capacitor according to a fifth embodiment. It is a figure explaining the 1st relaxation circuit of relaxation circuits concerning a 6th embodiment. It is a figure explaining the 1st relaxation circuit of relaxation circuits concerning a 6th embodiment. It is a figure explaining the 1st relaxation circuit of relaxation circuits concerning a 6th embodiment.
  • FIG. 1 is a circuit diagram showing a digital phase shifter 100 according to the first embodiment.
  • the digital phase shifter 100 of the first embodiment includes a plurality of digital phase shift circuits 10 (10-1 to 10-43) and a plurality of connection parts 20 (20-1 to 20-3). and.
  • Such a digital phase shifter 100 shifts the phase of a signal S in a predetermined frequency band using a plurality of cascade-connected digital phase shift circuits 10.
  • the signal S is a high frequency signal having a frequency band such as microwave, quasi-millimeter wave, or millimeter wave.
  • the plurality of digital phase shift circuits 10 are electrically connected in series.
  • FIG. 1 shows an example in which 43 digital phase shift circuits 10 (10-1 to 10-43) are connected in cascade
  • the number of digital phase shift circuits 10 connected in cascade is arbitrary.
  • the 43 cascade-connected digital phase shift circuits 10 are arranged in the order in which the signal S shown by the solid arrow in FIG. 2,...,10-43.
  • the direction in which the signal S flows may be reversed as shown by the dotted arrow in FIG.
  • a plurality of digital phase shift circuits 10 constitute a digital phase shift circuit group 30.
  • the first to tenth digital phase shift circuits 10-1 to 10-10 constitute a digital phase shift circuit group 30-1, and the 12th to 21st digital phase shift circuits 10-12 10-21 constitute a digital phase shift circuit group 30-2.
  • the 23rd to 32nd digital phase shift circuits 10-23 to 10-32 constitute a digital phase shift circuit group 30-3, and the 34th to 43rd digital phase shift circuits 10-34 to 10-32 constitute a digital phase shift circuit group 30-3.
  • -43 constitutes a digital phase shift circuit group 30-4.
  • the digital phase shifter 100 includes a digital phase shift circuit group 30-1 in which a plurality of digital phase shift circuits 10-1 to 10-10 are connected in cascade, and a plurality of digital phase shift circuits 10-12 to 10-. 21 are cascade-connected digital phase shift circuit group 30-2. Further, the digital phase shifter 100 includes a digital phase shift circuit group 30-3 in which a plurality of digital phase shift circuits 10-23 to 10-32 are connected in cascade, and a plurality of digital phase shift circuits 10-34 to 10-43. A group of digital phase shift circuits 30-4 are connected in cascade.
  • the three digital phase shift circuits 10-11, 10-22, and 10-33 do not constitute the digital phase shift circuit group 30.
  • These digital phase shift circuits 10-11, 10-22, and 10-33 are relay digital phase shift circuits provided between the two digital phase shift circuit groups 30.
  • the digital phase shift circuit 10-11 is provided between the digital phase shift circuit group 30-1 and the digital phase shift circuit group 30-2.
  • Digital phase shift circuit 10-22 is provided between digital phase shift circuit group 30-2 and digital phase shift circuit group 30-3.
  • Digital phase shift circuit 10-33 is provided between digital phase shift circuit group 30-3 and digital phase shift circuit group 30-4.
  • the connecting portion 20 has a bend shape and connects the two digital phase shift circuit groups 30.
  • the connection section 20 includes the above-described relay digital phase shift circuit, a first connection section 61 that connects the relay digital phase shift circuit and one of the two digital phase shift circuit groups 30, and a first connection section 61 that connects the relay digital phase shift circuit and one of the two digital phase shift circuit groups 30;
  • a second connection section 62 that connects the circuit to the other of the two digital phase shift circuit groups 30 is provided.
  • the first connecting portion 61 and the second connecting portion 62 each have a 90° bend shape (a shape bent at 90°).
  • the connecting portion 20-1 connects the other end of the digital phase shift circuit group 30-1 opposite to the one end to which the signal S is input and one end of the digital phase shift circuit group 30-2.
  • the first connection part 61 in the connection part 20-1 connects the other end of the digital phase shift circuit group 30-1 opposite to the one end to which the signal S is input, and the digital phase shift circuit 10-11.
  • the second connection portion 62 in the connection portion 20-1 connects the other end of the digital phase shift circuit 10-11 and one end of the digital phase shift circuit group 30-2.
  • connection part 20-1 connects the digital phase shift circuit 10-10 (first digital phase shift circuit) in the digital phase shift circuit group 30-1 (first digital phase shift circuit group) and the digital phase shift circuit
  • the digital phase shift circuit 10-12 (second digital phase shift circuit) in the group 30-2 (second digital phase shift circuit group) is connected.
  • the connecting portion 20-2 connects the other end of the digital phase shift circuit group 30-2 and one end of the digital phase shift circuit group 30-3.
  • the first connection section 61 in the connection section 20-2 connects the other end of the digital phase shift circuit group 30-2 and one end of the digital phase shift circuit 10-22.
  • the second connection portion 62 in the connection portion 20-2 connects the other end of the digital phase shift circuit 10-22 and one end of the digital phase shift circuit group 30-3.
  • the connection part 20-2 connects the digital phase shift circuit 10-21 (first digital phase shift circuit) in the digital phase shift circuit group 30-2 (first digital phase shift circuit group) and the digital phase shift circuit
  • the digital phase shift circuit 10-23 (second digital phase shift circuit) in the group 30-3 (second digital phase shift circuit group) is connected.
  • the connecting portion 20-3 connects the other end of the digital phase shift circuit group 30-3 and one end of the digital phase shift circuit group 30-4.
  • the first connection section 61 in the connection section 20-3 connects the other end of the digital phase shift circuit group 30-3 and one end of the digital phase shift circuit 10-33.
  • the second connection portion 62 in the connection portion 20-3 connects the other end of the digital phase shift circuit 10-33 and one end of the digital phase shift circuit group 30-4.
  • the connection part 20-3 connects the digital phase shift circuit 10-32 (first digital phase shift circuit) in the digital phase shift circuit group 30-3 (first digital phase shift circuit group) and the digital phase shift circuit
  • the digital phase shift circuit 10-34 (second digital phase shift circuit) in the group 30-4 (second digital phase shift circuit group) is connected.
  • the path of the signal S is bent by 90 degrees. Further, by connecting the digital phase shift circuit 10-11 and the digital phase shift circuit group 30-2 through the second connection section 62 of the connection section 20-1, the path of the signal S is bent by 90 degrees. Further, by connecting the digital phase shift circuit group 30-2 and the digital phase shift circuit 10-22 through the first connection section 61 of the connection section 20-2, the path of the signal S is bent by 90 degrees. Further, by connecting the digital phase shift circuit 10-22 and the digital phase shift circuit group 30-3 through the second connection section 62 of the connection section 20-2, the path of the signal S is bent by 90 degrees.
  • the digital phase shift circuit group 30-3 and the digital phase shift circuit 10-33 are connected through the first connection section 61 of the connection section 20-3, the path of the signal S is bent by 90 degrees. Further, by connecting the digital phase shift circuit 10-33 and the digital phase shift circuit group 30-4 through the second connection portion 62 of the connection portion 20-3, the path of the signal S is bent by 90°. In this way, the digital phase shift circuit groups 30-1 to 30-4 are arranged in parallel to each other and connected in a meandering manner by the connecting portions 20-1 to 20-3. Note that details of the connecting portion 20 will be described later.
  • FIG. 2 is a perspective view showing the digital phase shift circuit 10 according to the first embodiment.
  • the digital phase shift circuit 10 includes a signal line 1, a pair of inner lines 2 (first inner line 2a and second inner line 2b), and a pair of outer lines 3 (first outer line 3a). and second outer line 3b), a pair of grounding conductors 4 (first grounding conductor 4a and second grounding conductor 4b), a capacitor 5, a plurality of connection conductors 6, four electronic switches 7 (electronic switches 7a, 7b), , 7c, 7d), and a switch control section 8.
  • the signal line 1 is a linear strip-shaped conductor extending in a predetermined direction. That is, the signal line 1 is a long plate-shaped conductor having a constant width W1, a constant thickness, and a predetermined length. In the example shown in FIG. 2, a signal S flows through the signal line 1 from the front side to the back side.
  • the first inner line 2a is a linear strip-shaped conductor. That is, the first inner line 2a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length. The first inner line 2a extends in the same direction as the signal line 1. The first inner line 2a is provided parallel to the signal line 1, and is spaced apart from the signal line 1 by a predetermined distance M1 on one side (the right side in FIG. 1).
  • the second inner line 2b is a linear strip-shaped conductor. That is, like the first inner line 2a, the second inner line 2b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length. The second inner line 2b extends in the same direction as the signal line 1. The second inner line 2b is provided parallel to the signal line 1, and is spaced apart from the signal line 1 by a predetermined distance M1 on the other side (the left side in FIG. 1).
  • the first outer line 3a is a linear strip-shaped conductor provided on one side of the signal line 1 at a position farther from the signal line 1 than the first inner line 2a.
  • the first outer line 3a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the first outer line 3a is provided parallel to the signal line 1 at a predetermined distance from the signal line 1, with the first inner line 2a sandwiched therebetween.
  • the first outer line 3a extends in the same direction as the signal line 1, similarly to the first inner line 2a and the second inner line 2b.
  • the second outer line 3b is a linear strip-shaped conductor provided on the other side of the signal line 1 at a position farther from the signal line 1 than the second inner line 2b.
  • the second outer line 3b like the first outer line 3a, is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the second outer line 3b is provided parallel to the signal line 1 at a predetermined distance with the second inner line 2b sandwiched therebetween.
  • the second outer line 3b extends in the same direction as the signal line 1, similarly to the first inner line 2a and the second inner line 2b.
  • the first ground conductor 4a is a linear strip-shaped conductor provided at one end of each of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. .
  • the first ground conductor 4a is electrically connected to one end of each of the first inner line 2a, the second inner line 2b, the first outer line 3a, and the second outer line 3b.
  • the first ground conductor 4a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the first ground conductor 4a is provided so as to be orthogonal to the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b extending in the same direction. There is.
  • the first ground conductor 4a is provided below and separated from the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b by a predetermined distance.
  • the first ground conductor 4a is set so that one end in the left-right direction is at approximately the same position as the right edge of the first outer line 3a in the left-right direction. Further, the first ground conductor 4a is set so that its other end in the left-right direction is at approximately the same position as the left side edge of the second outer line 3b in the left-right direction.
  • the second ground conductor 4b is a linear strip-shaped conductor provided at the other end of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. be.
  • the second ground conductor 4b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, like the first ground conductor 4a.
  • the second ground conductor 4b is arranged parallel to the first ground conductor 4a, and similarly to the first ground conductor 4a, the second ground conductor 4b is connected to the first inner line 2a, the second inner line 2b, the first The second outer line 3a and the second outer line 3b are provided so as to be perpendicular to each other.
  • the second ground conductor 4b is provided below and separated from the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b by a predetermined distance.
  • the second ground conductor 4b is set so that one end in the left-right direction is at approximately the same position in the left-right direction as the right edge of the first outer line 3a. Further, the second ground conductor 4b is set so that the other end in the left-right direction is at substantially the same position as the left side edge of the second outer track 3b in the left-right direction. That is, the position of the second ground conductor 4b in the left-right direction is the same as that of the first ground conductor 4a.
  • the capacitor 5 is provided between the other end of the signal line 1 and the second ground conductor 4b.
  • the capacitor 5 has an upper electrode connected to the signal line 1 and a lower electrode electrically connected to the electronic switch 7d.
  • the capacitor 5 is a thin film capacitor with an MIM (Metal Insulator Metal) structure. Note that the capacitor 5 has a capacitance corresponding to the opposing area of the parallel plates.
  • the capacitor 5 may be a comb-tooth capacitor instead of the parallel plate capacitor.
  • connection conductors 6 include at least connection conductors 6a to 6f.
  • the connection conductor 6a is a conductor that electrically and mechanically connects one end of the first inner line 2a and the first ground conductor 4a.
  • the connection conductor 6a is a conductor that extends in the vertical direction, and one end (upper end) is connected to the lower surface of the first inner track 2a, and the other end (lower end) is connected to the upper surface of the first ground conductor 4a. do.
  • connection conductor 6b is a conductor that electrically and mechanically connects one end of the second inner line 2b and the first ground conductor 4a.
  • connection conductor 6b is a conductor that extends in the vertical direction like the connection conductor 6a, and one end (upper end) is connected to the lower surface of the second inner track 2b, and the other end (lower end) is connected to the first ground. Connect to the upper surface of the conductor 4a.
  • connection conductor 6c is a conductor that electrically and mechanically connects one end of the first outer line 3a and the first ground conductor 4a.
  • connection conductor 6c is a conductor that extends in the vertical direction, and one end (upper end) is connected to the lower surface of one end of the first outer line 3a, and the other end (lower end) is connected to the upper surface of the first ground conductor 4a. Connect to.
  • connection conductor 6d is a conductor that electrically and mechanically connects the other end of the first outer line 3a and the second ground conductor 4b.
  • the connecting conductor 6d is a conductor that extends in the vertical direction, and one end (upper end) is connected to the lower surface of the other end of the first outer line 3a, and the other end (lower end) is connected to the lower surface of the second ground conductor 4b. Connect to the top.
  • connection conductor 6e is a conductor that electrically and mechanically connects one end of the second outer line 3b and the first ground conductor 4a.
  • connection conductor 6e is a conductor that extends in the vertical direction, and one end (upper end) is connected to the lower surface of one end of the second outer line 3b, and the other end (lower end) is connected to the upper surface of the first ground conductor 4a. Connect to.
  • connection conductor 6f is a conductor that electrically and mechanically connects the other end of the second outer line 3b and the second ground conductor 4b.
  • connection conductor 6f is a conductor that extends in the vertical direction, and one end (upper end) is connected to the lower surface of the other end of the second outer track 3b, and the other end (lower end) is a conductor that extends in the vertical direction. Connect to the top.
  • the connecting conductor 6g is a conductor that electrically and mechanically connects the other end of the signal line 1 and the upper electrode of the capacitor 5.
  • the connection conductor 6g is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of the other end of the signal line 1, and the other end (lower end) is connected to the upper electrode of the capacitor 5.
  • the electronic switch 7a is connected between the other end of the first inner line 2a and the second ground conductor 4b.
  • the electronic switch 7a is, for example, a MOS type FET (field effect transistor), and has a drain terminal electrically connected to the other end of the first inner line 2a, and a source terminal electrically connected to the second ground conductor 4b.
  • the gate terminal is electrically connected to the switch control section 8.
  • the electronic switch 7a is controlled to be closed or opened based on a gate signal input from the switch control unit 8 to the gate terminal.
  • the closed state is a state in which the drain terminal and the source terminal are electrically connected.
  • the open state is a state in which the drain terminal and the source terminal are not electrically connected and electrical connection is interrupted.
  • the electronic switch 7a brings the other end of the first inner line 2a and the second ground conductor 4b into a conductive state where they are electrically connected or into a disconnected state where the electrical connection is cut off. .
  • the electronic switch 7b is connected between the other end of the second inner line 2b and the second ground conductor 4b.
  • the electronic switch 7b is, for example, a MOS FET, and has a drain terminal connected to the other end of the second inner line 2b, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch control section 8. has been done.
  • the electronic switch 7b is controlled to be closed or opened based on a gate signal input from the switch control unit 8 to the gate terminal. Under the control of the switch control unit 8, the electronic switch 7b brings the other end of the second inner line 2b and the second ground conductor 4b into a conductive state where they are electrically connected or into a disconnected state where the electrical connection is cut off. .
  • the electronic switch 7c is connected between the other end of the signal line 1 and the second ground conductor 4b.
  • the electronic switch 7c is, for example, a MOS FET, and has a drain terminal connected to the other end of the signal line 1, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch control section 8. .
  • the electronic switch 7c is provided at the other end of the signal line 1, but the electronic switch 7c is not limited thereto, and may be provided at one end of the signal line 1. Note that the electronic switch 7c may not be used if it is not necessary.
  • the electronic switch 7c is controlled to be closed or opened based on a gate signal input from the switch control unit 8 to the gate terminal. Under the control of the switch control unit 8, the electronic switch 7c brings the other end of the signal line 1 and the second ground conductor 4b into a conductive state where they are electrically connected, or into a disconnected state where the electrical connection is cut off.
  • the electronic switch 7d is connected in series to the capacitor 5 between the other end of the signal line 1 and the second ground conductor 4b.
  • the electronic switch 7d is, for example, a MOS FET.
  • the electronic switch 7d has a drain terminal connected to the lower electrode of the capacitor 5, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch control section 8.
  • the electronic switch 7d is controlled to be closed or opened based on a gate signal input from the switch control unit 8 to the gate terminal. Under the control of the switch control unit 8, the electronic switch 7d puts the lower electrode of the capacitor 5 and the second ground conductor 4b into a conductive state where they are electrically connected, or into a disconnected state where the electrical connection is cut off.
  • the switch control unit 8 is a control circuit that controls the plurality of electronic switches 7a, 7b, 7c, and 7d.
  • the switch control unit 8 includes four output ports.
  • the switch control unit 8 controls each of the plurality of electronic switches 7 to be in an open state or a closed state individually by outputting an individual gate signal from each output port and supplying it to each gate terminal of the plurality of electronic switches 7. .
  • FIG. 2 shows a schematic perspective view of the digital phase shift circuit 10 so that the mechanical structure of the digital phase shift circuit 10 can be easily understood
  • the actual digital phase shift circuit 10 is constructed by using semiconductor manufacturing technology. , formed as a multilayer structure.
  • the digital phase shift circuit 10 includes a signal line 1, a first inner line 2a, a second inner line 2b, a first outer line 3a, and a second outer line 3b formed on a first conductive layer. has been done.
  • the first ground conductor 4a and the second ground conductor 4b are formed on a second conductive layer that faces the first conductive layer with an insulating layer in between.
  • the components formed in the first conductive layer and the components formed in the second conductive layer are interconnected by a via hole.
  • the plurality of connection conductors 6 correspond to via holes buried in the insulating layer.
  • the digital phase shift circuit 10 has a high delay mode and a low delay mode as operating modes. Digital phase shift circuit 10 operates in high delay mode or low delay mode.
  • FIG. 3 is a diagram illustrating the high delay mode of the digital phase shift circuit 10 according to the first embodiment.
  • the high delay mode is a mode in which a first phase difference is generated in the signal S.
  • the electronic switch 7a and the electronic switch 7b are controlled to be open, and the electronic switch 7d is controlled to be closed.
  • the return current R1 flows through the first outer line 3a and the second outer line 3b, so the inductance value L is larger than in the low delay mode.
  • a larger amount of delay can be obtained than in low delay mode.
  • the electronic switch 7d is closed, the other end of the signal line 1 and the second ground conductor 4b are electrically connected through the capacitor 5, so that the capacitance value C of the digital phase shift circuit 10 It's also big. Therefore, in the high delay mode, a larger amount of delay can be obtained than in the low delay mode.
  • FIG. 4 is a diagram illustrating the low delay mode of the digital phase shift circuit 10 according to the first embodiment.
  • the low delay mode is a mode in which a second phase difference smaller than the first phase difference is generated in the signal S.
  • the electronic switch 7a and the electronic switch 7b are controlled to be in the closed state, and the electronic switch 7d is controlled to be in the open state.
  • the return current R2 flows through the first inner line 2a and the second inner line 2b, so the inductance value L is smaller than in the high delay mode.
  • the amount of delay in low delay mode is smaller than the amount of delay in high delay mode.
  • a capacitor 5 is connected to the other end of the signal line 1, but since the electronic switch 7d is in an open state, the capacitance of the capacitor 5 does not function and is extremely small compared to the capacitance of the capacitor 5. Only a small parasitic capacitance is present. Therefore, in the low delay mode, a smaller delay amount can be obtained than in the high delay mode.
  • the low delay mode it is also possible to intentionally increase the loss of the signal line 1 by controlling the electronic switch 7c to a closed state. This is to make the loss of high frequency signals in the low delay mode comparable to the loss of high frequency signals in the high delay mode.
  • the loss of the high frequency signal in the low delay mode is clearly smaller than the loss of the high frequency signal in the high delay mode.
  • This loss difference causes an amplitude difference in the high frequency signal output from the digital phase shift circuit 10 when the operation mode is switched between the low delay mode and the high delay mode.
  • the digital phase shift circuit 10 may eliminate the amplitude difference by controlling the electronic switch 7c to close in the low delay mode.
  • FIG. 5 is a plan view showing the connection section 20 according to the first embodiment.
  • FIG. 6 is a sectional view taken along line AA in FIG.
  • the digital phase shifter 100 of this embodiment includes three connection parts 20 (connection parts 20-1, 20-2, 20-3), and since the three connection parts 20 have the same configuration, Here, the connection section 20-1 will be explained.
  • the connecting portion 20-1 is interposed between the first connecting portion 61, the second connecting portion 62, and the first connecting portion 61 and the second connecting portion 62.
  • a digital phase shift circuit 10-11 (relay digital phase shift circuit) is provided.
  • the connecting portion 20-1 includes a first connecting portion 61 and a second connecting portion 62, but since the first connecting portion 61 and the second connecting portion 62 have similar configurations, the first connecting portion 61 and the second connecting portion 62 are described here.
  • the connection portion 61 of No. 1 will be explained.
  • the first connection section 61 includes a first connection line 21 , a second connection line 22 , a third connection line 23 , a first ground layer 24 , and a second ground layer 25 .
  • the first connection line 21 is, for example, a long plate-shaped conductor having a constant width W2, a constant thickness, and a predetermined length.
  • the first connection line 21 connects the signal line 1 of the digital phase shift circuit 10-10 and the signal line 1 of the digital phase shift circuit 10-11.
  • the signal S output from the signal line 1 of the digital phase shift circuit 10-10 is input to the signal line 1 of the digital phase shift circuit 10-11 via the first connection line 21.
  • the width W2 of the first connection line 21 may be the same as the width W1 of the signal line 1, or may be wider than the width W1.
  • the second connection line 22 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the second connection line 22 extends in the same direction as the signal line 1 .
  • the second connection line 22 is provided parallel to the first connection line 21 and is separated by a predetermined distance M2.
  • the second connection line 22 is arranged at a predetermined distance M2 from the first connection line 21 on both sides of the first connection line 21.
  • the second connection line 22 placed on one side of the first connection line 21 is referred to as a "second connection line 22a”
  • the second connection line 22 placed on the other side of the first connection line 21 is referred to as a "second connection line 22a”.
  • the second connection line 22 that has been connected may be referred to as a "second connection line 22b.”
  • the predetermined distance M2 may be equal to the predetermined distance M1, or may be shorter than the predetermined distance M1. For example, if the predetermined distance M1 is 10 ⁇ m, the predetermined distance M2 may be set to less than 10 ⁇ m. More preferably, the predetermined distance M2 is, for example, 2.5 ⁇ m or less, and it is desirable to make the second connection line 22 as close to the first connection line 21 as possible. In this embodiment, the second connection line 22 may be brought close to the manufacturing limit or close to the manufacturing limit with respect to the first connection line 21.
  • the second connection line 22 connects the inner line 2 of the digital phase shift circuit 10-10 and the inner line 2 of the digital phase shift circuit 10-11.
  • the second connection line 22a has one end connected to the first inner line 2a of the digital phase shift circuit 10-10, and the other end connected to the first inner line 2a of the digital phase shift circuit 10-11.
  • the second connection line 22b has one end connected to the second inner line 2b of the digital phase shift circuit 10-10, and the other end connected to the second inner line 2b of the digital phase shift circuit 10-11.
  • the third connection line 23 is a strip-shaped conductor provided at a position farther from the first connection line 21 than the second connection line 22 on both sides of the first connection line 21 .
  • the third connection line 23 is provided parallel to the first connection line 21 at a predetermined distance with the second connection line 22 sandwiched therebetween.
  • the third connection line 23 placed on one side of the first connection line 21 is referred to as a "third connection line 23a”
  • the third connection line 23 placed on the other side of the first connection line 21 is referred to as a "third connection line 23a”.
  • the third connection line 23 that has been connected may be referred to as a "third connection line 23b.”
  • the third connection line 23 connects the outer line 3 of the digital phase shift circuit 10-10 and the outer line 3 of the digital phase shift circuit 10-11.
  • the third connection line 23a has one end connected to the first outer line 3a of the digital phase shift circuit 10-10, and the other end connected to the first outer line 3a of the digital phase shift circuit 10-11.
  • the third connection line 23b has one end connected to the second outer line 3b of the digital phase shift circuit 10-10, and the other end connected to the second outer line 3b of the digital phase shift circuit 10-11.
  • the first ground layer 24 is provided above the first connection line 21 and the second connection line 22 at a predetermined distance. It is preferable that the width of the first ground layer 24 extends at least to the side surface 220 on one side of each second connection line 22 .
  • the side surface 220 is a side surface of the second connection line 22 that is opposite to the side on which the first connection line 21 is arranged.
  • the first ground layer 24 is connected to each of the second connection line 22a and the second connection line 22b via via holes 40. As shown in FIG. 5, a plurality of via holes 40 are arranged along the second connection line 22a, and a plurality of via holes 40 are arranged along the second connection line 22b.
  • the second ground layer 25 is provided below and separated from the first connection line 21 and the second connection line 22 by a predetermined distance. It is preferable that the width of the second ground layer 25 extends at least to the side surface 220 on one side of each second connection line 22 .
  • the second ground layer 25 is connected to each of the second connection line 22a and the second connection line 22b via via holes 42. Similar to the via holes 40, a plurality of via holes 42 are arranged along the second connection line 22a, and a plurality of via holes 42 are arranged along the second connection line 22b.
  • FIG. 7 is a sectional view showing a modification of the first connecting portion 61 according to the first embodiment.
  • the first ground layer 24 extends above the third connection line 23
  • the second ground layer 25 extends above the third connection line 23. It may extend to below 23.
  • the first ground layer 24 is connected to each of the second connection line 22a and the second connection line 22b via a via hole 40, and the third connection line 23a and the third connection line It is connected to each of the lines 23b via via holes 41.
  • a plurality of via holes 41 are arranged along the third connection line 23a, and a plurality of via holes 41 are arranged along the third connection line 23b.
  • the second ground layer 25 is connected to each of the second connection line 22a and the second connection line 22b via the via hole 42, and is connected to the third connection line 23a and the third connection line 23b. They are connected to each other via via holes 43.
  • a plurality of via holes 43 are arranged along the third connection line 23a and a plurality of via holes 43 are arranged along the third connection line 23b, similarly to the via holes 41.
  • the first connection portion 61 has the first ground layer 24 and the second ground layer 25, but is not limited to this. It is only necessary to include at least one of the ground layer 24 and the second ground layer 25. That is, it is sufficient that the ground layer is disposed at least one of above and below the first connection line 21.
  • a capacitor 50 is connected in parallel to the connection section 20 having the above configuration.
  • the capacitor 50 is a reactance element that averages out the distribution of phase shifts caused by weak reflections occurring before and after the connection portion 20 .
  • the capacitor 50 is connected in parallel to each of the three connections 20 (connections 20-1, 20-2, 20-3). Specifically, the capacitor 50 is connected in parallel to each of the first connection part 61 and the second connection part 62 in the three connection parts 20 (connection parts 20-1, 20-2, 20-3). There is.
  • the capacitor 50 is, for example, a thin film capacitor with an MIM (Metal Insulator Metal) structure.
  • the capacitor 50 has a capacitance corresponding to the opposing area of the parallel plates.
  • the capacitor 5 may be a comb-tooth capacitor instead of the parallel plate capacitor.
  • the capacitor 50 has an upper electrode connected to the first connection line 21 and a lower electrode electrically grounded. Note that the lower electrode of the capacitor 50 is connected to the first ground layer 24, the second ground layer 25, the ground conductor 4 of the nearest digital phase shift circuit 10, and other grounds (such as the frame ground of the digital phase shifter 100, not shown). ).
  • a capacitor 50 is connected in parallel to one end of the first connection section 61 on the digital phase shift circuit 10-10 side.
  • One end of the first connection part 61 is preferably a connection position (contact point) between the first connection line 21 of the first connection part 61 and the signal line 1 of the digital phase shift circuit 10-10, It may be in the vicinity of the connection position.
  • one end of the first connecting portion 61 may be a region on the digital phase shift circuit 10-10 side when the entire length of the first connecting portion 61 is equally divided into three regions, and is preferably may be the area closest to the digital phase shift circuit 10-10 when the entire length of the first connection portion 61 is equally divided into five areas.
  • the lower electrode of the capacitor 50 is also arranged at the center of the first connection line 21 in the width direction.
  • the ground connecting the lower electrode of the capacitor 50 is the first ground conductor 4a of the digital phase shift circuit 10-10, the first ground layer 24, and the second ground layer 25 near the connection position of the upper electrode. Either of these is preferred.
  • the ground connecting the lower electrode of the capacitor 50 may be located away from the center of the first connection line 21, and may be, for example, the outer line 3 of the digital phase shift circuit 10-10.
  • connection portion 20-1 a capacitor 50 is connected in parallel to the other end of the second connection portion 62 on the digital phase shift circuit 10-12 side.
  • the other end of the second connection part 62 is preferably a connection position (contact point) between the first connection line 21 of the second connection part 62 and the signal line 1 of the digital phase shift circuit 10-12. , may be in the vicinity of the connection position.
  • the other end of the second connection part 62 may be the area on the digital phase shift circuit 10-12 side when the entire length of the second connection part 62 is divided into three areas, Preferably, it may be the area closest to the digital phase shift circuit 10-12 when the entire length of the second connection portion 62 is equally divided into five areas.
  • the lower electrode of the capacitor 50 is also arranged at the center of the first connection line 21 in the width direction.
  • the ground connecting the lower electrode of the capacitor 50 is the second ground conductor 4b of the digital phase shift circuit 10-12, the first ground layer 24, and the second ground layer 25 near the connection position of the upper electrode. Either of these is preferred.
  • the ground connecting the lower electrode of the capacitor 50 may be located away from the center of the first connection line 21, and may be, for example, the outer line 3 of the digital phase shift circuit 10-12.
  • a capacitor 50 is connected in parallel to one end of the first connection section 61 on the digital phase shift circuit 10-21 side. Furthermore, in the connection portion 20-2, a capacitor 50 is connected in parallel to the other end of the second connection portion 62 on the digital phase shift circuit 10-23 side. Similarly, in the connection section 20-3, a capacitor 50 is connected in parallel to one end of the first connection section 61 on the digital phase shift circuit 10-32 side. Further, in the connection portion 20-3, a capacitor 50 is connected in parallel to the other end of the second connection portion 62 on the digital phase shift circuit 10-34 side.
  • FIG. 8A is a diagram showing the distribution of the amount of phase shift in a comparative example in which the capacitor 50 is removed from the digital phase shifter 100 according to the first embodiment.
  • FIG. 8B is a diagram showing the distribution of the phase shift amount in Example 1 in the digital phase shifter 100 according to the first embodiment.
  • the numbers of the digital phase shift circuits 10 (“1" to "43") are plotted on the horizontal axis, and the amount of phase shift for each digital phase shift circuit 10 is plotted on the vertical axis.
  • the phase shift amount distribution shown in FIGS. 8A and 8B shows that the digital phase shift amount from the digital phase shift circuit 10-43 is This was obtained when the circuits 10-43 to 10-1 were sequentially controlled to switch to the low delay mode.
  • the capacitor 5 is installed on the side (ground conductor 4) to which the digital phase shift circuit 10-(n+1) is connected. This is because they are connected to each other.
  • the phase shift amount distributions shown in FIGS. 8A and 8B are obtained when the frequency of the signal S is 30 [GHz] and the capacitance of the capacitor 50 is 20 [fF].
  • the ideal characteristic of the digital phase shifter 100 is that the upper part of the graph shown in FIG. 8 is flat (no distribution of phase shift amount, no change in phase shift amount).
  • the digital phase shift circuit 10 (digital phase shift circuits 10-10 to 10-12, 10-21 to 10-23, 10-32 to 10-34, etc.) near the connection part 20, , it can be seen that a convex portion (a portion where the phase shift amount increases) is generated in the distribution of the phase shift amount.
  • the digital phase shift circuit 10 (digital phase shift circuits 10-10 to 10-12, 10-21 to 10-23, 10-32 to 10-34, etc.) near the connection part 20
  • the convex portion of the distribution of the phase shift amount is smaller, and compared to FIG. 8A, the distribution of the phase shift amount is averaged (flat (or nearly flat)). I understand. Therefore, it can be seen that it is desirable to connect the capacitor 50 in parallel to each of the first connection part 61 and the second connection part 62 of the connection part 20.
  • the first connection part 61 and the second connection part 62 of the connection part 20 are made of transmission lines, and the real part of the characteristic impedance is dominant.
  • the imaginary part cannot be ignored, and these differences cause a weak reflection at the connection part 20, causing a phase shift. It is presumed that this is connected to the distribution of quantity. Based on this assumption, in the first embodiment, an imaginary part element (the capacitor 50 which is a reactance element) is introduced at the location assumed to be the cause (the first connection part 61 and the second connection part 62). As a result, in the first embodiment, the distribution of phase shift amounts is averaged.
  • the digital phase shifter 100 of the present embodiment includes a first digital phase shift circuit group (for example, digital phase shift circuit group 30-1) in which a plurality of digital phase shift circuits 10 are cascade-connected, and a plurality of digital phase shift circuits 10 connected in series.
  • a second digital phase shift circuit group (for example, digital phase shift circuit group 30-2) in which the digital phase shift circuits 10 are cascade-connected, and a first digital phase shift circuit group located at the end of the first digital phase shift circuit group.
  • a type connecting portion eg, connecting portion 20-1
  • the first digital phase shift circuit group may be any of the digital phase shift circuit groups 30-1 to 30-4.
  • the second digital phase shift circuit group may be a digital phase shift circuit group different from the first digital phase shift circuit group. That is, the digital phase shift circuit groups 30-1 to 30-4 may correspond to a first digital phase shift circuit group, or may correspond to a second digital phase shift circuit depending on the relationship with other digital phase shift circuit groups. Sometimes it corresponds to a group. Further, if the connecting portion 20 in which the capacitors 50 are connected in parallel connects the first digital phase shift circuit group and the second digital phase shift circuit group, at least one of the connecting portions 20-1 to 20-3 is connected. It may be one.
  • the digital phase shift circuit 10 includes a signal line 1, a pair of inner lines 2 provided on both sides of the signal line 1, and a pair of outer lines provided outside the pair of inner lines 2. 3.
  • a first ground conductor 4a connected to one end of each of the pair of inner lines 2 and a pair of outer lines 3; a second ground conductor 4b connected to each other end of the pair of outer lines 3;
  • This circuit is set to a high delay mode in which a return current flows through the circuit.
  • a capacitor 50 is connected in parallel to each of the first connection line 21 of the first connection part 61 and the first connection line 21 of the second connection part 62.
  • the first digital phase shift circuit for example, digital phase shift circuit 10-10) side in the first connection portion 61
  • the second digital phase shift circuit for example, digital phase shift circuit 10-10) side in the second connection portion 62
  • FIG. 9 is a circuit diagram showing a digital phase shifter 100A according to the second embodiment.
  • a digital phase shifter 100A in the second embodiment is a digital phase shift circuit 10 included in a digital phase shift circuit group 30-1, and is connected to a connection section 20-1.
  • This embodiment differs from the above embodiment in that a capacitor 50 is connected in parallel only between the circuit 10-10 and the digital phase shift circuit 10-9 adjacent to the digital phase shift circuit 10-10.
  • Between the digital phase shift circuit 10-10 and the digital phase shift circuit 10-9 is preferably a connection position between the signal line 1 of the digital phase shift circuit 10-10 and the signal line 1 of the digital phase shift circuit 10-9. (contact), but it may be located near the connection position.
  • the connection position is slightly shifted toward the digital phase shift circuit 10-10 side from the connection position.
  • the signal line 1 may be the signal line 1, or the signal line 1 on the digital phase shift circuit 10-9 side slightly shifted from the connection position to the digital phase shift circuit 10-9 side.
  • a transmission line not shown
  • that transmission line may be used.
  • the capacitor 50 may be connected in parallel only between the digital phase shift circuit 10-12 connected to the connection part 20-1 and the digital phase shift circuit 10-13 adjacent to the digital phase shift circuit 10-12. good.
  • the capacitor 50 may be connected in parallel only between the digital phase shift circuit 10-21 connected to the connection portion 20-2 and the digital phase shift circuit 10-20 adjacent to the digital phase shift circuit 10-21. good.
  • Even if the capacitor 50 is connected in parallel only between the digital phase shift circuit 10-34 connected to the connection part 20-3 and the digital phase shift circuit 10-35 adjacent to the digital phase shift circuit 10-34, good.
  • the capacitor 50 is connected between the digital phase shift circuit 10-10 and the digital phase shift circuit 10-9, between the digital phase shift circuit 10-12 and the digital phase shift circuit 10-13, and between the digital phase shift circuit 10-21 and the digital phase shift circuit 10-21. between the digital phase shift circuit 10-20, between the digital phase shift circuit 10-23 and the digital phase shift circuit 10-24, between the digital phase shift circuit 10-32 and the digital phase shift circuit 10-31, and A plurality of digital phase shift circuits 10-34 and 10-35 may be connected in parallel. In this case, the capacitor 50 may be connected in parallel near the connection position of the signal line 1 of the two digital phase shift circuits 10. In this case, if the signal lines 1 of the two digital phase shift circuits 10 are connected by a transmission line (not shown), the capacitor 50 may be connected in parallel to the transmission line.
  • FIG. 10A is a diagram showing the distribution of the amount of phase shift in a comparative example in which the capacitor 50 is removed from the digital phase shifter 100A according to the second embodiment.
  • FIG. 10B is a diagram showing the distribution of the amount of phase shift in Example 2 in the digital phase shifter 100A according to the second embodiment. Other conditions are the same as those in FIGS. 8A and 8B.
  • the digital phase shift circuit 10 in the digital phase shift circuit 10 (digital phase shift circuits 10-10 to 10-12, 10-21 to 10-23, 10-32 to 10-34, etc.) near the connection part 20, , it can be seen that a convex portion appears in the distribution of the amount of phase shift.
  • FIG. 10B in the digital phase shift circuit 10 (digital phase shift circuits 10-21 to 10-23, 10-32 to 10-34, etc.) near the connection part 20, the distribution of phase shift amount is It can be seen that the convex portions are smaller and the distribution of the phase shift amount is averaged (flat (or nearly flat)) compared to FIG. 10A. Therefore, it can be seen that it is desirable to connect the capacitor 50 in parallel between the cells of the first and second digital phase shift circuits 10 adjacent to the connection portion 20.
  • FIG. 11A is a diagram showing the distribution of the amount of phase shift in a comparative example in which the capacitor 50 is removed in a modification of the digital phase shifter 100A according to the second embodiment.
  • FIG. 11B is a diagram showing a distribution of phase shift amounts in Example 3 in a modification of the digital phase shifter 100A according to the second embodiment.
  • the signal line 1 of the digital phase shift circuit 10-10 and the signal line 1 of the digital phase shift circuit 10-9 are connected by a transmission line (not shown), and a capacitor 50 is connected to the transmission line. They are connected in parallel. Other conditions are the same as those in FIGS. 8A and 8B.
  • the digital phase shift circuit 10 included in the first digital phase shift circuit group is A first digital phase shift circuit (for example, digital phase shift circuit 10-10) connected to the first digital phase shift circuit (for example, connection part 20-1), and a fourth digital phase shift circuit (for example, A capacitor 50 is connected in parallel with the digital phase shift circuit 10-9).
  • the digital phase shift circuit 10 included in the second digital phase shift circuit group (for example, the digital phase shift circuit group 30-2) and also connected to the connection section 20 (for example, the connection section 20-1) between the second digital phase shift circuit (for example, digital phase shift circuit 10-12) and the fifth digital phase shift circuit (for example, digital phase shift circuit 10-13) adjacent to the second digital phase shift circuit.
  • the capacitors 50 are not connected in parallel.
  • connection part 20 between the digital phase shift circuit 10-10 and the digital phase shift circuit 10-9, and between the digital phase shift circuit 10-12 and the digital
  • an imaginary part element capacitor 50, which is a reactance element
  • FIG. 12 is a circuit diagram showing a digital phase shifter 100B according to the third embodiment.
  • the digital phase shifter 100B in the third embodiment includes a first digital phase shift circuit 10 connected to the connection section 20 when viewed from the connection section 20, and a digital phase shift circuit 10 connected to the connection section 20.
  • This embodiment differs from the above embodiment in that a capacitor 50 is connected in parallel with the second adjacent digital phase shift circuit 10.
  • a digital phase shift circuit 10-10 connected to the connection portion 20-1, and a digital phase shift circuit 10-9 adjacent to the digital phase shift circuit 10-10.
  • a capacitor 50 is connected in parallel between the two.
  • the signal line 1 of the digital phase shift circuit 10-10 and the digital phase shift circuit 10 -9 is the connection position (contact point) with the signal line 1, but it may be in the vicinity of the connection position.
  • the digital phase shift circuit 10-12 connected to the connection part 20-1 and the digital phase shift circuit 10-13 adjacent to the digital phase shift circuit 10-12 A capacitor 50 is connected in parallel between them.
  • the digital phase shift circuit 10-21 connected to the connection part 20-2 and the digital phase shift circuit 10-20 adjacent to the digital phase shift circuit 10-21 are connected to each other.
  • a capacitor 50 is connected in parallel between them.
  • the digital phase shift circuit 10-23 connected to the connection part 20-2 and the digital phase shift circuit 10-24 adjacent to the digital phase shift circuit 10-23 A capacitor 50 is connected in parallel between them.
  • the digital phase shift circuit 10-32 connected to the connection part 20-3 and the digital phase shift circuit 10-31 adjacent to the digital phase shift circuit 10-32 are connected to each other.
  • a capacitor 50 is connected in parallel between them.
  • the digital phase shift circuit 10-34 connected to the connection part 20-3 and the digital phase shift circuit 10-35 adjacent to the digital phase shift circuit 10-34 A capacitor 50 is connected in parallel between them.
  • the capacitor 50 may be connected near the connection position of the signal line 1 of the two digital phase shift circuits 10. In this case, if the signal lines 1 of the two digital phase shift circuits 10 are connected by a transmission line (not shown), the capacitor 50 may be connected in parallel to the transmission line.
  • FIG. 13A is a diagram showing a distribution of the amount of phase shift in a comparative example in which the capacitor 50 is removed from the digital phase shifter 100B according to the third embodiment.
  • FIG. 13B is a diagram showing the distribution of the amount of phase shift in Example 4 in the digital phase shifter 100B according to the third embodiment.
  • Other conditions are the same as those in FIGS. 8A and 8B.
  • the digital phase shift circuit 10 (digital phase shift circuits 10-10 to 10-12, 10-21 to 10-23, 10-32 to 10-34, etc.) near the connection part 20, , it can be seen that a convex portion appears in the distribution of the amount of phase shift.
  • the digital phase shift circuit 10 (digital phase shift circuits 10-10 to 10-12, 10-21 to 10-23, 10-32 to 10-34, etc.) near the connection part 20
  • the convex portions of the phase shift amount distribution are smaller in FIG. 13A, and the phase shift amount distribution is averaged (the difference in unevenness is smaller) compared to FIG. 13A.
  • the capacitor 50 in parallel between the cells of the first and second digital phase shift circuits 10 adjacent to the connection portion 20.
  • the convex portions of the phase shift amount distribution are locally large, but in certain sections (digital phase shift circuits 10-10 to 10-12, 10-21 to 10-23, etc.) are averaged.
  • enlarged convex portions and concave portions portions where the amount of phase shift decreases
  • the relaxation circuit RC of the sixth embodiment described later can be relaxed.
  • the digital phase shifter 100B of the third embodiment is the digital phase shift circuit 10 included in the first digital phase shift circuit group (for example, the digital phase shift circuit group 30-1), and the connection portion 20 A first digital phase shift circuit (for example, digital phase shift circuit 10-10) connected to the first digital phase shift circuit (for example, connection part 20-1), and a fourth digital phase shift circuit (for example, digital phase shift circuit 10-9) and the digital phase shift circuit 10 included in the second digital phase shift circuit group (for example, digital phase shift circuit group 30-2), which is also connected to the connecting portion 20 (for example, A second digital phase shift circuit (for example, digital phase shift circuit 10-12) connected to the connecting portion 20-1) and a fifth digital phase shift circuit (for example, digital phase shift circuit) adjacent to the second digital phase shift circuit A capacitor 50 is connected in parallel between each of the phase circuits 10-13).
  • a first digital phase shift circuit for example, digital phase shift circuit 10-10 connected to the first digital phase shift circuit (for example, connection part 20-1)
  • a fourth digital phase shift circuit for example, digital phase shift circuit
  • the imaginary part element is placed at a location assumed to be the cause of weak reflection in the connection part 20 (between the cells of the first and second digital phase shift circuits 10 seen from the connection part 20).
  • the capacitor 50 which is a reactance element
  • FIG. 14 is a circuit diagram showing a digital phase shifter 100C according to the fourth embodiment.
  • the digital phase shifter 100C in the fourth embodiment has capacitors 50 connected in parallel to both sides of the digital phase shift circuit 10 (relay digital phase shift circuit) included in the connection section 20. , which is different from the above embodiment.
  • connection portion 20-1 a capacitor 50 is connected in parallel to one end of the signal line 1 of the digital phase shift circuit 10-11 on the first connection portion 61 side.
  • One end of the digital phase shift circuit 10-11 is preferably a connection position (contact point) between the signal line 1 of the digital phase shift circuit 10-11 and the first connection line 21 of the first connection section 61. , may be in the vicinity of the connection position.
  • connection portion 20-1 a capacitor 50 is connected in parallel to the other end of the signal line 1 of the digital phase shift circuit 10-11 on the second connection portion 62 side.
  • the other end of the digital phase shift circuit 10-11 is preferably a connection position (contact) between the signal line 1 of the digital phase shift circuit 10-11 and the first connection line 21 of the second connection section 62. may be located near the connection position.
  • a capacitor 50 is connected in parallel to one end of the signal line 1 of the digital phase shift circuit 10-22 on the first connection section 61 side. Further, in the connection portion 20-2, a capacitor 50 is connected in parallel to the other end of the signal line 1 of the digital phase shift circuit 10-22 on the second connection portion 62 side. Similarly, in the connection section 20-3, a capacitor 50 is connected in parallel to one end of the signal line 1 of the digital phase shift circuit 10-33 on the first connection section 61 side. Furthermore, in the connection portion 20-3, a capacitor 50 is connected in parallel to the other end of the signal line 1 of the digital phase shift circuit 10-33 on the second connection portion 62 side.
  • FIG. 15A is a diagram showing the distribution of the amount of phase shift in a comparative example in which the capacitor 50 is removed in a modified example of the digital phase shifter 100C according to the fourth embodiment.
  • FIG. 15B is a diagram showing the distribution of the phase shift amount in Example 5 in a modification of the digital phase shifter 100C according to the fourth embodiment. Other conditions are the same as those in FIGS. 8A and 8B.
  • the digital phase shift circuit 10 (digital phase shift circuits 10-10 to 10-12, 10-21 to 10-23, 10-32 to 10-34, etc.) near the connection part 20, , it can be seen that a convex portion appears in the distribution of the amount of phase shift.
  • the digital phase shift circuit 10 (digital phase shift circuits 10-10 to 10-12, 10-21 to 10-23, 10-32 to 10-34, etc.) near the connection part 20
  • the convex portions of the phase shift amount distribution are smaller in FIG. 15A, and the phase shift amount distribution is averaged (the difference in unevenness is smaller) compared to FIG. 15A.
  • the capacitor 50 in parallel between the cells of the first and second digital phase shift circuits 10 adjacent to the connection portion 20.
  • the convex portions of the phase shift amount distribution are locally large, but in certain sections (digital phase shift circuits 10-10 to 10-12, 10-21 to 10-23, etc.) are averaged.
  • enlarged convex portions and concave portions can be alleviated by applying the relaxation circuit RC of the sixth embodiment, which will be described later. The number of applications can be reduced.
  • the digital phase shifter 100C of the fourth embodiment is configured to connect the first connection portion 61 side and the second A capacitor is connected in parallel to each of the connecting portions 62 side. In this way, an imaginary part element (reactance By introducing the element capacitor 50), it is possible to average out the distribution of the amount of phase shift.
  • FIG. 16 is a circuit diagram around the capacitor 50 according to the fifth embodiment.
  • an electronic switch 51 is provided on the lower electrode side of a capacitor 50 that averages the distribution of the amount of phase shift. Note that the electronic switch 51 may be provided on the upper electrode side of the capacitor 50.
  • Electronic switch 51 shown in FIG. 16 is connected in series to capacitor 50 between the lower electrode of capacitor 50 and ground.
  • the electronic switch 51 is, for example, a MOS FET.
  • the electronic switch 51 has a drain terminal connected to the lower electrode of the capacitor 50, a source terminal connected to the ground, and a gate terminal connected to the switch control section 8 (see FIG. 1).
  • the electronic switch 51 is controlled to be closed or opened based on a gate signal input from the switch control unit 8 to the gate terminal. Under the control of the switch control unit 8, the electronic switch 51 is placed in a conductive state in which the lower electrode of the capacitor 50 and the ground are electrically connected, or in a disconnected state in which the electrical connection is interrupted. Note that the electronic switch 51 may be a bipolar transistor (BJT) or the like.
  • BJT bipolar transistor
  • the fifth embodiment includes an electronic switch 51 that switches whether or not to ground one end side (lower electrode side) of the capacitor 50.
  • the electronic switch 51 is turned ON (closed state) when the desired frequency band of the signal S is the first frequency band, and turned OFF (open state) when the desired frequency band of the signal S is the second frequency band.
  • the effect of the capacitor 50 can be suitably demonstrated according to each desired frequency band.
  • At least one of the digital phase shift circuits 10-1 to 10-43 described above is configured to reduce the weak
  • This is a relaxation circuit RC that alleviates the distribution of the amount of phase shift caused by reflection.
  • the relaxation circuit RC includes a first relaxation circuit RC1 and a second relaxation circuit RC2, as described later.
  • the first relaxation circuit RC1 is a digital phase shift circuit 10 having a large phase shift amount compared to the digital phase shift circuits 10 other than the relaxation circuit RC (the first relaxation circuit RC1, the second relaxation circuit RC2). This is a circuit that alleviates the concavity in the distribution of the amount of phase shift.
  • the second relaxation circuit RC2 is a digital phase shift circuit 10 having a smaller phase shift amount than the digital phase shift circuits 10 other than the relaxation circuit RC (the first relaxation circuit RC1, the second relaxation circuit RC2), and is This circuit alleviates the convex portion of the phase shift amount distribution.
  • the digital phase shift circuit 10-43 may be the second relaxation circuit RC2. Further, the digital phase shift circuits 10-39 and 10-40 may be used as the first relaxation circuit RC1. Note that the specific configuration of the relaxation circuit RC (first relaxation circuit RC1, second relaxation circuit RC2) will be described later.
  • ⁇ Relaxation circuit> ⁇ First relaxation circuit ⁇ 17A, 17B, 17C, and 17D are diagrams for explaining the first relaxation circuit RC1 of the relaxation circuits RC according to the sixth embodiment.
  • the basic configuration of the first relaxation circuit RC1 is similar to that of the digital phase shift circuit 10 (hereinafter referred to as "standard digital phase shift circuit ST") other than the relaxation circuit RC (first relaxation circuit RC1, second relaxation circuit RC2). The same is true.
  • the first relaxation circuit RC1 has a slightly different configuration from the standard digital phase shift circuit ST so that it has a larger amount of phase shift than the standard digital phase shift circuit ST.
  • the first relaxation circuit RC1 has a configuration that satisfies at least one of the conditions listed below.
  • ⁇ Condition 1 The length is longer than the standard digital phase shift circuit ST.
  • ⁇ Condition 2 The distance between the signal line 1 and the inner line 2 is shorter than the standard digital phase shift circuit ST.
  • ⁇ Condition 3 The signal line 1 and the outer line 3 is longer than the standard digital phase shift circuit ST.
  • Condition 4 The capacitor 5 is larger than the standard digital phase shift circuit ST.
  • Condition 5 The electronic switches 7a and 7b are larger than the standard digital phase shift circuit ST.
  • FIG. 17A is a diagram showing a first relaxation circuit RC1 that satisfies the above "condition 1".
  • the first relaxation circuit RC1 shown in FIG. 17A has a length (length of the signal line 1, inner line 2, outer line 3, etc.) Pa that is longer than the length P of the standard digital phase shift circuit ST.
  • FIG. 17B is a diagram showing a first relaxation circuit RC1 that satisfies the above "condition 2".
  • the first relaxation circuit RC1 shown in FIG. 17B has a distance Qa between the signal line 1 and the inner line 2 (the first inner line 2a and the second inner line 2b) compared to the signal line 1 in the standard digital phase shift circuit ST. It is shorter than the distance Q to the inner line 2 (first inner line 2a and second inner line 2b).
  • FIG. 17C is a diagram showing the first relaxation circuit RC1 that satisfies the above "condition 3".
  • the first relaxation circuit RC1 shown in FIG. 17C has a distance Ra between the signal line 1 and the outer line 3 (first outer line 3a and second outer line 3b) than the signal line 1 in the standard digital phase shift circuit ST. It is longer than the distance R to the outer line 3 (the first outer line 3a and the second outer line 3b).
  • FIG. 17D is a diagram showing the first relaxation circuit RC1 that satisfies the above "condition 4".
  • the size of the capacitor 5 is larger than the size of the capacitor 5 in the standard digital phase shift circuit ST.
  • the first relaxation circuit RC1 that satisfies the above-mentioned "Condition 5" has the electronic switch 7a and the electronic switch 7b (see FIGS. 2 to 4) having the same size as that of a standard digital phase shift circuit. The size is larger than that of the ST electronic switch 7a and the electronic switch 7b.
  • the first relaxation circuit RC1 has a large phase shift amount compared to the standard digital phase shift circuit ST. Therefore, by using the first relaxation circuit RC1 in place of the standard digital phase shift circuit ST, the amount of phase shift can be increased. Therefore, for example, if the distribution of the amount of phase shift caused by weak reflection occurring before and after the connection portion 20 has a concave portion, the first relaxation circuit RC1 can be used to alleviate the concave portion. be able to.
  • ⁇ Second relaxation circuit ⁇ 18A, FIG. 18B, FIG. 18C, and FIG. 18D are diagrams for explaining the second relaxation circuit RC2 of the relaxation circuits RC according to the sixth embodiment.
  • the basic configuration of the second relaxation circuit RC2 is substantially the same as that of the standard digital phase shift circuit ST, similar to the first relaxation circuit RC1.
  • the second relaxation circuit RC2 has a slightly different configuration from the standard digital phase shift circuit ST so that it has a smaller phase shift amount than the standard digital phase shift circuit ST.
  • the second relaxation circuit RC2 has a configuration that satisfies at least one of the conditions listed below.
  • ⁇ Condition 1 The length is shorter than the standard digital phase shift circuit ST.
  • ⁇ Condition 2 The distance between the signal line 1 and the inner line 2 is longer than the standard digital phase shift circuit ST.
  • ⁇ Condition 3 The signal line 1 and the outer line 3 is shorter than the standard digital phase shift circuit ST.
  • Condition 4 The capacitor 5 is smaller than the standard digital phase shift circuit ST.
  • Condition 5 The electronic switches 7a and 7b are smaller than the standard digital phase shift circuit ST.
  • FIG. 18A is a diagram showing a second relaxation circuit RC2 that satisfies the above "condition 1".
  • the second relaxation circuit RC2 shown in FIG. 18A has a length Pa (length of the signal line 1, inner line 2, outer line 3, etc.) shorter than the length P of the standard digital phase shift circuit ST.
  • FIG. 18B is a diagram showing a second relaxation circuit RC2 that satisfies the above "condition 2".
  • the distance Qa between the signal line 1 and the inner line 2 (the first inner line 2a and the second inner line 2b) is different from the signal line 1 in the standard digital phase shift circuit ST. It is longer than the distance Q to the inner line 2 (first inner line 2a and second inner line 2b).
  • FIG. 18C is a diagram showing a second relaxation circuit RC2 that satisfies the above "condition 3".
  • the second relaxation circuit RC2 shown in FIG. 18C has a distance Ra between the signal line 1 and the outer line 3 (first outer line 3a and second outer line 3b) than the signal line 1 in the standard digital phase shift circuit ST. It is shorter than the distance R to the outer line 3 (the first outer line 3a and the second outer line 3b).
  • FIG. 18D is a diagram showing a second relaxation circuit RC2 that satisfies the above "condition 4".
  • the size of the capacitor 5 is smaller than the size of the capacitor 5 in the standard digital phase shift circuit ST.
  • the second relaxation circuit RC2 that satisfies the above-mentioned "Condition 5" has the size of the electronic switch 7a and the electronic switch 7b (see FIGS. 2 to 4) equal to that of a standard digital phase shift circuit. The size is smaller than that of the ST electronic switch 7a and the electronic switch 7b.
  • the second relaxation circuit RC2 has a small phase shift amount compared to the standard digital phase shift circuit ST. Therefore, by using the second relaxation circuit RC2 in place of the standard digital phase shift circuit ST, the amount of phase shift can be reduced. Therefore, for example, if the distribution of the amount of phase shift caused by weak reflection occurring before and after the connection portion 20 has a convex portion, the convex portion can be removed by using the second relaxation circuit RC2. It can be relaxed.
  • a plurality of digital phase shift circuit groups 30 in which a plurality of digital phase shift circuits 10 are cascade-connected, and one or more bends connecting between two digital phase shift circuit groups 30 are provided.
  • At least one of the digital phase shift circuits 10 forming at least one digital phase shift circuit group 30 is a relaxation circuit RC that relaxes the distribution of the amount of phase shift. Therefore, the distribution of the amount of phase shift caused by weak reflection occurring before and after the connecting portion 20 can be further alleviated.
  • the above relaxation circuit RC includes a first relaxation circuit RC1 which is a digital phase shift circuit 10 having a large amount of phase shift compared to the standard digital phase shift circuit ST, and a first relaxation circuit RC1 which is a digital phase shift circuit 10 having a large phase shift amount compared to the standard digital phase shift circuit ST. It includes at least one of the second relaxation circuit RC2, which is a digital phase shift circuit 10 having a small phase shift amount.
  • the first relaxation circuit RC1 concavities in the phase shift amount distribution can be alleviated
  • the second relaxation circuit RC2 convex portions in the phase shift amount distribution can be alleviated. In this way, by using the first relaxation circuit RC1 and the second relaxation circuit RC2, it is possible to cope with whether the phase shift distribution has a concave portion or a convex portion. It is.
  • the present invention is not limited to the above embodiment and can be freely modified within the scope of the present invention.
  • the frequency of the signal S is 30 [GHz]
  • the frequency of the signal S may be other than 30 [GHz].
  • it may be any frequency in a frequency band such as microwave, sub-millimeter wave, or millimeter wave.
  • the digital phase shift circuit 10 includes the capacitor 5 (second capacitor) has been described, but a configuration in which the capacitor 5 is not provided is also possible.
  • the electronic switch 7d (second electronic switch) connected to the lower electrode of the capacitor 5 may also be omitted.
  • connection line 23b... third connection line, 24... First ground layer, 25... Second ground layer, 30... Digital phase shift circuit group, 30-1 to 30-4... Digital phase shift circuit group, 40 to 43... Via hole, 50... Capacitor (first capacitor), 51...electronic switch (first electronic switch), 61...first connection part, 62...second connection part, 100...digital phase shifter, 100A to 100D...digital phase shifter, 220... Side surface, R1...Return current, R2...Return current, Ra...Distance, RC...Relaxation circuit, RC1...First relaxation circuit, RC2...Second relaxation circuit, S...Signal

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Abstract

デジタル移相器は、第１のデジタル移相回路群の端部に位置する第１のデジタル移相回路と、第２のデジタル移相回路群の端部に位置する第２のデジタル移相回路とを接続し、第３のデジタル移相回路を含むベンド型の接続部を備え、第１の接続部の第１の接続線路、第２の接続部の第１の接続線路、第１のデジタル移相回路群をなす隣接する２つのデジタル移相回路の接続位置近傍、及び第２のデジタル移相回路群をなす隣接する２つのデジタル移相回路の接続位置近傍の少なくとも１つに、コンデンサが並列接続されている。

Description

デジタル移相器
　本発明は、デジタル移相器に関する。
　本願は、２０２２年７月１９日に、日本に出願された特願２０２２－１１４６５６号に基づき優先権を主張し、その内容をここに援用する。
　下記特許文献１には、マイクロ波、準ミリ波、又はミリ波等の高周波信号を対象とするデジタル制御型の移相回路（デジタル移相回路）が開示されている。このデジタル移相回路は、実際には多数が縦続接続された状態で半導体基板上に実装される。即ち、デジタル移相回路は、実際のデジタル移相器の構成における単位ユニットであり、数十個が縦続接続されることによって所望の機能を発揮する。
　デジタル移相器の構成が、上記のデジタル移相回路が一列に繋げられた構成である場合にはデジタル移相器の長さが長くなる。デジタル移相器の長さを短くするためには、デジタル移相器の構成を、折れ曲がりの構造を有するベンド型の線路等の接続部を用いて折り曲げた構成にすることが考えられる。
A Ka-band Digitally-Controlled Phase Shifter with sub-degree Phase Precision (2016,IEEE,RFIC)
　ところで、多数のデジタル移相回路が縦続接続された構成のデジタル位相器においては、移相量に分布が生じないことが望ましい。しかしながら、上述したベンド型の線路等の接続部を用いて折り曲げた構成のデジタル位相器は、良好な入出力インピーダンス整合が取られている状況においても、接続部の前後で生ずる微弱な反射に起因して移相量に分布が生じてしまう。
　本発明は、上記事情に鑑みてなされたものであり、接続部の前後で生ずる微弱な反射に起因して生ずる移相量の分布をある区間で平均化することができるデジタル移相器を提供する。
　本発明の第１の態様に係るデジタル移相器は、複数のデジタル移相回路が縦続接続された第１のデジタル移相回路群と、複数のデジタル移相回路が縦続接続された第２のデジタル移相回路群と、前記第１のデジタル移相回路群の端部に位置する第１のデジタル移相回路と、前記第２のデジタル移相回路群の端部に位置する第２のデジタル移相回路とを接続するベンド型の接続部と、を少なくとも一つずつ備え、前記デジタル移相回路は、信号線路、前記信号線路の両側に設けられた一対の内側線路、前記一対の内側線路の外側に設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも有し、前記一対の内側線路にリターン電流が流れる低遅延モード又は前記一対の外側線路にリターン電流が流れる高遅延モードに設定される回路であり、前記接続部は、前記第１のデジタル移相回路に接続される第１の接続部と、前記第２のデジタル移相回路に接続される第２の接続部と、前記デジタル移相回路であって、前記第１の接続部と前記第２の接続部との間に介在する第３のデジタル移相回路と、を備え、前記第１の接続部は、前記第１のデジタル移相回路の前記信号線路と前記第３のデジタル移相回路の前記信号線路とを接続する第１の接続線路を備え、且つ、前記第２の接続部は、前記第２のデジタル移相回路の前記信号線路と前記第３のデジタル移相回路の前記信号線路とを接続する  第１の接続線路を備え、前記第１の接続部の前記第１の接続線路、前記第２の接続部の前記第１の接続線路、前記第１のデジタル移相回路群をなす隣接する２つの前記デジタル移相回路の前記信号線路同士の接続位置近傍、及び前記第２のデジタル移相回路群をなす隣接する２つの前記デジタル移相回路の前記信号線路同士の接続位置近傍の少なくとも１つに、コンデンサが並列接続されている。
　本発明の第１の態様に係るデジタル移相器では、第１の接続部の第１の接続線路、第２の接続部の第１の接続線路、第１のデジタル移相回路群をなす隣接する２つのデジタル移相回路の信号線路同士の接続位置近傍、及び第２のデジタル移相回路群をなす隣接する２つのデジタル移相回路の信号線路同士の接続位置近傍の少なくとも１つに、コンデンサを並列接続する。これにより、接続部の前後で生ずる微弱な反射に起因して生ずる移相量の分布をある区間で平均化することができる。
　本発明の第２の態様は、第１の態様のデジタル移相器において、前記第１の接続部の前記第１の接続線路における前記第１のデジタル移相回路側と、前記第２の接続部の前記第１の接続線路における前記第２のデジタル移相回路側のそれぞれに、前記コンデンサが並列接続されてもよい。
　本発明の第３の態様は、第１または第２の態様のデジタル移相器において、前記第３のデジタル移相回路の前記信号線路における前記第１の接続部側と、前記第３のデジタル移相回路の前記信号線路における前記第２の接続部側のそれぞれに、前記コンデンサが並列接続されてもよい。
　本発明の第４の態様は、第１から第３の態様のいずれか一つのデジタル移相器において、前記第１のデジタル移相回路の前記信号線路と、前記第１のデジタル移相回路に隣接する第４のデジタル移相回路の前記信号線路との接続位置近傍、及び、前記第２のデジタル移相回路の前記信号線路と、前記第２のデジタル移相回路に隣接する第５のデジタル移相回路の前記信号線路との接続位置近傍、のいずれか一方に、前記コンデンサが並列接続されてもよい。
　本発明の第５の態様は、第４の態様のデジタル移相器において、前記第１のデジタル移相回路の前記信号線路と、前記第４のデジタル移相回路の前記信号線路との前記接続位置近傍、及び前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路との前記接続位置近傍、のいずれか一方に並列接続されている前記コンデンサは、前記一方の接続位置近傍に設けられている伝送線路に並列接続され、前記伝送線路は、前記第１のデジタル移相回路の前記信号線路と前記第４のデジタル移相回路の前記信号線路とを接続する、または、前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路とを接続してもよい。
　本発明の第６の態様は、第１から第４の態様のいずれか一つのデジタル移相器において、前記第１のデジタル移相回路の前記信号線路と、前記第１のデジタル移相回路に隣接する第４のデジタル移相回路の前記信号線路との接続位置近傍、及び、前記第２のデジタル移相回路の前記信号線路と、前記第２のデジタル移相回路に隣接する第５のデジタル移相回路の前記信号線路との接続位置近傍、のそれぞれに、前記コンデンサが並列接続されてもよい。
　本発明の第７の態様は、第６の態様のデジタル移相器において、前記第１のデジタル移相回路の前記信号線路と、前記第４のデジタル移相回路の前記信号線路との前記接続位置近傍に並列接続される前記コンデンサ、及び前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路との前記接続位置近傍に並列接続される前記コンデンサのいずれか一方は、前記一方のコンデンサが並列接続される前記接続位置近傍に設けられている伝送線路に並列接続され、前記伝送線路は、前記第１のデジタル移相回路の前記信号線路と前記第４のデジタル移相回路の前記信号線路とを接続する、または、前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路とを接続してもよい。
　本発明の第８の態様は、第６の態様のデジタル移相器において、前記第１のデジタル移相回路の前記信号線路と、前記第４のデジタル移相回路の前記信号線路との前記接続位置近傍に並列接続される前記コンデンサは、前記第１のデジタル移相回路の前記信号線路と、前記第４のデジタル移相回路の前記信号線路との前記接続位置近傍に設けられている第１の伝送線路に並列接続され、前記第１の伝送線路は、前記第１のデジタル移相回路の前記信号線路と前記第４のデジタル移相回路の前記信号線路とを接続し、前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路との前記接続位置近傍に並列接続される前記コンデンサは、前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路との前記接続位置近傍に設けられている第２の伝送線路に並列接続され、前記第２の伝送線路は、前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路とを接続してもよい。
　本発明の第９の態様は、第１から第８の態様のいずれか一つのデジタル移相器において、前記コンデンサの一端側を接地させるか否かを切り替える電子スイッチを備えてもよい。
　本発明の第１０の態様は、第１から第９の態様のいずれか一つのデジタル移相器において、複数の前記デジタル移相回路の少なくとも１つは、移相量の分布を緩和する緩和回路とされてもよい。
　本発明の第１１の態様は、第１から第１０の態様のいずれか一つのデジタル移相器において、前記デジタル移相回路は、前記信号線路と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に接続される第２のコンデンサと、前記信号線路と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に前記第２のコンデンサを接続するか否かを切り替える第２の電子スイッチと、を備えてもよい。
　本発明の第１２の態様は、第１から第１１の態様のいずれか一つのデジタル移相器において、前記第１の接続部は、前記第１のデジタル移相回路の前記一対の内側線路と前記第３のデジタル移相回路の前記一対の内側線路とを接続する一対の第２の接続線路を備え、且つ、前記第２の接続部は、前記第２のデジタル移相回路の前記一対の内側線路と前記第３のデジタル移相回路の前記一対の内側線路とを接続する一対の第２の接続線路を備え、前記第１の接続線路及び前記一対の第２の接続線路の上方及び下方の少なくとも一方に配置されるグランド層と、少なくとも前記一対の第２の接続線路と前記グランド層とを接続するビアホールと、を備えてもよい。
　本発明の第１３の態様は、第１２の態様のデジタル移相器において、前記第１の接続部は、前記第１のデジタル移相回路の前記一対の外側線路と前記第３のデジタル移相回路の前記一対の外側線路とを接続する一対の第３の接続線路を備え、且つ、前記第２の接続部は、前記第２のデジタル移相回路の前記一対の外側線路と前記第３のデジタル移相回路の前記一対の外側線路とを接続する一対の第３の接続線路を備えてもよい。
　上記本発明の一態様によれば、接続部の前後で生ずる微弱な反射に起因して生ずる移相量の分布をある区間で平均化することができる。
第１実施形態に係るデジタル移相器を示す回路図である。 第１実施形態に係るデジタル移相回路を示す斜視図である。 第１実施形態に係るデジタル移相回路の高遅延モードを説明する図である。 第１実施形態に係るデジタル移相回路の低遅延モードを説明する図である。 第１実施形態に係る接続部を示す平面図である。 図５中のＡ－Ａ線に沿う矢視断面図である。 第１実施形態に係る接続部の変形例を示す断面図である。 第１実施形態に係るデジタル移相器において、コンデンサを削除した比較例の移相量の分布を示す図である。 第１実施形態に係るデジタル移相器において、実施例１の移相量の分布を示す図である。 第２実施形態に係るデジタル移相器を示す回路図である。 第２実施形態に係るデジタル移相器において、コンデンサを削除した比較例の移相量の分布を示す図である。 第２実施形態に係るデジタル移相器において、実施例２の移相量の分布を示す図である。 第２実施形態に係るデジタル移相器の変形例において、コンデンサを削除した比較例の移相量の分布を示す図である。 第２実施形態に係るデジタル移相器の変形例において、実施例３の移相量の分布を示す図である。 第３実施形態に係るデジタル移相器を示す回路図である。 第３実施形態に係るデジタル移相器において、コンデンサを削除した比較例の移相量の分布を示す図である。 第３実施形態に係るデジタル移相器において、実施例４の移相量の分布を示す図である。 第４実施形態に係るデジタル移相器を示す回路図である。 第４実施形態に係るデジタル移相器の変形例において、コンデンサを削除した比較例の移相量の分布を示す図である。 第４実施形態に係るデジタル移相器の変形例において、実施例５の移相量の分布を示す図である。 第５実施形態に係るコンデンサ周辺の回路図である。 第６実施形態に係る緩和回路のうちの第１緩和回路を説明する図である。 第６実施形態に係る緩和回路のうちの第１緩和回路を説明する図である。 第６実施形態に係る緩和回路のうちの第１緩和回路を説明する図である。 第６実施形態に係る緩和回路のうちの第１緩和回路を説明する図である。 第６実施形態に係る緩和回路のうちの第２緩和回路を説明する図である。 第６実施形態に係る緩和回路のうちの第２緩和回路を説明する図である。 第６実施形態に係る緩和回路のうちの第２緩和回路を説明する図である。 第６実施形態に係る緩和回路のうちの第２緩和回路を説明する図である。
　以下、図面を参照して本発明の実施形態によるデジタル移相器について詳細に説明する。
（第１実施形態）
〈デジタル移相器〉
　図１は、第１実施形態に係るデジタル移相器１００を示す回路図である。図１に示す通り、第１実施形態のデジタル移相器１００は、複数のデジタル移相回路１０（１０－１～１０－４３）と、複数の接続部２０（２０－１～２０－３）と、を備える。このようなデジタル移相器１００は、所定の周波数帯域の信号Ｓを、縦続接続された複数のデジタル移相回路１０によって移相する。信号Ｓは、マイクロ波、 準ミリ波、又はミリ波等の周波数帯域を有する高周波信号である。
　複数のデジタル移相回路１０は、電気的に縦続接続されている。図１では、４３個のデジタル移相回路１０（１０－１～１０－４３）が縦続接続されている例を図示しているが、縦続接続されるデジタル移相回路１０の数は任意である。図１に示す例では、説明の便宜上、縦続接続されている４３個のデジタル移相回路１０を、図１において実線矢印で示す信号Ｓが流れる順番に、デジタル移相回路１０－１，１０－２，…，１０－４３としている。但し、信号Ｓが流れる方向は、図１において点線矢印で示すように逆でもよい。
　ここで、デジタル移相回路１０は、複数個を単位としてデジタル移相回路群３０を構成する。具体的に、１番目から１０番目までのデジタル移相回路１０－１～１０－１０は、デジタル移相回路群３０－１を構成し、１２番目から２１番目までのデジタル移相回路１０－１２～１０－２１は、デジタル移相回路群３０－２を構成する。また、２３番目から３２番目までのデジタル移相回路１０－２３～１０－３２は、デジタル移相回路群３０－３を構成し、３４番目から４３番目までのデジタル移相回路１０－３４～１０－４３は、デジタル移相回路群３０－４を構成する。
　換言すると、デジタル移相器１００は、複数のデジタル移相回路１０－１～１０－１０が縦続接続されたデジタル移相回路群３０－１と、複数のデジタル移相回路１０－１２～１０－２１が縦続接続されたデジタル移相回路群３０－２と、を有する。また、デジタル移相器１００は、複数のデジタル移相回路１０－２３～１０－３２が縦続接続されたデジタル移相回路群３０－３と、複数のデジタル移相回路１０－３４～１０－４３が縦続接続されたデジタル移相回路群３０－４と、を有する。
　但し、３つのデジタル移相回路１０－１１，１０－２２，１０－３３は、デジタル移相回路群３０を構成しない。これらデジタル移相回路１０－１１，１０－２２，１０－３３は、２つのデジタル移相回路群３０の間に設けられる中継デジタル移相回路である。具体的に、デジタル移相回路１０－１１は、デジタル移相回路群３０－１とデジタル移相回路群３０－２との間に設けられる。デジタル移相回路１０－２２は、デジタル移相回路群３０－２とデジタル移相回路群３０－３との間に設けられる。デジタル移相回路１０－３３は、デジタル移相回路群３０－３とデジタル移相回路群３０－４との間に設けられる。
　接続部２０は、ベンド型の形状を有しており、２つのデジタル移相回路群３０を接続する。接続部２０は、上述した中継デジタル移相回路と、当該中継デジタル移相回路と２つのデジタル移相回路群３０のうちの一方とを接続する第１の接続部６１と、当該中継デジタル移相回路と２つのデジタル移相回路群３０のうちの他方とを接続する第２の接続部６２と、を備える。第１の接続部６１及び第２の接続部６２は、それぞれ９０°ベンドの形状（９０°に折れ曲がる形状）を有している。
　接続部２０－１は、デジタル移相回路群３０－１の信号Ｓが入力される一端とは反対側の他端と、デジタル移相回路群３０－２の一端とを接続する。具体的に、接続部２０－１における第１の接続部６１は、デジタル移相回路群３０－１の信号Ｓが入力される一端とは反対側の他端と、デジタル移相回路１０－１１の一端とを接続する。また、接続部２０－１における第２の接続部６２は、デジタル移相回路１０－１１の他端とデジタル移相回路群３０－２の一端とを接続する。つまり、接続部２０－１は、デジタル移相回路群３０－１（第１のデジタル移相回路群）におけるデジタル移相回路１０－１０（第１のデジタル移相回路）と、デジタル移相回路群３０－２（第２のデジタル移相回路群）におけるデジタル移相回路１０－１２（第２のデジタル移相回路）とを接続する。
　接続部２０－２は、デジタル移相回路群３０－２の他端と、デジタル移相回路群３０－３の一端とを接続する。具体的に、接続部２０－２における第１の接続部６１は、デジタル移相回路群３０－２の他端と、デジタル移相回路１０－２２の一端とを接続する。また、接続部２０－２における第２の接続部６２は、デジタル移相回路１０－２２の他端とデジタル移相回路群３０－３の一端とを接続する。つまり、接続部２０－２は、デジタル移相回路群３０－２（第１のデジタル移相回路群）におけるデジタル移相回路１０－２１（第１のデジタル移相回路）と、デジタル移相回路群３０－３（第２のデジタル移相回路群）におけるデジタル移相回路１０－２３（第２のデジタル移相回路）とを接続する。
　接続部２０－３は、デジタル移相回路群３０－３の他端と、デジタル移相回路群３０－４の一端とを接続する。具体的に、接続部２０－３における第１の接続部６１は、デジタル移相回路群３０－３の他端と、デジタル移相回路１０－３３の一端とを接続する。また、接続部２０－３における第２の接続部６２は、デジタル移相回路１０－３３の他端とデジタル移相回路群３０－４の一端とを接続する。つまり、接続部２０－３は、デジタル移相回路群３０－３（第１のデジタル移相回路群）におけるデジタル移相回路１０－３２（第１のデジタル移相回路）と、デジタル移相回路群３０－４（第２のデジタル移相回路群）におけるデジタル移相回路１０－３４（第２のデジタル移相回路）とを接続する。
　デジタル移相回路群３０－１とデジタル移相回路１０－１１とが接続部２０－１の第１の接続部６１によって接続されることにより、信号Ｓの経路が９０°折り曲げられる。また、デジタル移相回路１０－１１とデジタル移相回路群３０－２とが接続部２０－１の第２の接続部６２によって接続されることにより、信号Ｓの経路が９０°折り曲げられる。また、デジタル移相回路群３０－２とデジタル移相回路１０－２２とが接続部２０－２の第１の接続部６１によって接続されることにより、信号Ｓの経路が９０°折り曲げられる。また、デジタル移相回路１０－２２とデジタル移相回路群３０－３とが接続部２０－２の第２の接続部６２によって接続されることにより、信号Ｓの経路が９０°折り曲げられる。また、デジタル移相回路群３０－３とデジタル移相回路１０－３３とが接続部２０－３の第１の接続部６１によって接続されることにより、信号Ｓの経路が９０°折り曲げられる。また、デジタル移相回路１０－３３とデジタル移相回路群３０－４とが接続部２０－３の第２の接続部６２によって接続されることにより、信号Ｓの経路が９０°折り曲げられる。このように、デジタル移相回路群３０－１～３０－４は、互いに並行に配列され、接続部２０－１～２０－３によって、メアンダ状に接続されている。尚、接続部２０の詳細については後述する。
〈デジタル移相回路〉
　図２は、第１実施形態に係るデジタル移相回路１０を示す斜視図である。図２に示す通り、デジタル移相回路１０は、信号線路１、一対の内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）、一対の外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）、一対の接地導体４（第１の接地導体４ａ及び第２の接地導体４ｂ）、コンデンサ５、複数の接続導体６、４つの電子スイッチ７（電子スイッチ７ａ，７ｂ，７ｃ，７ｄ）、及びスイッチ制御部８を備える。
　信号線路１は、所定方向に延在する直線状の帯状導体である。即ち、信号線路１は、一定幅Ｗ１、一定厚、及び所定長さを有する長尺板状の導体である。図２に示す例では、信号線路１には、手前側から奥側に向かって信号Ｓが流れる。
　第１の内側線路２ａは、直線状の帯状導体である。即ち、第１の内側線路２ａは、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。第１の内側線路２ａは、信号線路１の延在方向と同一な方向に延在する。第１の内側線路２ａは、信号線路１と平行に設けられており、信号線路１の一方側（図１における右側）に所定の距離Ｍ１だけ離間している。
　第２の内側線路２ｂは、直線状の帯状導体である。即ち、第２の内側線路２ｂは、第１の内側線路２ａと同様に、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。第２の内側線路２ｂは、信号線路１の延在方向と同一な方向に延在する。第２の内側線路２ｂは、信号線路１と平行に設けられており、信号線路１の他方側（図１における左側）に所定の距離Ｍ１だけ離間している。
　第１の外側線路３ａは、信号線路１の一方側において、第１の内側線路２ａよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。第１の外側線路３ａは、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。第１の外側線路３ａは、信号線路１に対して第１の内側線路２ａを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第１の外側線路３ａは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。
　第２の外側線路３ｂは、信号線路１の他方側において、第２の内側線路２ｂよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。第２の外側線路３ｂは、第１の外側線路３ａと同様に、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。第２の外側線路３ｂは、信号線路１に対して第２の内側線路２ｂを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第２の外側線路３ｂは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。
　第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂの各一端側に設けられる直線状の帯状導体である。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂの各一端に電気的に接続されている。第１の接地導体４ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。
　第１の接地導体４ａは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂに直交するように設けられている。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。
　第１の接地導体４ａは、左右方向における一端が第１の外側線路３ａの右側縁部と左右方向において略同一位置となるように設定されている。また、第１の接地導体４ａは、左右方向における他端が第２の外側線路３ｂの左側縁部と左右方向において略同一位置となるように設定されている。
　第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂの各他端側に設けられる直線状の帯状導体である。第２の接地導体４ｂは、第１の接地導体４ａと同様に一定幅、一定厚、及び所定長さを有する長尺板状の導体である。
　第２の接地導体４ｂは、第１の接地導体４ａに対して平行に配置されており、第１の接地導体４ａと同様に、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂに直交するように設けられている。第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。
　第２の接地導体４ｂは、左右方向における一端が第１の外側線路３ａの右側縁部と左右方向において略同一位置となるように設定されている。また、第２の接地導体４ｂは、左右方向における他端が第２の外側線路３ｂの左側縁部と左右方向において略同一位置となるように設定されている。即ち、第２の接地導体４ｂは、左右方向における位置が第１の接地導体４ａと同一である。
　コンデンサ５は、信号線路１の他端と第２の接地導体４ｂとの間に設けられる。例えば、コンデンサ５は、上部電極が信号線路１に対して接続され、下部電極が電子スイッチ７ｄに対して電気的に接続されている。例えば、コンデンサ５は、ＭＩＭ（Metal Insulator Metal）構造の薄膜のコンデンサである。尚、コンデンサ５は、平行平板の対向面積に応じた静電容量を有する。但し、コンデンサ５は平行平板コンデンサに替えて、櫛歯型コンデンサを用いてもよい。
　複数の接続導体６は、少なくとも接続導体６ａ～６ｆを含む。接続導体６ａは、第１の内側線路２ａの一端と第１の接地導体４ａとを電気的且つ機械的に接続する導体である。例えば、接続導体６ａは、上下方向に延在する導体であり、一端（上端）が第１の内側線路２ａの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｂは、第２の内側線路２ｂの一端と第１の接地導体４ａとを電気的且つ機械的に接続する導体である。例えば、接続導体６ｂは、接続導体６ａと同様に上下方向に延在する導体であり、一端（上端）が第２の内側線路２ｂの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｃは、第１の外側線路３ａの一端と第１の接地導体４ａとを電気的且つ機械的に接続する導体である。例えば、接続導体６ｃは、上下方向に延在する導体であり、一端（上端）が第１の外側線路３ａの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｄは、第１の外側線路３ａの他端と第２の接地導体４ｂとを電気的且つ機械的に接続する導体である。例えば、接続導体６ｄは、上下方向に延在する導体であり、一端（上端）が第１の外側線路３ａの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　接続導体６ｅは、第２の外側線路３ｂの一端と第１の接地導体４ａとを電気的且つ機械的に接続する導体である。例えば、接続導体６ｅは、上下方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｆは、第２の外側線路３ｂの他端と第２の接地導体４ｂとを電気的且つ機械的に接続する導体である。例えば、接続導体６ｆは、上下方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　接続導体６ｇは、信号線路１の他端とコンデンサ５の上部電極とを電気的且つ機械的に接続する導体である。例えば、接続導体６ｇは、上下方向に延在する導体であり、一端（上端）が信号線路１の他端における下面に接続し、他端（下端）がコンデンサ５の上部電極に接続する。
　電子スイッチ７ａは、第１の内側線路２ａの他端と第２の接地導体４ｂとの間に接続される。電子スイッチ７ａは、例えばＭＯＳ型ＦＥＴ（電界効果トランジスタ）であり、ドレイン端子が第１の内側線路２ａの他端に電気的に接続され、ソース端子が第２の接地導体４ｂに電気的に接続され、ゲート端子がスイッチ制御部８に電気的に接続されている。
　電子スイッチ７ａは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。閉状態とは、ドレイン端子及びソース端子が導通している状態である。開状態とは、ドレイン端子及びソース端子が導通しておらず、電気的な接続が遮断している状態である。電子スイッチ７ａは、スイッチ制御部８の制御によって、第１の内側線路２ａの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　電子スイッチ７ｂは、第２の内側線路２ｂの他端と第２の接地導体４ｂとの間に接続される。電子スイッチ７ｂは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第２の内側線路２ｂの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。
　電子スイッチ７ｂは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。電子スイッチ７ｂは、スイッチ制御部８の制御によって、第２の内側線路２ｂの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　電子スイッチ７ｃは、信号線路１の他端と第２の接地導体４ｂとの間に接続される。電子スイッチ７ｃは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が信号線路１の他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。尚、図２に示す例では、電子スイッチ７ｃは、信号線路１の他端側に設けられているが、これに限定されず、信号線路１の一端側に設けられてもよい。尚、電子スイッチ７ｃは、必要がなければ使用しなくてもよい。
　電子スイッチ７ｃは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。電子スイッチ７ｃは、スイッチ制御部８の制御によって、信号線路１の他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　電子スイッチ７ｄは、信号線路１の他端と第２の接地導体４ｂとの間において、コンデンサ５に対して直列に接続される。電子スイッチ７ｄは、例えばＭＯＳ型ＦＥＴである。図２に示す例では、電子スイッチ７ｄは、ドレイン端子がコンデンサ５の下部電極に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。
　電子スイッチ７ｄは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。電子スイッチ７ｄは、スイッチ制御部８の制御によって、コンデンサ５の下部電極及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　スイッチ制御部８は、複数の電子スイッチ７ａ，７ｂ，７ｃ，７ｄを制御する制御回路である。例えば、スイッチ制御部８は、４つの出力ポートを備えている。スイッチ制御部８は、各出力ポートから個別のゲート信号を出力して複数の電子スイッチ７の各ゲート端子に供給することにより複数の電子スイッチ７のそれぞれを個別に開状態又は閉状態に制御する。
　図２ではデジタル移相回路１０の機械的構造が解り易いようにデジタル移相回路１０を斜視した模式図を示しているが、実際のデジタル移相回路１０は、半導体製造技術を利用することにより、多層構造物として形成される。
　一例として、デジタル移相回路１０は、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ、及び第２の外側線路３ｂが第１の導電層に形成されている。第１の接地導体４ａ及び第２の接地導体４ｂは、絶縁層を挟んで第１の導電層と対向する第２の導電層に形成されている。第１の導電層に形成された構成要素と第２の導電層に形成された構成要素とは、ビアホール（via hole）によって相互に接続される。複数の接続導体６は、絶縁層内に埋設されたビアホールに相当する。
　次に、本実施形態におけるデジタル移相回路１０の動作について説明する。デジタル移相回路１０は、動作モードとして、高遅延モードと低遅延モードとを有する。デジタル移相回路１０は、高遅延モード又は低遅延モードで動作する。
《高遅延モード》
　図３は、第１実施形態に係るデジタル移相回路１０の高遅延モードを説明する図である。高遅延モードは、信号Ｓに第１の位相差を発生させるモードである。高遅延モードでは、図３に示す通り、電子スイッチ７ａ及び電子スイッチ７ｂが開状態に制御され、電子スイッチ７ｄが閉状態に制御される。
　電子スイッチ７ａが開状態に制御されることにより、第１の内側線路２ａの他端と第２の接地導体４ｂとの電気的な接続が遮断された状態となる。電子スイッチ７ｂが開状態に制御されることにより、第２の内側線路２ｂの他端と第２の接地導体４ｂとの電気的な接続が遮断された状態となる。電子スイッチ７ｄが閉状態に制御されることにより、信号線路１の他端は、コンデンサ５を介して第２の接地導体４ｂに接続された状態となる。
　信号線路１に入力端（他端）から出力端（一端）に向かって信号Ｓが伝搬すると、信号Ｓ（信号Ｓが伝搬する方向）とは逆方向である一端から他端に向かってリターン電流Ｒ１が流れる。高遅延モードでは、電子スイッチ７ａ及び電子スイッチ７ｂが開状態であるため、リターン電流Ｒ１は、主として、図３に示す通り、第１の外側線路３ａ及び第２の外側線路３ｂを流れる。
　高遅延モードでは、リターン電流Ｒ１が第１の外側線路３ａ及び第２の外側線路３ｂを流れるため、低遅延モードと比較して、インダクタンス値Ｌが大きい。高遅延モードでは、低遅延モードよりも大きな遅延量を得ることができる。また、電子スイッチ７ｄが閉状態になることで、信号線路１の他端と第２の接地導体４ｂとがコンデンサ５で電気的に接続されるため、デジタル移相回路１０の静電容量値Ｃも大きい。よって、高遅延モードでは、低遅延モードよりも大きな遅延量を得ることができる。
《低遅延モード》
　図４は、第１実施形態に係るデジタル移相回路１０の低遅延モードを説明する図である。低遅延モードは、信号Ｓに第１の位相差よりも小さい第２の位相差を発生させるモードである。低遅延モードでは、図４に示す通り、電子スイッチ７ａ及び電子スイッチ７ｂが閉状態に制御され、電子スイッチ７ｄが開状態に制御される。
　電子スイッチ７ａが閉状態に制御されることにより、第１の内側線路２ａの他端と第２の接地導体４ｂとが電気的に接続された状態となる。電子スイッチ７ｂが閉状態に制御されることにより、第２の内側線路２ｂの他端と第２の接地導体４ｂとが電気的に接続された状態となる。
　信号線路１に入力端（他端）から出力端（一端）に向かって信号Ｓが伝搬すると、信号Ｓとは逆方向である一端から他端に向かってリターン電流Ｒ２が流れる。低遅延モードでは、電子スイッチ７ａ及び電子スイッチ７ｂが閉状態であるため、リターン電流Ｒ２は、主として、図４に示す通り、第１の内側線路２ａ及び第２の内側線路２ｂを流れる。
　低遅延モードでは、リターン電流Ｒ２が第１の内側線路２ａ及び第２の内側線路２ｂを流れるため、高遅延モードと比較して、インダクタンス値Ｌが小さい。低遅延モードでの遅延量は、高遅延モードでの遅延量よりも小さくなる。また、信号線路１の他端にはコンデンサ５が接続されているが、電子スイッチ７ｄが開状態であるため、コンデンサ５の静電容量は機能せず、コンデンサ５の静電容量に比べて極めて小さい寄生容量が存在するのみである。よって、低遅延モードでは、高遅延モードよりも小さい遅延量を得ることができる。
　ここで、低遅延モードでは、電子スイッチ７ｃが閉状態に制御されることにより、信号線路１の損失を意図的に増加させることも可能である。これは、低遅延モードにおける高周波信号の損失を高遅延モードにおける高周波信号の損失と同程度とするためのものである。
　即ち、低遅延モードにおける高周波信号の損失は、高遅延モードにおける高周波信号の損失よりも明確に小さい。この損失差は、動作モードを低遅延モードと高遅延モードとに切り替えた場合にデジタル移相回路１０から出力される高周波信号の振幅差を招来させるものである。このような事情に対して、デジタル移相回路１０では、低遅延モードで電子スイッチ７ｃを閉状態に制御することにより、上記振幅差を解消することもある。
〈接続部〉
　図５は、第１実施形態に係る接続部２０を示す平面図である。図６は、図５中のＡ－Ａ線に沿う矢視断面図である。尚、本実施形態のデジタル移相器１００は、３つの接続部２０（接続部２０－１，２０－２，２０－３）を備えるが、３つの接続部２０は同様の構成であるため、ここでは、接続部２０－１について説明する。図５，図６に示す通り、接続部２０－１は、第１の接続部６１と、第２の接続部６２と、第１の接続部６１と第２の接続部６２との間に介在するデジタル移相回路１０－１１（中継デジタル移相回路）と、を備える。
　接続部２０－１は、第１の接続部６１と、第２の接続部６２を備えるが、第１の接続部６１及び第２の接続部６２は同様の構成であるため、ここでは、第１の接続部６１について説明する。第１の接続部６１は、第１の接続線路２１、第２の接続線路２２、第３の接続線路２３、第１のグランド層２４、及び第２のグランド層２５を備える。
　第１の接続線路２１は、例えば、一定幅Ｗ２、一定厚、及び所定長さを有する長尺板状の導体である。第１の接続線路２１は、デジタル移相回路１０－１０の信号線路１と、デジタル移相回路１０－１１の信号線路１とを接続する。デジタル移相回路１０－１０の信号線路１から出力される信号Ｓは、第１の接続線路２１を介してデジタル移相回路１０－１１の信号線路１に入力される。尚、第１の接続線路２１の幅Ｗ２は、信号線路１の幅Ｗ１と同様であってもよいし、幅Ｗ１よりも広くてもよい。
　第２の接続線路２２は、一定幅、一定厚、及び所定長さを有する長尺板状の導体である。第２の接続線路２２は、信号線路１の延在方向と同一な方向に延在する。第２の接続線路２２は、第１の接続線路２１と平行に設けられており、所定の距離Ｍ２だけ離間している。具体的には、第２の接続線路２２は、第１の接続線路２１の両側において第１の接続線路２１から所定の距離Ｍ２だけ離間して配置されている。尚、以下の説明において、第１の接続線路２１の一方側に配置された第２の接続線路２２を、「第２の接続線路２２ａ」といい、第１の接続線路２１の他方側に配置された第２の接続線路２２を、「第２の接続線路２２ｂ」という場合がある。
　所定の距離Ｍ２は、所定の距離Ｍ１と同等であってもよいし、所定の距離Ｍ１よりも短い距離であってもよい。例えば、所定の距離Ｍ１が１０μｍである場合には、所定の距離Ｍ２は１０μｍ未満に設定されてもよい。より好ましくは、所定の距離Ｍ２は、例えば２．５μｍ又は２μｍ以下であり、第１の接続線路２１に対して第２の接続線路２２を可能な限り接近させることが望ましい。本実施形態において、第１の接続線路２１に対し第２の接続線路２２を製造限界又は製造限界近くまで接近させてもよい。
　第２の接続線路２２は、デジタル移相回路１０－１０の内側線路２と、デジタル移相回路１０－１１の内側線路２とを接続する。第２の接続線路２２ａは、一端がデジタル移相回路１０－１０の第１の内側線路２ａに接続され、他端がデジタル移相回路１０－１１の第１の内側線路２ａに接続される。第２の接続線路２２ｂは、一端がデジタル移相回路１０－１０の第２の内側線路２ｂに接続され、他端がデジタル移相回路１０－１１の第２の内側線路２ｂに接続される。
　第３の接続線路２３は、第１の接続線路２１の一方側及び他方側の両側において、第２の接続線路２２よりも第１の接続線路２１から遠い位置に設けられる帯状導体である。第３の接続線路２３は、第１の接続線路２１に対して第２の接続線路２２を挟んだ状態で第１の接続線路２１から所定距離を隔てて平行に設けられている。尚、以下の説明において、第１の接続線路２１の一方側に配置された第３の接続線路２３を、「第３の接続線路２３ａ」といい、第１の接続線路２１の他方側に配置された第３の接続線路２３を、「第３の接続線路２３ｂ」という場合がある。
　第３の接続線路２３は、デジタル移相回路１０－１０の外側線路３と、デジタル移相回路１０－１１の外側線路３とを接続する。第３の接続線路２３ａは、一端がデジタル移相回路１０－１０の第１の外側線路３ａに接続され、他端がデジタル移相回路１０－１１の第１の外側線路３ａに接続される。第３の接続線路２３ｂは、一端がデジタル移相回路１０－１０の第２の外側線路３ｂに接続され、他端がデジタル移相回路１０－１１の第２の外側線路３ｂに接続される。
　第１のグランド層２４は、第１の接続線路２１及び第２の接続線路２２から所定距離を隔てた上方に設けられている。第１のグランド層２４は、第１のグランド層２４の幅が少なくとも各第２の接続線路２２の一方側の側面２２０まで延在していることが好ましい。側面２２０とは、第２の接続線路２２の側面のうち、第１の接続線路２１が配置されている側とは反対の側面である。
　第１のグランド層２４は、第２の接続線路２２ａ及び第２の接続線路２２ｂのそれぞれに対してビアホール４０を介して接続されている。ビアホール４０は、図５に示す通り、第２の接続線路２２ａに沿って複数配列されているとともに、第２の接続線路２２ｂに沿って複数配列されている。
　第２のグランド層２５は、第１の接続線路２１及び第２の接続線路２２から所定距離を隔てた下方に設けられている。第２のグランド層２５は、第２のグランド層２５の幅が少なくとも各第２の接続線路２２の一方側の側面２２０まで延在していることが好ましい。
　第２のグランド層２５は、第２の接続線路２２ａ及び第２の接続線路２２ｂのそれぞれに対してビアホール４２を介して接続されている。ビアホール４２は、ビアホール４０と同様に、第２の接続線路２２ａに沿って複数配列されているとともに、第２の接続線路２２ｂに沿って複数配列されている。
　図７は、第１実施形態に係る第１の接続部６１の変形例を示す断面図である。図７に示す通り、第１の接続部６１は、第１のグランド層２４が、第３の接続線路２３の上方まで延在し、且つ、第２のグランド層２５が、第３の接続線路２３の下方まで延在するものであってもよい。
　この変形例において、第１のグランド層２４は、第２の接続線路２２ａ及び第２の接続線路２２ｂのそれぞれに対してビアホール４０を介して接続され、第３の接続線路２３ａ及び第３の接続線路２３ｂのそれぞれに対してビアホール４１を介して接続されている。尚、図７に例示される構成では、ビアホール４１は、第３の接続線路２３ａに沿って複数配列されるとともに、第３の接続線路２３ｂに沿って複数配列される。
　また、第２のグランド層２５は、第２の接続線路２２ａ及び第２の接続線路２２ｂのそれぞれに対してビアホール４２を介して接続され、第３の接続線路２３ａ及び第３の接続線路２３ｂのそれぞれに対してビアホール４３を介して接続されている。尚、図７に例示される構成では、ビアホール４３は、ビアホール４１と同様に、第３の接続線路２３ａに沿って複数配列されるとともに、第３の接続線路２３ｂに沿って複数配列される。
　尚、図６及び図７に示す例では、第１の接続部６１は、第１のグランド層２４と第２のグランド層２５とを有しているが、これに限定されず、第１のグランド層２４と第２のグランド層２５との少なくとも一方を備えていればよい。即ち、第１の接続線路２１の上方及び下方の少なくとも一方にグランド層が配置されていればよい。
　図１に戻り、上記構成の接続部２０には、コンデンサ５０が並列接続されている。コンデンサ５０は、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化するリアクタンス素子である。コンデンサ５０は、３つの接続部２０（接続部２０－１，２０－２，２０－３）のそれぞれに並列接続されている。具体的に、コンデンサ５０は、３つの接続部２０（接続部２０－１，２０－２，２０－３）において、第１の接続部６１と第２の接続部６２のそれぞれに並列接続されている。
　コンデンサ５０は、例えば、ＭＩＭ（Metal Insulator Metal）構造の薄膜のコンデンサである。コンデンサ５０は、平行平板の対向面積に応じた静電容量を有する。但し、コンデンサ５は平行平板コンデンサに替えて、櫛歯型コンデンサを用いてもよい。コンデンサ５０は、上部電極が第１の接続線路２１に対して接続され、下部電極が電気的に接地されている。尚、コンデンサ５０の下部電極は、第１のグランド層２４、第２のグランド層２５、直近のデジタル移相回路１０の接地導体４、その他のグランド（図示しないデジタル移相器１００のフレームグランド等）のいずれかに接続されてもよい。
　接続部２０－１においては、第１の接続部６１のデジタル移相回路１０－１０側の一端部にコンデンサ５０が並列接続されている。第１の接続部６１の一端部とは、好ましくは第１の接続部６１の第１の接続線路２１とデジタル移相回路１０－１０の信号線路１との接続位置（接点）であるが、当該接続位置の近傍であっても構わない。例えば、第１の接続部６１の一端部とは、第１の接続部６１の全長を三つの領域に３等分したときのデジタル移相回路１０－１０側の領域であってもよく、好ましくは、第１の接続部６１の全長を五つの領域に５等分したときの最もデジタル移相回路１０－１０側の領域であってもよい。また、コンデンサ５０の上部電極が、第１の接続線路２１（信号線路１）の幅方向の中心に配置される場合、コンデンサ５０の下部電極も第１の接続線路２１の幅方向の中心に配置される。この場合、コンデンサ５０の下部電極を接続するグランドは、上部電極の接続位置近傍の、デジタル移相回路１０－１０の第１の接地導体４ａ、第１のグランド層２４、第２のグランド層２５のいずれかが好ましい。なお、コンデンサ５０の下部電極を接続するグランドは、第１の接続線路２１の中心から離れてもよく、例えば、デジタル移相回路１０－１０の外側線路３であってもよい。
　また、接続部２０－１においては、第２の接続部６２のデジタル移相回路１０－１２側の他端部にコンデンサ５０が並列接続されている。第２の接続部６２の他端部とは、好ましくは第２の接続部６２の第１の接続線路２１とデジタル移相回路１０－１２の信号線路１との接続位置（接点）であるが、当該接続位置の近傍であっても構わない。例えば、第２の接続部６２の他端部とは、第２の接続部６２の全長を三つの領域に３等分したときのデジタル移相回路１０－１２側の領域であってもよく、好ましくは、第２の接続部６２の全長を五つの領域に５等分したときの最もデジタル移相回路１０－１２側の領域であってもよい。また、コンデンサ５０の上部電極が、第１の接続線路２１（信号線路１）の幅方向の中心に配置される場合、コンデンサ５０の下部電極も第１の接続線路２１の幅方向の中心に配置される。この場合、コンデンサ５０の下部電極を接続するグランドは、上部電極の接続位置近傍の、デジタル移相回路１０－１２の第２の接地導体４ｂ、第１のグランド層２４、第２のグランド層２５のいずれかが好ましい。なお、コンデンサ５０の下部電極を接続するグランドは、第１の接続線路２１の中心から離れてもよく、例えば、デジタル移相回路１０－１２の外側線路３であってもよい。
　同様に、接続部２０－２においては、第１の接続部６１のデジタル移相回路１０－２１側の一端部にコンデンサ５０が並列接続されている。また、接続部２０－２においては、第２の接続部６２のデジタル移相回路１０－２３側の他端部にコンデンサ５０が並列接続されている。また同様に、接続部２０－３においては、第１の接続部６１のデジタル移相回路１０－３２側の一端部にコンデンサ５０が並列接続されている。また、接続部２０－３においては、第２の接続部６２のデジタル移相回路１０－３４側の他端部にコンデンサ５０が並列接続されている。
〈デジタル移相器の特性〉
　図８Ａは、第１実施形態に係るデジタル移相器１００において、コンデンサ５０を削除した比較例の移相量の分布を示す図である。図８Ｂは、第１実施形態に係るデジタル移相器１００において、実施例１の移相量の分布を示す図である。図８Ａ及び図８Ｂに示すグラフは、横軸にデジタル移相回路１０の番号（「１」～「４３」）をとり、縦軸にデジタル移相回路１０毎の移相量をとってある。
　図８Ａ及び図８Ｂに示す移相量分布は、デジタル移相回路１０－１～１０－４３の全てが高遅延モードに設定されている状態から、デジタル移相回路１０－４３から、デジタル移相回路１０－４３～１０－１の順で、順次低遅延モードへ切り替え制御を行った場合に得られたものである。これは、デジタル移相回路１０－ｎ（ｎは、１≦ｎ≦４２を満たす整数）では、デジタル移相回路１０－（ｎ＋１）が接続された側（の接地導体４）にコンデンサ５が設けられている（接続されている）ためである。また、図８Ａ及び図８Ｂに示す移相量分布は、信号Ｓの周波数が３０［ＧＨｚ］で、コンデンサ５０の静電容量が２０［ｆＦ］の場合のものである。デジタル移相器１００の理想的な特性は、図８に示すグラフの上部が平坦であること（移相量の分布がないこと、移相量が変化していないこと）である。
　まず、図８Ａを参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０～１０－１２、１０－２１～１０－２３、１０－３２～１０－３４等）において、移相量の分布に凸部（移相量が増加している部分）が生じていることが分かる。
　次に、図８Ｂを参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０～１０－１２、１０－２１～１０－２３、１０－３２～１０－３４等）において、移相量の分布の凸部が小さくなっており、図８Ａと比較して、移相量の分布が平均化されている（平坦（または平坦に近い状態）になっている）ことが分かる。このため、接続部２０の第１の接続部６１及び第２の接続部６２のそれぞれに、コンデンサ５０を並列接続することが望ましいことが分かる。
　接続部２０の第１の接続部６１及び第２の接続部６２は、伝送線路からなっており、特性インピーダンスは実部が支配的である。これに対して複数のデジタル移相回路１０が縦続接続されたデジタル移相回路群３０のインピーダンスは、虚部も無視できず、これらの差異によって接続部２０において微弱な反射が引き起こされ、移相量の分布につながっているものと推察される。この推察の下、第１実施形態では、原因と想定される箇所（第１の接続部６１及び第２の接続部６２）に、虚部の素子（リアクタンス素子であるコンデンサ５０）を導入した。これにより、第１実施形態では、移相量の分布が平均化した。
　以上の通り、本実施形態のデジタル移相器１００は、複数のデジタル移相回路１０が縦続接続された第１のデジタル移相回路群（例えばデジタル移相回路群３０－１）と、複数のデジタル移相回路１０が縦続接続された第２のデジタル移相回路群（例えばデジタル移相回路群３０－２）と、第１のデジタル移相回路群の端部に位置する第１のデジタル移相回路（例えばデジタル移相回路１０－１０）と、第２のデジタル移相回路群の端部に位置する第２のデジタル移相回路（例えばデジタル移相回路１０－１２）とを接続するベンド型の接続部（例えば接続部２０－１）と、を備える。
　尚、第１のデジタル移相回路群は、デジタル移相回路群３０－１～３０－４のいずれであっても構わない。第２のデジタル移相回路群は、当該第１のデジタル移相回路群と異なるデジタル移相回路群であればよい。すなわち、デジタル移相回路群３０－１～３０－４は、第１のデジタル移相回路群に相当する場合もあれば、他のデジタル移相回路群との関係で第２のデジタル移相回路群に相当する場合もある。また、コンデンサ５０が並列接続された接続部２０は、第１のデジタル移相回路群と第２のデジタル移相回路群を接続するものであれば、接続部２０－１～２０－３の少なくとも一つであってもよい。
　また、デジタル移相回路１０は、図２に示すように、信号線路１、信号線路１の両側に設けられた一対の内側線路２、一対の内側線路２の外側に設けられた一対の外側線路３、一対の内側線路２及び一対の外側線路３の各一端に接続された第１の接地導体４ａ、一対の外側線路３の各他端に接続された第２の接地導体４ｂ、一対の内側線路２の各他端と第２の接地導体４ｂとの間に各々設けられる一対の電子スイッチ７ａ，７ｂを少なくとも有し、一対の内側線路２にリターン電流が流れる低遅延モード又は一対の外側線路３にリターン電流が流れる高遅延モードに設定される回路である。
　このデジタル移相器１００において、第１の接続部６１の第１の接続線路２１と、第２の接続部６２の第１の接続線路２１のそれぞれに、コンデンサ５０を並列接続する。これにより、図８Ｂに示すように、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布を平均化することができる。また、第１の接続部６１における第１のデジタル移相回路（例えばデジタル移相回路１０－１０）側と、第２の接続部６２における第２のデジタル移相回路（例えばデジタル移相回路１０－１２）側のそれぞれに、コンデンサ５０を並列接続することで、接続部２０の前後で生ずる微弱な反射を効果的に軽減することができる。
（第２実施形態）
　次に、本発明の第２実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成については同一の符号を付し、その説明を簡略若しくは省略する。
〈デジタル移相器〉
　図９は、第２実施形態に係るデジタル移相器１００Ａを示す回路図である。図９に示すように第２実施形態におけるデジタル移相器１００Ａは、デジタル移相回路群３０－１に含まれるデジタル移相回路１０であって、接続部２０－１に接続されるデジタル移相回路１０－１０と、デジタル移相回路１０－１０に隣接するデジタル移相回路１０－９との間のみに、コンデンサ５０が並列接続されている点で、上記実施形態と異なる。
　デジタル移相回路１０－１０とデジタル移相回路１０－９との間とは、好ましくはデジタル移相回路１０－１０の信号線路１とデジタル移相回路１０－９の信号線路１との接続位置（接点）であるが、当該接続位置の近傍であっても構わない。例えば、デジタル移相回路１０－１０とデジタル移相回路１０－９との間とは、当該接続位置からデジタル移相回路１０－１０側に僅かにズレた、デジタル移相回路１０－１０側の信号線路１でもよいし、当該接続位置からデジタル移相回路１０－９側に僅かにズレた、デジタル移相回路１０－９側の信号線路１でもよい。また、デジタル移相回路１０－１０の信号線路１とデジタル移相回路１０－９の信号線路１とが図示しない伝送線路で接続されていれば、その伝送線路でもよい。
　コンデンサ５０は、接続部２０－１に接続されるデジタル移相回路１０－１２と、デジタル移相回路１０－１２に隣接するデジタル移相回路１０－１３との間のみに並列接続されていてもよい。
　コンデンサ５０は、接続部２０－２に接続されるデジタル移相回路１０－２１と、デジタル移相回路１０－２１に隣接するデジタル移相回路１０－２０との間のみに並列接続されていてもよい。
　コンデンサ５０は、接続部２０－２に接続されるデジタル移相回路１０－２３と、デジタル移相回路１０－２３に隣接するデジタル移相回路１０－２４との間のみに並列接続されていてもよい。
　コンデンサ５０は、接続部２０－３に接続されるデジタル移相回路１０－３２と、デジタル移相回路１０－３２に隣接するデジタル移相回路１０－３１との間のみに並列接続されていてもよい。
　コンデンサ５０は、接続部２０－３に接続されるデジタル移相回路１０－３４と、デジタル移相回路１０－３４に隣接するデジタル移相回路１０－３５との間のみに並列接続されていてもよい。
　コンデンサ５０は、デジタル移相回路１０－１０とデジタル移相回路１０－９との間、デジタル移相回路１０－１２とデジタル移相回路１０－１３との間、デジタル移相回路１０－２１とデジタル移相回路１０－２０との間、デジタル移相回路１０－２３とデジタル移相回路１０－２４との間、デジタル移相回路１０－３２とデジタル移相回路１０－３１との間、及びデジタル移相回路１０－３４とデジタル移相回路１０－３５との間のうちの複数に並列接続されてもよい。
　この場合、コンデンサ５０は、二つのデジタル移相回路１０の信号線路１の接続位置の近傍に並列接続されてもよい。またこの場合において、二つのデジタル移相回路１０の信号線路１が図示しない伝送線路で接続されている場合は、コンデンサ５０は、当該伝送線路に並列接続されてもよい。
〈デジタル移相器の特性〉
　図１０Ａは、第２実施形態に係るデジタル移相器１００Ａにおいて、コンデンサ５０を削除した比較例の移相量の分布を示す図である。図１０Ｂは、第２実施形態に係るデジタル移相器１００Ａにおいて、実施例２の移相量の分布を示す図である。その他の条件は、図８Ａ及び図８Ｂと同様である。
　まず、図１０Ａを参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０～１０－１２、１０－２１～１０－２３、１０－３２～１０－３４等）において、移相量の分布に凸部が生じていることが分かる。
　次に、図１０Ｂを参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－２１～１０－２３、１０－３２～１０－３４等）において、移相量の分布の凸部が小さくなっており、図１０Ａと比較して、移相量の分布が平均化されている（平坦（または平坦に近い状態）になっている）ことが分かる。このため、接続部２０に隣接する１つ目及び２つ目のデジタル移相回路１０のセル間に、コンデンサ５０を並列接続することが望ましいことが分かる。
　図１１Ａは、第２実施形態に係るデジタル移相器１００Ａの変形例において、コンデンサ５０を削除した比較例の移相量の分布を示す図である。図１１Ｂは、第２実施形態に係るデジタル移相器１００Ａの変形例において、実施例３の移相量の分布を示す図である。デジタル移相器１００Ａの変形例は、デジタル移相回路１０－１０の信号線路１とデジタル移相回路１０－９の信号線路１とを図示しない伝送線路で接続し、その伝送線路にコンデンサ５０を並列接続したものである。その他の条件は、図８Ａ及び図８Ｂと同様である。
　まず、図１１Ａを参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０～１０－１２、１０－２１～１０－２３、１０－３２～１０－３４等）において、移相量の分布に凸部が生じていることが分かる。
　次に、図１１Ｂを参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－２１～１０－２３、１０－３２～１０－３４等）において、移相量の分布の凸部が小さくなっており、図１１Ａと比較して、移相量の分布が平均化されている（平坦（または平坦に近い状態）になっている）ことが分かる。このため、接続部２０に隣接する１つ目及び２つ目のデジタル移相回路１０のセル間に、コンデンサ５０を並列接続することが望ましいことが分かる。
　以上の通り、第２実施形態のデジタル移相器１００Ａでは、第１のデジタル移相回路群（例えばデジタル移相回路群３０－１）に含まれるデジタル移相回路１０であって、接続部２０（例えば接続部２０－１）に接続される第１のデジタル移相回路（例えばデジタル移相回路１０－１０）と、第１のデジタル移相回路に隣接する第４のデジタル移相回路（例えばデジタル移相回路１０－９）との間に、コンデンサ５０が並列接続されている。一方、第２のデジタル移相回路群（例えばデジタル移相回路群３０－２）に含まれるデジタル移相回路１０であって、同じく接続部２０（例えば接続部２０－１）に接続される第２のデジタル移相回路（例えばデジタル移相回路１０－１２）と、第２のデジタル移相回路に隣接する第５のデジタル移相回路（例えばデジタル移相回路１０－１３）との間には、コンデンサ５０が並列接続されていない。このように、接続部２０において微弱な反射が引き起こされる原因と想定される箇所（デジタル移相回路１０－１０とデジタル移相回路１０－９との間と、デジタル移相回路１０－１２とデジタル移相回路１０－１３との間のいずれか一方）に、虚部の素子（リアクタンス素子であるコンデンサ５０）を導入することで、移相量の分布を平均化することができる。
（第３実施形態）
　次に、本発明の第３実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成については同一の符号を付し、その説明を簡略若しくは省略する。
〈デジタル移相器〉
　図１２は、第３実施形態に係るデジタル移相器１００Ｂを示す回路図である。図１２に示すように第３実施形態におけるデジタル移相器１００Ｂは、接続部２０と接続される、接続部２０から見て１つ目のデジタル移相回路１０と、そのデジタル移相回路１０に隣接する２つ目のデジタル移相回路１０との間に、コンデンサ５０が並列接続されている点で、上記実施形態と異なる。
　具体的に、デジタル移相回路群３０－１においては、接続部２０－１に接続されるデジタル移相回路１０－１０と、デジタル移相回路１０－１０に隣接するデジタル移相回路１０－９との間に、コンデンサ５０が並列接続されている。尚、デジタル移相回路１０－１０とデジタル移相回路１０－９との間とは、上記第２実施形態と同じく、好ましくはデジタル移相回路１０－１０の信号線路１とデジタル移相回路１０－９の信号線路１との接続位置（接点）であるが、当該接続位置の近傍であっても構わない。
　同様に、デジタル移相回路群３０－２においては、接続部２０－１に接続されるデジタル移相回路１０－１２と、デジタル移相回路１０－１２に隣接するデジタル移相回路１０－１３との間に、コンデンサ５０が並列接続されている。さらに、デジタル移相回路群３０－２においては、接続部２０－２に接続されるデジタル移相回路１０－２１と、デジタル移相回路１０－２１に隣接するデジタル移相回路１０－２０との間に、コンデンサ５０が並列接続されている。
　同様に、デジタル移相回路群３０－３においては、接続部２０－２に接続されるデジタル移相回路１０－２３と、デジタル移相回路１０－２３に隣接するデジタル移相回路１０－２４との間に、コンデンサ５０が並列接続されている。さらに、デジタル移相回路群３０－３においては、接続部２０－３に接続されるデジタル移相回路１０－３２と、デジタル移相回路１０－３２に隣接するデジタル移相回路１０－３１との間に、コンデンサ５０が並列接続されている。
　同様に、デジタル移相回路群３０－４においては、接続部２０－３に接続されるデジタル移相回路１０－３４と、デジタル移相回路１０－３４に隣接するデジタル移相回路１０－３５との間に、コンデンサ５０が並列接続されている。
　コンデンサ５０は、二つのデジタル移相回路１０の信号線路１の接続位置の近傍に接続されてもよい。またこの場合において、二つのデジタル移相回路１０の信号線路１が図示しない伝送線路で接続されている場合は、コンデンサ５０は、当該伝送線路に並列接続されてもよい。
〈デジタル移相器の特性〉
　図１３Ａは、第３実施形態に係るデジタル移相器１００Ｂにおいて、コンデンサ５０を削除した比較例の移相量の分布を示す図である。図１３Ｂは、第３実施形態に係るデジタル移相器１００Ｂにおいて、実施例４の移相量の分布を示す図である。その他の条件は、図８Ａ及び図８Ｂと同様である。
　まず、図１３Ａを参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０～１０－１２、１０－２１～１０－２３、１０－３２～１０－３４等）において、移相量の分布に凸部が生じていることが分かる。
　次に、図１３Ｂを参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０～１０－１２、１０－２１～１０－２３、１０－３２～１０－３４等）において、移相量の分布の凸部が小さくなっており、図１３Ａと比較して、移相量の分布が平均化されている（凹凸の差が小さくなっている）ことが分かる。このため、接続部２０に隣接する１つ目及び２つ目のデジタル移相回路１０のセル間に、コンデンサ５０を並列接続することが望ましいことが分かる。なお、この実施例では、デジタル移相回路１０－４３等において、移相量の分布の凸部が局所的に大きくなっているが、ある区間（デジタル移相回路１０－１０～１０－１２、１０－２１～１０－２３等）の移相量が平均化されている。なお、大きくなった凸部や凹部（移相量が減少している部分）は、後述する第６実施形態の緩和回路ＲＣを適用することで緩和することができるため、ある区間の移相量が平均化されることで、緩和回路ＲＣの適用数を少なくすることができる。
　以上の通り、第３実施形態のデジタル移相器１００Ｂは、第１のデジタル移相回路群（例えばデジタル移相回路群３０－１）に含まれるデジタル移相回路１０であって、接続部２０（例えば接続部２０－１）に接続される第１のデジタル移相回路（例えばデジタル移相回路１０－１０）と、第１のデジタル移相回路に隣接する第４のデジタル移相回路（例えばデジタル移相回路１０－９）との間と、第２のデジタル移相回路群（例えばデジタル移相回路群３０－２）に含まれるデジタル移相回路１０であって、同じく接続部２０（例えば接続部２０－１）に接続される第２のデジタル移相回路（例えばデジタル移相回路１０－１２）と、第２のデジタル移相回路に隣接する第５のデジタル移相回路（例えばデジタル移相回路１０－１３）との間のそれぞれに、コンデンサ５０が並列接続されている。このように、接続部２０において微弱な反射が引き起こされる原因と想定される箇所（接続部２０から見て１つ目及び２つ目のデジタル移相回路１０のセル間）に、虚部の素子（リアクタンス素子であるコンデンサ５０）を導入することで、移相量の分布を平均化することができる。
（第４実施形態）
　次に、本発明の第４実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成については同一の符号を付し、その説明を簡略若しくは省略する。
〈デジタル移相器〉
　図１４は、第４実施形態に係るデジタル移相器１００Ｃを示す回路図である。図１４に示すように第４実施形態におけるデジタル移相器１００Ｃは、接続部２０に含まれるデジタル移相回路１０（中継デジタル移相回路）の両側に、コンデンサ５０が並列接続されている点で、上記実施形態と異なる。
　具体的に、接続部２０－１においては、デジタル移相回路１０－１１の信号線路１の第１の接続部６１側の一端部にコンデンサ５０が並列接続されている。デジタル移相回路１０－１１の一端部とは、好ましくはデジタル移相回路１０－１１の信号線路１と第１の接続部６１の第１の接続線路２１との接続位置（接点）であるが、当該接続位置の近傍であっても構わない。
　また、接続部２０－１においては、デジタル移相回路１０－１１の信号線路１の第２の接続部６２側の他端部にコンデンサ５０が並列接続されている。デジタル移相回路１０－１１の他端部とは、好ましくはデジタル移相回路１０－１１の信号線路１と第２の接続部６２の第１の接続線路２１との接続位置（接点）であるが、当該接続位置の近傍であっても構わない。
　同様に、接続部２０－２においては、デジタル移相回路１０－２２の信号線路１の第１の接続部６１側の一端部にコンデンサ５０が並列接続されている。また、接続部２０－２においては、デジタル移相回路１０－２２の信号線路１の第２の接続部６２側の他端部にコンデンサ５０が並列接続されている。また同様に、接続部２０－３においては、デジタル移相回路１０－３３の信号線路１の第１の接続部６１側の一端部にコンデンサ５０が並列接続されている。また、接続部２０－３においては、デジタル移相回路１０－３３の信号線路１の第２の接続部６２側の他端部にコンデンサ５０が並列接続されている。
〈デジタル移相器の特性〉
　図１５Ａは、第４実施形態に係るデジタル移相器１００Ｃの変形例において、コンデンサ５０を削除した比較例の移相量の分布を示す図である。図１５Ｂは、第４実施形態に係るデジタル移相器１００Ｃの変形例において、実施例５の移相量の分布を示す図である。その他の条件は、図８Ａ及び図８Ｂと同様である。
　まず、図１５Ａを参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０～１０－１２、１０－２１～１０－２３、１０－３２～１０－３４等）において、移相量の分布に凸部が生じていることが分かる。
　次に、図１５Ｂを参照すると、接続部２０の近傍のデジタル移相回路１０（デジタル移相回路１０－１０～１０－１２、１０－２１～１０－２３、１０－３２～１０－３４等）において、移相量の分布の凸部が小さくなっており、図１５Ａと比較して、移相量の分布が平均化されている（凹凸の差が小さくなっている）ことが分かる。このため、接続部２０に隣接する１つ目及び２つ目のデジタル移相回路１０のセル間に、コンデンサ５０を並列接続することが望ましいことが分かる。なお、この実施例では、デジタル移相回路１０－４３等において、移相量の分布の凸部が局所的に大きくなっているが、ある区間（デジタル移相回路１０－１０～１０－１２、１０－２１～１０－２３等）の移相量が平均化されている。なお、大きくなった凸部や凹部は、後述する第６実施形態の緩和回路ＲＣを適用することで緩和することができるため、ある区間の移相量が平均化されることで、緩和回路ＲＣの適用数を少なくすることができる。
　以上の通り、第４実施形態のデジタル移相器１００Ｃは、第３のデジタル移相回路（例えばデジタル移相回路１０－１１）の信号線路１において、第１の接続部６１側と、第２の接続部６２側のそれぞれに、コンデンサが並列接続されている。このように、接続部２０において微弱な反射が引き起こされる原因と想定される箇所（接続部２０に含まれるデジタル移相回路１０（中継デジタル移相回路）の両側）に、虚部の素子（リアクタンス素子であるコンデンサ５０）を導入することで、移相量の分布を平均化することができる。
（第５実施形態）
　次に、本発明の第５実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成については同一の符号を付し、その説明を簡略若しくは省略する。
　図１６は、第５実施形態に係るコンデンサ５０周辺の回路図である。第５実施形態では、図１６に示すように、移相量の分布を平均化するコンデンサ５０の下部電極側に、電子スイッチ５１を備えている。なお、電子スイッチ５１は、コンデンサ５０の上部電極側に設けられてもよい。図１６に示す電子スイッチ５１は、コンデンサ５０の下部電極とグランドとの間において、コンデンサ５０に対して直列に接続される。電子スイッチ５１は、例えばＭＯＳ型ＦＥＴである。図１６に示す例では、電子スイッチ５１は、ドレイン端子がコンデンサ５０の下部電極に接続され、ソース端子がグランドに接続され、ゲート端子がスイッチ制御部８（図１参照）に接続されている。
　電子スイッチ５１は、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。電子スイッチ５１は、スイッチ制御部８の制御によって、コンデンサ５０の下部電極及びグランドを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。なお、電子スイッチ５１は、バイポーラートランジスター（ＢＪＴ）等であっても構わない。
　このように、第５実施形態では、コンデンサ５０の一端側（下部電極側）を接地させるか否かを切り替える電子スイッチ５１を備える。電子スイッチ５１は、信号Ｓの所望の周波数帯が、第１の周波数帯である場合にＯＮ（閉状態）になり、第２の周波数帯である場合にＯＦＦ（開状態）になることで、各々の所望の周波数帯に応じて好適にコンデンサ５０の効果を発揮させることができる。
（第６実施形態）
　次に、本発明の第６実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成については同一の符号を付し、その説明を簡略若しくは省略する。
　第６実施形態では、上記移相量の分布の凸部や凹部をさらに緩和するため、上述したデジタル移相回路１０－１～１０－４３の少なくとも１つが、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布を緩和する緩和回路ＲＣとされている。
　緩和回路ＲＣには、後述するように、第１緩和回路ＲＣ１と第２緩和回路ＲＣ２とがある。第１緩和回路ＲＣ１は、緩和回路ＲＣ（第１緩和回路ＲＣ１、第２緩和回路ＲＣ２）以外のデジタル移相回路１０と比較して大きな移相量を有するデジタル移相回路１０であって、上記の移相量の分布の凹部を緩和する回路である。第２緩和回路ＲＣ２は、緩和回路ＲＣ（第１緩和回路ＲＣ１、第２緩和回路ＲＣ２）以外のデジタル移相回路１０と比較して小さな移相量を有するデジタル移相回路１０であって、上記の移相量の分布の凸部を緩和する回路である。
　例えば図８Ｂの場合、デジタル移相回路１０－４３は、第２緩和回路ＲＣ２とされてもよい。また、デジタル移相回路１０－３９、１０－４０は、第１緩和回路ＲＣ１とされてもよい。尚、緩和回路ＲＣ（第１緩和回路ＲＣ１、第２緩和回路ＲＣ２）の具体的構成については後述する。
〈緩和回路〉
　《第１緩和回路》
　図１７Ａ、図１７Ｂ、図１７Ｃ及び図１７Ｄは、第６実施形態に係る緩和回路ＲＣのうちの第１緩和回路ＲＣ１を説明する図である。第１緩和回路ＲＣ１の基本的な構成は、緩和回路ＲＣ（第１緩和回路ＲＣ１、第２緩和回路ＲＣ２）以外のデジタル移相回路１０（以下、「標準デジタル移相回路ＳＴ」という）とほぼ同様である。但し、第１緩和回路ＲＣ１は、標準デジタル移相回路ＳＴと比較して大きな移相量を有するように、標準デジタル移相回路ＳＴとは若干構成が異なる。
　具体的に、第１緩和回路ＲＣ１は、以下に列挙する条件の少なくとも１つを満足する構成である。
　・条件１：長さが標準デジタル移相回路ＳＴよりも長い
　・条件２：信号線路１と内側線路２との距離が標準デジタル移相回路ＳＴよりも短い
　・条件３：信号線路１と外側線路３との距離が標準デジタル移相回路ＳＴよりも長い
　・条件４：コンデンサ５が標準デジタル移相回路ＳＴよりも大きい
　・条件５：電子スイッチ７ａ，７ｂが標準デジタル移相回路ＳＴよりも大きい
　図１７Ａは、上記の「条件１」を満足する第１緩和回路ＲＣ１を示す図である。図１７Ａに示す第１緩和回路ＲＣ１は、長さ（信号線路１、内側線路２、外側線路３等の長さ）Ｐａが、標準デジタル移相回路ＳＴの長さＰよりも長い。
　図１７Ｂは、上記の「条件２」を満足する第１緩和回路ＲＣ１を示す図である。図１７Ｂに示す第１緩和回路ＲＣ１は、信号線路１と内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）との距離Ｑａが、標準デジタル移相回路ＳＴにおける信号線路１と内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）との距離Ｑよりも短い。
　図１７Ｃは、上記の「条件３」を満足する第１緩和回路ＲＣ１を示す図である。図１７Ｃに示す第１緩和回路ＲＣ１は、信号線路１と外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）との距離Ｒａが、標準デジタル移相回路ＳＴにおける信号線路１と外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）との距離Ｒよりも長い。
　図１７Ｄは、上記の「条件４」を満足する第１緩和回路ＲＣ１を示す図である。図１７Ｄに示す第１緩和回路ＲＣ１は、コンデンサ５の大きさが、標準デジタル移相回路ＳＴにおけるコンデンサ５の大きさよりも大きい。尚、図示は省略しているが、上記の「条件５」を満足する第１緩和回路ＲＣ１は、電子スイッチ７ａ及び電子スイッチ７ｂ（図２～４参照）の大きさが、標準デジタル移相回路ＳＴの電子スイッチ７ａ及び電子スイッチ７ｂの大きさよりも大きい。
　第１緩和回路ＲＣ１は、上述の通り、標準デジタル移相回路ＳＴと比較して大きな移相量を有する。このため、標準デジタル移相回路ＳＴに代えて第１緩和回路ＲＣ１を用いることで、移相量を大きくすることができる。従って、例えば、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布が凹部を有している場合には、第１緩和回路ＲＣ１を用いることで、その凹部を緩和することができる。
　《第２緩和回路》
　図１８Ａ、図１８Ｂ、図１８Ｃ及び図１８Ｄは、第６実施形態に係る緩和回路ＲＣのうちの第２緩和回路ＲＣ２を説明する図である。第２緩和回路ＲＣ２の基本的な構成は、第１緩和回路ＲＣ１と同様に、標準デジタル移相回路ＳＴとほぼ同様である。但し、第２緩和回路ＲＣ２は、標準デジタル移相回路ＳＴと比較して小さな移相量を有するように、標準デジタル移相回路ＳＴとは若干構成が異なる。
　具体的に、第２緩和回路ＲＣ２は、以下に列挙する条件の少なくとも１つを満足する構成である。
　・条件１：長さが標準デジタル移相回路ＳＴよりも短い
　・条件２：信号線路１と内側線路２との距離が標準デジタル移相回路ＳＴよりも長い
　・条件３：信号線路１と外側線路３との距離が標準デジタル移相回路ＳＴよりも短い
　・条件４：コンデンサ５が標準デジタル移相回路ＳＴよりも小さい
　・条件５：電子スイッチ７ａ，７ｂが標準デジタル移相回路ＳＴよりも小さい
　図１８Ａは、上記の「条件１」を満足する第２緩和回路ＲＣ２を示す図である。図１８Ａに示す第２緩和回路ＲＣ２は、長さ（信号線路１、内側線路２、外側線路３等の長さ）Ｐａが、標準デジタル移相回路ＳＴの長さＰよりも短い。
　図１８Ｂは、上記の「条件２」を満足する第２緩和回路ＲＣ２を示す図である。図１８Ｂに示す第２緩和回路ＲＣ２は、信号線路１と内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）との距離Ｑａが、標準デジタル移相回路ＳＴにおける信号線路１と内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）との距離Ｑよりも長い。
　図１８Ｃは、上記の「条件３」を満足する第２緩和回路ＲＣ２を示す図である。図１８Ｃに示す第２緩和回路ＲＣ２は、信号線路１と外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）との距離Ｒａが、標準デジタル移相回路ＳＴにおける信号線路１と外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）との距離Ｒよりも短い。
　図１８Ｄは、上記の「条件４」を満足する第２緩和回路ＲＣ２を示す図である。図１８Ｄに示す第２緩和回路ＲＣ２は、コンデンサ５の大きさが、標準デジタル移相回路ＳＴにおけるコンデンサ５の大きさよりも小さい。尚、図示は省略しているが、上記の「条件５」を満足する第２緩和回路ＲＣ２は、電子スイッチ７ａ及び電子スイッチ７ｂ（図２～４参照）の大きさが、標準デジタル移相回路ＳＴの電子スイッチ７ａ及び電子スイッチ７ｂの大きさよりも小さい。
　第２緩和回路ＲＣ２は、上述の通り、標準デジタル移相回路ＳＴと比較して小さな移相量を有する。このため、標準デジタル移相回路ＳＴに代えて第２緩和回路ＲＣ２を用いることで、移相量を小さくすることができる。従って、例えば、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布が凸部を有している場合には、第２緩和回路ＲＣ２を用いることで、その凸部を緩和することができる。
　以上の通り、第６実施形態では、複数のデジタル移相回路１０が縦続接続された複数のデジタル移相回路群３０と、２つのデジタル移相回路群３０の間を接続する１つ以上のベンド型の接続部２０とを備え、少なくとも１つのデジタル移相回路群３０をなすデジタル移相回路１０の少なくとも１つが、移相量の分布を緩和する緩和回路ＲＣとされている。このため、接続部２０の前後で生ずる微弱な反射に起因して生ずる移相量の分布をさらに緩和することができる。
　ここで、上記の緩和回路ＲＣは、標準デジタル移相回路ＳＴと比較して大きな移相量を有するデジタル移相回路１０である第１緩和回路ＲＣ１と、標準デジタル移相回路ＳＴと比較して小さな移相量を有するデジタル移相回路１０である第２緩和回路ＲＣ２との少なくとも一方を含む。第１緩和回路ＲＣ１を用いることで移相量の分布の凹部を緩和することができ、第２緩和回路ＲＣ２を用いることで移相量の分布の凸部を緩和することができる。このように、第１緩和回路ＲＣ１と第２緩和回路ＲＣ２とを用いることで、移相量の分布が凹部を有するものであっても、凸部を有するものであっても対応することが可能である。
　以上、本発明の一実施形態について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上述した実施形態では、信号Ｓの周波数が３０［ＧＨｚ］である場合について説明したが、信号Ｓの周波数は、３０［ＧＨｚ］以外であってもよい。例えば、マイクロ波、 準ミリ波、又はミリ波等の周波数帯域における任意の周波数であってよい。
　また、上記実施形態では、デジタル移相回路１０がコンデンサ５（第２のコンデンサ）を備える構成について説明したが、当該コンデンサ５が無い構成であっても構わない。この場合、コンデンサ５の下部電極に接続される電子スイッチ７ｄ（第２の電子スイッチ）も無くても構わない。
　１…信号線路、２…内側線路、２ａ…第１の内側線路、２ｂ…第２の内側線路、３…外側線路、３ａ…第１の外側線路、３ｂ…第２の外側線路、４…接地導体、４ａ…第１の接地導体、４ｂ…第２の接地導体、５…コンデンサ（第２のコンデンサ）、６…接続導体、６ａ～６ｇ…接続導体、７…電子スイッチ、７ａ～７ｄ…電子スイッチ、８…スイッチ制御部、１０…デジタル移相回路、１０－１～１０－４３…デジタル移相回路、２０…接続部、２０－１～２０－３…接続部、２１…第１の接続線路、２２…第２の接続線路、２２ａ…第２の接続線路、２２ｂ…第２の接続線路、２３…第３の接続線路、２３ａ…第３の接続線路、２３ｂ…第３の接続線路、２４…第１のグランド層、２５…第２のグランド層、３０…デジタル移相回路群、３０－１～３０－４…デジタル移相回路群、４０～４３…ビアホール、５０…コンデンサ（第１のコンデンサ）、５１…電子スイッチ（第１の電子スイッチ）、６１…第１の接続部、６２…第２の接続部、１００…デジタル移相器、１００Ａ～１００Ｄ…デジタル移相器、２２０…側面、Ｒ１…リターン電流、Ｒ２…リターン電流、Ｒａ…距離、ＲＣ…緩和回路、ＲＣ１…第１緩和回路、ＲＣ２…第２緩和回路、Ｓ…信号

Claims (13)

  1. 　複数のデジタル移相回路が縦続接続された第１のデジタル移相回路群と、
    　複数のデジタル移相回路が縦続接続された第２のデジタル移相回路群と、
    　前記第１のデジタル移相回路群の端部に位置する第１のデジタル移相回路と、前記第２のデジタル移相回路群の端部に位置する第２のデジタル移相回路とを接続するベンド型の接続部と、
    　を少なくとも一つずつ備え、
    　前記デジタル移相回路は、信号線路、前記信号線路の両側に設けられた一対の内側線路、前記一対の内側線路の外側に設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも有し、前記一対の内側線路にリターン電流が流れる低遅延モード又は前記一対の外側線路にリターン電流が流れる高遅延モードに設定される回路であり、
    　前記接続部は、
    　前記第１のデジタル移相回路に接続される第１の接続部と、
    　前記第２のデジタル移相回路に接続される第２の接続部と、
    　前記デジタル移相回路であって、前記第１の接続部と前記第２の接続部との間に介在する第３のデジタル移相回路と、
    　を備え、
    　前記第１の接続部は、前記第１のデジタル移相回路の前記信号線路と前記第３のデジタル移相回路の前記信号線路とを接続する第１の接続線路を備え、且つ、前記第２の接続部は、前記第２のデジタル移相回路の前記信号線路と前記第３のデジタル移相回路の前記信号線路とを接続する第１の接続線路を備え、
    　前記第１の接続部の前記第１の接続線路、前記第２の接続部の前記第１の接続線路、前記第１のデジタル移相回路群をなす隣接する２つの前記デジタル移相回路の前記信号線路同士の接続位置近傍、及び前記第２のデジタル移相回路群をなす隣接する２つの前記デジタル移相回路の前記信号線路同士の接続位置近傍の少なくとも１つに、コンデンサが並列接続されている、
    　デジタル移相器。
  2. 　前記第１の接続部の前記第１の接続線路における前記第１のデジタル移相回路側と、前記第２の接続部の前記第１の接続線路における前記第２のデジタル移相回路側のそれぞれに、前記コンデンサが並列接続されている、請求項１に記載のデジタル移相器。
  3. 　前記第３のデジタル移相回路の前記信号線路における前記第１の接続部側と、前記第３のデジタル移相回路の前記信号線路における前記第２の接続部側のそれぞれに、前記コンデンサが並列接続されている、請求項１に記載のデジタル移相器。
  4. 　前記第１のデジタル移相回路の前記信号線路と、前記第１のデジタル移相回路に隣接する第４のデジタル移相回路の前記信号線路との接続位置近傍、及び、前記第２のデジタル移相回路の前記信号線路と、前記第２のデジタル移相回路に隣接する第５のデジタル移相回路の前記信号線路との接続位置近傍、のいずれか一方に、前記コンデンサが並列接続されている、請求項１に記載のデジタル移相器。
  5. 　前記第１のデジタル移相回路の前記信号線路と、前記第４のデジタル移相回路の前記信号線路との前記接続位置近傍、及び前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路との前記接続位置近傍、のいずれか一方に並列接続されている前記コンデンサは、前記一方の接続位置近傍に設けられている伝送線路に並列接続され、
    　前記伝送線路は、前記第１のデジタル移相回路の前記信号線路と前記第４のデジタル移相回路の前記信号線路とを接続する、または、前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路とを接続する、請求項４に記載のデジタル移相器。
  6. 　前記第１のデジタル移相回路の前記信号線路と、前記第１のデジタル移相回路に隣接する第４のデジタル移相回路の前記信号線路との接続位置近傍、及び、前記第２のデジタル移相回路の前記信号線路と、前記第２のデジタル移相回路に隣接する第５のデジタル移相回路の前記信号線路との接続位置近傍、のそれぞれに、前記コンデンサが並列接続されている、請求項１に記載のデジタル移相器。
  7. 　前記第１のデジタル移相回路の前記信号線路と、前記第４のデジタル移相回路の前記信号線路との前記接続位置近傍に並列接続される前記コンデンサ、及び前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路との前記接続位置近傍に並列接続される前記コンデンサのいずれか一方は、前記一方のコンデンサが並列接続される前記接続位置近傍に設けられている伝送線路に並列接続され、
    　前記伝送線路は、前記第１のデジタル移相回路の前記信号線路と前記第４のデジタル移相回路の前記信号線路とを接続する、または、前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路とを接続する、請求項６に記載のデジタル移相器。
  8. 　前記第１のデジタル移相回路の前記信号線路と、前記第４のデジタル移相回路の前記信号線路との前記接続位置近傍に並列接続される前記コンデンサは、前記第１のデジタル移相回路の前記信号線路と、前記第４のデジタル移相回路の前記信号線路との前記接続位置近傍に設けられている第１の伝送線路に並列接続され、
    　前記第１の伝送線路は、前記第１のデジタル移相回路の前記信号線路と前記第４のデジタル移相回路の前記信号線路とを接続し、
    　前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路との前記接続位置近傍に並列接続される前記コンデンサは、前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路との前記接続位置近傍に設けられている第２の伝送線路に並列接続され、
    　前記第２の伝送線路は、前記第２のデジタル移相回路の前記信号線路と、前記第５のデジタル移相回路の前記信号線路とを接続する、請求項６に記載のデジタル移相器。
  9. 　前記コンデンサの一端側を接地させるか否かを切り替える電子スイッチを備える、請求項１～８のいずれか一項に記載のデジタル移相器。
  10. 　複数の前記デジタル移相回路の少なくとも１つは、移相量の分布を緩和する緩和回路とされている、請求項１～８のいずれか一項に記載のデジタル移相器。
  11. 　前記デジタル移相回路は、
    　前記信号線路と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に接続される第２のコンデンサと、
    　前記信号線路と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間に前記第２のコンデンサを接続するか否かを切り替える第２の電子スイッチと、を備える、請求項１～８のいずれか一項に記載のデジタル移相器。
  12. 　前記第１の接続部は、前記第１のデジタル移相回路の前記一対の内側線路と前記第３のデジタル移相回路の前記一対の内側線路とを接続する一対の第２の接続線路を備え、且つ、前記第２の接続部は、前記第２のデジタル移相回路の前記一対の内側線路と前記第３のデジタル移相回路の前記一対の内側線路とを接続する一対の第２の接続線路を備え、
    　前記第１の接続線路及び前記一対の第２の接続線路の上方及び下方の少なくとも一方に配置されるグランド層と、
    　少なくとも前記一対の第２の接続線路と前記グランド層とを接続するビアホールと、　を備える、請求項１～８のいずれか一項に記載のデジタル移相器。
  13. 　前記第１の接続部は、前記第１のデジタル移相回路の前記一対の外側線路と前記第３のデジタル移相回路の前記一対の外側線路とを接続する一対の第３の接続線路を備え、且つ、前記第２の接続部は、前記第２のデジタル移相回路の前記一対の外側線路と前記第３のデジタル移相回路の前記一対の外側線路とを接続する一対の第３の接続線路を備える、請求項１２に記載のデジタル移相器。
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