WO2023188654A1 - デジタル移相回路及びデジタル移相器 - Google Patents

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WO2023188654A1
WO2023188654A1 PCT/JP2022/048278 JP2022048278W WO2023188654A1 WO 2023188654 A1 WO2023188654 A1 WO 2023188654A1 JP 2022048278 W JP2022048278 W JP 2022048278W WO 2023188654 A1 WO2023188654 A1 WO 2023188654A1
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WO
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line
phase shift
shift circuit
signal line
output
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PCT/JP2022/048278
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English (en)
French (fr)
Inventor
雄介 上道
Original Assignee
株式会社フジクラ
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Publication date
Application filed by 株式会社フジクラ filed Critical 株式会社フジクラ
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/185—Phase-shifters using a diode or a gas filled discharge tube
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/02—Coupling devices of the waveguide type with invariable factor of coupling
    • H01P5/022—Transitions between lines of the same kind and shape, but with different dimensions
    • H01P5/028—Transitions between lines of the same kind and shape, but with different dimensions between strip lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/12—Coupling devices having more than two ports
    • H01P5/16—Conjugate devices, i.e. devices having at least one port decoupled from one other port
    • H01P5/18—Conjugate devices, i.e. devices having at least one port decoupled from one other port consisting of two coupled guides, e.g. directional couplers
    • H01P5/184—Conjugate devices, i.e. devices having at least one port decoupled from one other port consisting of two coupled guides, e.g. directional couplers the guides being strip lines or microstrips

Definitions

  • the present invention relates to a digital phase shift circuit and a digital phase shifter.
  • This application claims priority based on Japanese Patent Application No. 2022-052038 filed in Japan on March 28, 2022, the contents of which are incorporated herein.
  • the following non-patent document 1 discloses a digitally controlled phase shift circuit (digital phase shift circuit) that targets microwaves, quasi-millimeter waves, or millimeter waves.
  • this digital phase shift circuit consists of a signal line, a pair of inner lines provided on both sides of the signal line, and a pair of inner lines provided on both sides of the signal line.
  • a pair of outer lines each provided on the outside of the track, a first ground bar connected to one end of each of the pair of inner lines and the pair of outer lines, and a first ground bar connected to each other end of the pair of outer lines.
  • a second grounding bar, a pair of NMOS switches, etc. each provided between the other ends of the pair of inner grounding paths and the second grounding bar are provided.
  • Such a digital phase shift circuit operates by switching the return current flowing to a pair of inner lines or a pair of outer lines due to the transmission of a signal wave in a signal line according to the opening/closing of a pair of NMOS switches. Switch the mode between low delay mode and high delay mode. That is, the digital phase shift circuit operates in a low delay mode when a return current flows through a pair of inner lines, and operates in a high delay mode when a return current flows through a pair of outer lines.
  • the digital phase shift circuit described above supplies a signal wave to which a predetermined amount of phase shift has been applied to a circuit connected to a subsequent stage (second stage circuit).
  • a subsequent stage second stage circuit.
  • the output reflection coefficient of the digital phase shift circuit increases, the power of the signal wave that can be supplied to the subsequent circuit decreases.
  • the output reflection coefficient increases, a problem arises in that the variation in the amount of phase shift in the digital phase shift circuit increases.
  • the background art has a problem in that the larger the mismatch ratio between the output impedance of the digital phase shift circuit and the input impedance of the subsequent circuit, the larger the output reflection coefficient becomes.
  • the background art has problems in that it causes a reduction in the power supplied to subsequent stage circuits and a variation in the desired phase shift amount in the digital phase shift circuit itself.
  • the present invention has been made in view of the above-mentioned circumstances, and aims to provide a digital phase shift circuit and a digital phase shifter that can lower the output reflection coefficient than conventional ones.
  • a signal line, a pair of inner lines provided on both sides of the signal line, and a pair of inner lines provided on the outside of the inner line are provided.
  • a basic phase shifting circuit comprising at least a pair of electronic switches provided between each other end of the pair of inner lines and the second ground conductor, and an output load of the basic phase shifting circuit being reduced from an input load.
  • the output circuit is provided with an output circuit that allows the
  • the output circuit has an output signal line connected to the signal line and having a line width larger than that of the signal line. Adopt the method of preparing.
  • a method is adopted in the second solution, in which the output signal line is provided on a conductive layer different from the signal line.
  • the output signal line is provided in a conductive layer above the conductive layer on which the signal line is provided, and the output The circuit includes a first output ground line provided on the same conductive layer as the inner line and the outer line, and the first output ground line is connected to the inner line and the outer line.
  • Adopt means.
  • the output circuit includes a second circuit provided on both sides of the output signal line.
  • a means of providing an output ground line and a third output ground line is adopted.
  • the output circuit includes an open stub connected to the output signal line.
  • Adopt means as a sixth solving means related to a digital phase shift circuit, in any one of the second to fifth solving means, the output circuit includes an open stub connected to the output signal line.
  • the open stub is provided on the same conductive layer as the signal line in the sixth solution.
  • the output circuit includes a stub ground line provided so as to surround the open stub. Adopt this method.
  • the basic phase shift circuit is arranged on the inner side of one of the pair of inner lines.
  • a first internal/external grounding line connecting one end of the line and one end of the one of the pair of outside lines, and one end of the other of the inside lines of the pair of inside lines and the pair of outside lines;
  • a second inner and outer grounding line connecting one end of the other outer line of the lines, the first inner and outer grounding line and the second inner and outer grounding line are connected to the first grounding conductor and vias.
  • a method is adopted in which the devices are connected via the .
  • the basic phase shift circuit has one end connected to the signal line and the other end connected to the signal line.
  • a method is adopted in which a capacitor is connected to at least one of the first ground conductor and the second ground conductor.
  • a gap between the lower electrode of the capacitor and at least one of the first ground conductor and the second ground conductor is provided.
  • a method is adopted in which the capacitor is equipped with an electronic switch for the capacitor.
  • the basic phase shift circuits in the plurality of digital phase shift circuits related to any one of the first to eleventh solution means are connected in cascade in multiple stages. and the output circuit is provided only in the digital phase shift circuit located at the last stage.
  • the basic phase shift circuit in the digital phase shift circuit according to any of the sixth to eighth solution means is connected in cascade in multiple stages in a multi-row state.
  • the output circuit is provided only in the basic phase shift circuit located at the last stage, and the open stub is arranged between columns of the basic phase shift circuits.
  • FIG. 1 is a front view showing the configuration of a digital phase shift circuit A according to an embodiment of the present invention.
  • FIG. 2 is a conceptual diagram showing the functional configuration of a basic phase shift circuit X in an embodiment of the present invention. 2 is a sectional view taken along line GG in FIG. 1. FIG. 2 is a sectional view taken along line HH in FIG. 1.
  • FIG. 2 is a front view showing the configuration of a digital phase shifter B according to an embodiment of the present invention. It is a front view which shows the modification of the digital phase shift circuit A based on one Embodiment of this invention. It is a sectional view showing a modification of digital phase shift circuit A concerning one embodiment of the present invention.
  • this digital phase shift circuit A receives a high frequency signal S such as a microwave, quasi-millimeter wave, or millimeter wave as an input, and outputs a plurality of high frequency signals S whose phase is shifted by a predetermined phase shift amount to the outside.
  • a high frequency signal S such as a microwave, quasi-millimeter wave, or millimeter wave
  • This is a high frequency circuit that outputs.
  • the front-back direction shown in FIG. 2 may be referred to as the X-axis direction
  • the left-right direction may be referred to as the Y-axis direction
  • the up-down direction may be referred to as the Z-axis direction.
  • FIG. 1 is a front view (plan view) showing a front structure (planar structure) of a digital phase shift circuit A, which is a laminated structure, looking from a certain layer to a lower layer.
  • a digital phase shift circuit A includes a basic phase shift circuit X and an output circuit Y, as shown in FIG.
  • the basic phase shift circuit X is a high frequency delay circuit that delays a high frequency signal S input from the outside by a predetermined phase.
  • This basic phase shift circuit X includes a plurality of components that are difficult to show in FIG. 1, which is a front view (plan view).
  • FIG. 2 ceptual diagram showing the functional configuration of the basic phase shift circuit X.
  • the basic phase shift circuit As shown in FIG. 2, the basic phase shift circuit , a capacitor 5, seven connection conductors 6a to 6g, four electronic switches 7a to 7d, and a switch control section 8.
  • the signal line 1 is a linear strip-shaped conductor extending in a predetermined direction (X-axis direction) as shown in FIG. That is, the signal line 1 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length. A signal current flows through such a signal line 1 from the front side toward the back side, that is, from one end (input end) on the front side to the other end (output end) on the back side.
  • Such a signal line 1 electrically has an inductance L1 as a distributed circuit constant.
  • This inductance L1 is a parasitic inductance whose size depends on the shape of the signal line 1 such as the length of the signal line 1.
  • this signal line 1 also has an electrical capacitance C1 as a distributed circuit constant.
  • This capacitance C1 is a parasitic capacitance between the signal line and the inner line or outer line or between the silicon substrate.
  • the pair of inner lines 2a and 2b are linear strip-shaped conductors provided on both sides of the signal line 1.
  • the first inner line 2a is arranged at a distance on one side of the signal line 1 (on the right side in FIG. 2), and has a length having a constant width, a constant thickness, and a predetermined length. It is a plate-shaped conductor. That is, the first inner line 2a is provided parallel to the signal line 1 at a predetermined distance, and extends in the same direction as the signal line 1.
  • the second inner line 2b is spaced apart from the signal line 1 on the other side (the left side in FIG. 2), and is shaped like a long plate having a constant width, a constant thickness, and a predetermined length like the first inner line 2a. It is a conductor.
  • the second inner line 2b is provided in parallel to the signal line 1 at a predetermined distance apart, like the first inner line 2a. Extends in the same direction as the existing direction.
  • the first outer line 3a is a linear strip-shaped conductor provided outside the first inner line 2a on one side of the signal line 1 described above. That is, the first outer line 3a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is farther from the signal line 1 than the first inner line 2a on one side of the signal line 1. located at the location.
  • the first outer line 3a is provided parallel to the signal line 1 at a predetermined distance with the first inner line 2a sandwiched therebetween. That is, the first outer line 3a extends in the same direction as the extending direction of the signal line 1, like the first inner line 2a and the second inner line 2b described above.
  • the second outer line 3b is a linear strip-shaped conductor provided outside the second inner line 2b on the other side of the signal line 1 described above, that is, on a different side from the first outer line 3a. That is, the second outer line 3b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is farther from the signal line 1 than the second inner line 2b on the other side of the signal line 1. located at the location.
  • the second outer line 3b is provided parallel to the signal line 1 at a predetermined distance with the second inner line 2b sandwiched therebetween. That is, the second outer line 3b extends in the same direction as the signal line 1, similar to the first inner line 2a, second inner line 2b, and first outer line 3a described above. do.
  • the pair of internal and external grounding lines 23a and 23b are linear strip-shaped conductors provided on one side (on the output circuit Y side) of the pair of inner lines 2a and 2b and the pair of outer lines 3a and 3b, as shown in the figure.
  • the first inner and outer grounding line 23a has one end of the first inner line 2a (one inner line) and one end of the first outer line 3a (one outer line).
  • the second internal/external ground line 23b connects one end of the second internal line 2b (the other internal line) and one end of the second external line 3b (the other external line).
  • the first internal and external grounding lines 23a and the second internal and external grounding lines 23b are connected to the first grounding conductor 4a located in the lower layer via vias.
  • the first ground conductor 4a is a linear strip-shaped conductor provided at one end of each of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. That is, the first ground conductor 4a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is electrically grounded.
  • first ground conductor 4a is arranged perpendicularly to the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b extending in the same direction. It is provided. That is, the first ground conductor 4a is connected to the left and right direction (Y-axis direction) at one end of each of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. It is set up to extend to.
  • first ground conductor 4a is provided below and separated from the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b by a predetermined distance. That is, between the first ground conductor 4a and each end (one end of each) of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b, A certain distance is provided in the vertical direction (Z-axis direction).
  • first ground conductor 4a is set so that one end in the left-right direction (the right end in FIG. 2) is approximately at the same position in the left-right direction as the right edge of the first outer line 3a. Further, the first ground conductor 4a is set so that the other end in the left-right direction (the left end in FIG. 2) is approximately at the same position in the left-right direction as the left edge of the second outer line 3b.
  • the second ground conductor 4b is a linear strip-shaped conductor provided at the other end of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. . That is, the second ground conductor 4b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and is electrically grounded.
  • the second ground conductor 4b is arranged perpendicularly to the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b extending in the same direction. It is provided. That is, the second ground conductor 4b extends in the left-right direction at the other end sides of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. It is set up like this.
  • the second ground conductor 4b is provided below and separated from the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b by a predetermined distance. That is, between the second ground conductor 4b and each end (each other end) of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b, , a certain distance is provided in the vertical direction.
  • the second ground conductor 4b is set so that one end in the left-right direction (the right end in FIG. 2) is approximately at the same position in the left-right direction as the right edge of the first outer line 3a. Further, the second ground conductor 4b is set so that the other end in the left-right direction (the left end in FIG. 2) is approximately at the same position in the left-right direction as the left edge of the second outer line 3b. That is, the second ground conductor 4b has the same position in the left-right direction as the first ground conductor 4a.
  • the capacitor 5 is a parallel plate whose upper electrode is connected to the signal line 1 via the seventh connection conductor 6g, and whose lower electrode is connected to the second ground conductor 4b via the fourth electronic switch 7d.
  • This capacitor 5 has a capacitance Ca that corresponds to the opposing area of the parallel plates. That is, this capacitance Ca is a circuit constant provided between the signal line 1 and the second ground conductor 4b.
  • the first connection conductor 6a is a conductor that electrically and mechanically connects one end of the first inner line 2a and the first ground conductor 4a. That is, this first connection conductor 6a is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of the first inner track 2a, and the other end (lower end) is connected to the first ground conductor 4a. Connect to the top of the
  • the second connection conductor 6b is a conductor that electrically and mechanically connects one end of the second inner line 2b and the first ground conductor 4a. That is, the second connection conductor 6b is a conductor that extends in the vertical direction like the first connection conductor 6a, and one end (upper end) is connected to the lower surface of the second inner line 2b, and the other end ( (lower end) is connected to the upper surface of the first ground conductor 4a.
  • the third connection conductor 6c is a conductor that electrically and mechanically connects one end of the first outer line 3a and the first ground conductor 4a. That is, this third connection conductor 6c is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of one end of the first outer line 3a, and the other end (lower end) is connected to the first ground. Connect to the upper surface of the conductor 4a.
  • the fourth connection conductor 6d is a conductor that electrically and mechanically connects the other end of the first outer line 3a and the second ground conductor 4b. That is, this fourth connection conductor 6d is a conductor that extends in the vertical direction, and one end (upper end) is connected to the lower surface of the other end of the first outer line 3a, and the other end (lower end) is connected to the lower surface of the other end of the first outer line 3a. Connect to the upper surface of the ground conductor 4b.
  • the fifth connection conductor 6e is a conductor that electrically and mechanically connects one end of the second outer line 3b and the first ground conductor 4a. That is, this fifth connection conductor 6e is a conductor extending in the vertical direction, one end (upper end) is connected to the lower surface of one end of the second outer line 3b, and the other end (lower end) is connected to the first ground. Connect to the upper surface of the conductor 4a.
  • the sixth connection conductor 6f is a conductor that electrically and mechanically connects the other end of the second outer line 3b and the second ground conductor 4b. That is, the sixth connecting conductor 6f is a conductor extending in the vertical direction, and one end (upper end) is connected to the lower surface of the other end of the second outer line 3b, and the other end (lower end) is connected to the lower surface of the other end of the second outer line 3b. Connect to the upper surface of the ground conductor 4b.
  • the seventh connection conductor 6g is a conductor that electrically and mechanically connects the other end of the signal line 1 and the upper electrode of the capacitor 5. That is, the seventh connection conductor 6g is a conductor that extends in the vertical direction, and one end (upper end) is connected to the lower surface of one end of the signal line 1, and the other end (lower end) is connected to the upper electrode (upper surface) of the capacitor 5. Connect to.
  • the first electronic switch 7a is a transistor that connects the other end of the first inner line 2a and the second ground conductor 4b in an openable and closable manner. As shown in the figure, the first electronic switch 7a is, for example, a MOS FET, and has a drain terminal connected to the other end of the first inner line 2a, a source terminal connected to the second ground conductor 4b, and A gate terminal is connected to the switch control section 8.
  • Such a first electronic switch 7a switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the first electronic switch 7a turns ON/OFF the connection between the other end of the first inner line 2a and the second ground conductor 4b by the switch control unit 8.
  • the second electronic switch 7b is a transistor that connects the other end of the second inner line 2b and the second ground conductor 4b in an openable and closable manner.
  • the second electronic switch 7b is a MOS FET like the first electronic switch 7a, and has a drain terminal connected to the other end of the second inner line 2b, and a source terminal connected to the second ground conductor 4b.
  • the gate terminal is also connected to the switch control section 8.
  • Such a second electronic switch 7b switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the second electronic switch 7b uses the switch control unit 8 to turn ON/OFF the connection between the other end of the second inner line 2b and the second ground conductor 4b.
  • the third electronic switch 7c is a transistor that connects one end of the signal line 1 and the second ground conductor 4b in an openable and closable manner.
  • the third electronic switch 7c is a MOS type FET like the first electronic switch 7a and the second electronic switch 7b described above, and its drain terminal is connected to one end of the signal line 1, and its source terminal is connected to the second electronic switch 7b.
  • the gate terminal is connected to the ground conductor 4b, and the gate terminal is connected to the switch control section 8.
  • the third electronic switch 7c may be provided between the other end of the signal line 1 and the first ground conductor 4a instead of between one end of the signal line 1 and the second ground conductor 4b. .
  • Such a third electronic switch 7c switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the third electronic switch 7c turns ON/OFF the connection between one end of the signal line 1 and the second ground conductor 4b by the switch control section 8.
  • the fourth electronic switch 7d is a transistor that connects the other end of the capacitor 5 and the second ground conductor 4b in an openable and closable manner.
  • This fourth electronic switch 7d is a MOS type FET like the first electronic switch 7a, second electronic switch 7b, and third electronic switch 7c described above, and its drain terminal is connected to the other end of the capacitor 5.
  • the source terminal is connected to the second ground conductor 4b, and the gate terminal is connected to the switch control section 8.
  • Such a fourth electronic switch 7d switches the conduction state between the drain terminal and the source terminal to an open state or a closed state based on a gate signal input from the switch control unit 8 to the gate terminal. That is, the fourth electronic switch 7d turns ON/OFF the connection between the other end of the capacitor 5 and the second ground conductor 4b using the switch control section 8. Note that the fourth electronic switch 7d corresponds to the capacitor electronic switch of the present invention.
  • the switch control unit 8 is a control circuit that controls the first electronic switch 7a, second electronic switch 7b, third electronic switch 7c, and fourth electronic switch 7d described above.
  • This switch control unit 8 is equipped with four output ports, and from each output port to each gate of the first electronic switch 7a, the second electronic switch 7b, the third electronic switch 7c, and the fourth electronic switch 7d. Output gate signals individually to the terminals. That is, the switch control section 8 controls the ON/OFF operations of the first electronic switch 7a, the second electronic switch 7b, the third electronic switch 7c, and the fourth electronic switch 7d using the gate signal.
  • this output circuit Y is connected in cascade after the basic phase shift circuit X described above, and includes an output signal line 9, an open stub 10, and an output ground line 11.
  • the output signal line 9 is a linear strip-shaped conductor that extends in the same direction as the signal line 1.
  • This output signal line 9 is a long plate-shaped conductor having a constant width, constant thickness, and predetermined length, and one end (left end) is connected to the other end (output end) of the signal line 1, and the other end (right end ) is connected to an external load circuit.
  • a signal current of the high frequency signal S flows from one end (left end) to the other end (right end).
  • the output signal line 9 near the signal line 1 is tapered so that the width thereof gradually increases as shown in FIG.
  • the output signal line 9 has a line width Wa set wider than the line width W of the signal line 1. That is, the output signal line 9 has a cross-sectional area through which a signal current flows, which is set to be larger than the cross-sectional area of the signal line 1 .
  • Such an output signal line 9 has a circuit function of reducing the output load of the basic phase shift circuit X from the input load.
  • the signal line 1, the first inner line 2a, the second inner line 2b, the first outer line 3a, and the second outer line 3b in the basic phase shift circuit X are formed in the first conductive layer
  • the first ground conductor 4a and the second ground conductor 4b are formed on a second conductive layer (lower layer) that faces the first conductive layer with an insulating layer in between.
  • the components of the first conductive layer, the components of the second conductive layer, the capacitor 5, and the first to fourth electronic switches 7a to 7d are interconnected by vias (through holes). That is, these vias are buried in the insulating layer and are connected to the first connecting conductor 6a, the second connecting conductor 6b, the third connecting conductor 6c, the fourth connecting conductor 6d, the fifth connecting conductor 6e, and the sixth connecting conductor 6c. function as the connecting conductor 6f and the seventh connecting conductor 6g.
  • the components of the first conductive layer and the components of the second conductive layer are the first connection conductor 6a, the second connection conductor 6b, the third connection conductor 6c, and the fourth connection conductor.
  • the conductor 6d, the fifth connection conductor 6e, and the sixth connection conductor 6f are interconnected by vias functioning as the conductor 6d. Further, the components of the first conductive layer and the capacitor 5 are mutually connected by a via that functions as a seventh connection conductor 6g.
  • the third conductive layer is a conductive layer above the first conductive layer. That is, the signal line 1 of the basic phase shift circuit X and the output signal line 9 of the output circuit Y are formed on different conductive layers, and as shown in FIG. 3A, the signal line 1 and the output signal line 9 are They are interconnected by vias 12 (through holes). Note that FIG. 3A is a cross-sectional view (first cross-sectional view) looking at the output circuit Y from the tip side (right side) of the output signal line 9.
  • the open stub 10 is a line that is provided so as to branch from such an output signal line 9 and has an open end. As shown in FIG. 1, the open stub 10 branches in a direction perpendicular to the direction in which the output signal line 9 extends, for example, from a midway point in the output signal line 9, and extends along the direction in which the output signal line 9 extends from the middle. It has a shape that bends like this. That is, in the open stub 10, the bent portion is located on the side of the basic phase shift circuit X.
  • the open stub 10 is formed in the third conductive layer in the vicinity of the connection point with the output signal line 9, similar to the output signal line 9, but the open stub 10 is formed in the third conductive layer in the same way as the signal line 1 from the middle part. Formed in layers. That is, the open stub 10 has a structure in which intermediate portions are connected by signal line vias 12, as shown in FIG.
  • the specifications of such an open stub 10 are set so that the output impedance of the basic phase shift circuit X, which is expressed as a complex number, is converted into a real number. That is, the length and shape of the open stub 10 are set so as to convert the output impedance of the basic phase shift circuit X into a real number.
  • a stub in a high-frequency circuit is a well-known circuit element.
  • short stubs whose tips are grounded are known as general stubs.
  • the inventor of the present application found that when converting the output impedance of the basic phase shift circuit X into a real number, it cannot be converted into a real number using a short stub, but can be converted into a real number only using the open stub 10.
  • the output ground line 11 is a ground line provided so as to surround both sides of the above-described output signal line 9 and the top, bottom, left and right sides of the open stub 10, and is electrically grounded. That is, the output ground line 11 is provided so as to surround the output signal line 9 from both sides in the Y-axis direction, and the open stub 10 is provided so as to surround the output signal line 9 from both sides in the Z-axis direction, and in the X-axis direction and Y-axis direction perpendicular to the direction in which it extends. It is provided so as to surround it from both sides.
  • both sides in a direction orthogonal to the extending direction of the output signal line 9 or the open stub 10 in plan view may be referred to as the left and right sides of the output signal line 9 or the open stub 10.
  • This output ground line 11 includes a plurality of individual ground lines 11a to 11g, as shown in FIGS. 1, 3A, and 3B. These individual ground lines 11a to 11g are interconnected by ground line vias 13, as shown in FIGS. 3A and 3B. Specifically, the individual ground line 11a is mutually connected to the individual ground line 11b and the individual ground line 11c, and the individual ground lines 11e and 11f are connected to the individual ground line 11d and the individual ground line 11g by the ground line vias 13. and are interconnected.
  • the first to third individual ground lines 11a to 11c are ground lines (signal line ground lines) formed on the left, right, and below the output signal line 9.
  • the fourth to seventh individual ground lines 11d to 11g are ground lines (stub ground lines) that surround the open stub 10 from left and right and above and below.
  • the first individual ground line 11a is a first output ground line that covers the lower part of the output signal line 9, as shown in FIG. 3A. That is, the first individual ground line 11a is formed in the lower layer of the output signal line 9, that is, in the first conductive layer, and has a function of shielding electromagnetic waves radiated downward from the output signal line 9.
  • the first individual ground line 11a is connected to the inner line and the outer line in the first conductive layer.
  • the second individual ground line 11b is a second output ground line that covers the right side of the output signal line 9, as shown in FIG. 3A. That is, the second individual ground line 11b is formed in the same layer as the output signal line 9, that is, in the third conductive layer, and has a function of shielding electromagnetic waves radiated from the output signal line 9 to the right side.
  • the third individual ground line 11c is a third output ground line that covers the left side of the output signal line 9, as shown in FIG. 3A. That is, the third individual ground line 11c is formed in the third conductive layer similarly to the second individual ground line 11b, and has the function of shielding electromagnetic waves radiated leftward from the output signal line 9. .
  • the fourth individual ground line 11d is a ground line that covers the bottom of the open stub 10, as shown in FIG. 3B. That is, the fourth individual ground line 11d is formed in a lower layer of the open stub 10, that is, in a layer lower than the first conductive layer (for example, the second conductive layer), and prevents electromagnetic waves radiated downward from the open stub 10. It has a shielding function.
  • the fifth individual ground line 11e is a ground line that covers the right side of the open stub 10, as shown in FIG. 3B. That is, the fifth individual ground line 11e is formed in the same layer as the open stub 10, that is, in the first conductive layer, and has a function of shielding electromagnetic waves radiated from the open stub 10 to the right side.
  • the sixth individual ground line 11f is a ground line that covers the left side of the open stub 10, as shown in FIG. 3B. That is, the sixth individual ground line 11f is formed in the same layer as the open stub 10, that is, in the first conductive layer, and has a function of shielding electromagnetic waves radiated leftward from the open stub 10.
  • the seventh individual ground line 11g is a ground line that covers the open stub 10, as shown in FIG. 3B. That is, the seventh individual ground line 11g is formed in the upper layer of the open stub 10, that is, in the third conductive layer, and has a function of shielding electromagnetic waves radiated upward from the open stub 10.
  • this digital phase shifter B includes a plurality (n) of basic phase shift circuits X 1 to X n , a single output circuit Y, and a pair of connection circuits Z1 and Z2.
  • n is a natural number.
  • i below is a natural number of 2 or more and n or less.
  • n basic phase shift circuits X 1 to X n are cascaded in multiple stages in a two-row state (multi-row state), as shown in FIG. ing.
  • the two-row arrangement shown in FIG. 4 is just an example. That is, the n basic phase shift circuits X 1 to X n may be arranged in three or more columns.
  • the transmission direction of the high frequency signal S is from the first basic phase shift circuit X1 to the nth basic phase shift circuit Xn . That is, the first basic phase shifting circuit are doing.
  • the first to i-1st basic phase shift circuits X 1 to X i-1 are connected in cascade in a straight line. , forming a first straight portion.
  • the i+1st to nth basic phase shift circuits X i+1 to X n are connected in cascade in a straight line, forming a second straight part different from the first straight part.
  • the first to i-1th basic phase shift circuits X 1 to X i-1 and the i+1 to nth basic phase shift circuits X i+1 to X n are arranged in two rows (multi-row). .
  • each adjacent signal line 1 is interconnected in a row.
  • each of the first inner side The line 2a, the second inner line 2b, the first outer line 3a and the second outer line 3b are interconnected in a line. Furthermore, in each of the first to i-1st basic phase shift circuits X 1 to X i-1 and the i+1st to nth basic phase shift circuits X i+1 to X n , the adjacent first ground conductor 4a They are mutually connected to the second ground conductor 4b.
  • the i-th basic phase shift circuit X i does not form the first straight part and the second straight part, and is It is placed between circuits Z1 and Z2.
  • the i-th basic phase shift circuit X i may be a component of the first linear section or the second linear section.
  • the output circuit Y is connected to the rear stage of the n-th basic phase shift circuit Xn located at the last stage (most downstream). That is, the output signal line 9 of the output circuit Y is connected to the output end (other end) of the signal line 1 in the n-th basic phase shift circuit Xn via the signal line via 12 (through hole). (see Figure 3A).
  • the pair of connection circuits Z1 and Z2 are lines that connect the first straight section and the second straight section described above in parallel.
  • the first connection circuit Z1 connects the i-1st basic phase shift circuit X i-1 located at the last stage in the first straight section and the i-th Connect to the basic phase shift circuit Xi .
  • This first connection circuit Z1 includes five individual connection lines 14, 15a, 15b, 16a, and 16b as shown.
  • the first individual connection line 14 is connected to the output end (other end) of the signal line 1 in the i-1 basic phase shift circuit X i-1.
  • This is a band-shaped conductor that connects the input end (one end) of the signal line 1 in the i -th basic phase shift circuit Xi.
  • the first individual connection line 14 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends obliquely as shown (in plan view shown in FIG. 4). There is.
  • the second individual connection line 15a includes one end of the first inner line 2a in the i-1st basic phase shift circuit X i-1 and the other end of the first inner line 2a in the i-th basic phase shift circuit X i . It is a strip-shaped conductor that connects the ends.
  • the second individual connection line 15a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the first individual connection line 14.
  • the third individual connection line 15b includes one end of the second inner line 2b in the i-1st basic phase shift circuit X i-1 and the other end of the second inner line 2b in the i-th basic phase shift circuit X i . It is a strip-shaped conductor that connects the ends.
  • the third individual connection line 15b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the first individual connection line 14.
  • the fourth individual connection line 16a includes one end of the first outer line 3a in the i-1st basic phase shift circuit X i-1 and the other end of the first outer line 3a in the i-th basic phase shift circuit X i . It is a strip-shaped conductor that connects the ends.
  • the fourth individual connection line 16a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the first individual connection line 14.
  • the fifth individual connection line 16b includes one end of the second outer line 3b in the i-1st basic phase shift circuit X i-1 and the other end of the second outer line 3b in the i-th basic phase shift circuit X i . It is a strip-shaped conductor that connects the ends.
  • the fifth individual connection line 16b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the first individual connection line 14.
  • the second connection circuit Z2 connects the i-th basic phase-shifting circuit X i and the i+1-th basic phase-shifting circuit X i+1 located at the forefront in the second linear section, as shown in the figure.
  • the second connection circuit Z2 includes five individual connection lines 17, 18a, 18b, 19a, 19b as shown.
  • the sixth individual connection line 17 connects the output end (other end) of the signal line 1 in the i-th basic phase shift circuit This is a band-shaped conductor that connects the input end (one end) of the signal line 1 in the phase shift circuit X i+1 .
  • the sixth individual connection line 17 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends obliquely as shown (in plan view shown in FIG. 4). There is.
  • the seventh individual connection line 18a connects one end of the first inner line 2a in the i-th basic phase shift circuit X i and the other end of the first inner line 2 a in the i+1th basic phase shift circuit X i+1. It is a strip-shaped conductor.
  • the seventh individual connection line 18a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the sixth individual connection line 17.
  • the eighth individual connection line 18b connects one end of the second inner line 2b in the i-th basic phase shift circuit X i and the other end of the second inner line 2 b in the i+1th basic phase shift circuit X i+1. It is a strip-shaped conductor.
  • the eighth individual connection line 18b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the sixth individual connection line 17.
  • the ninth individual connection line 19a connects one end of the first outer line 3a in the i-th basic phase shift circuit X i and the other end of the first outer line 3 a in the i+1th basic phase shift circuit X i+1. It is a strip-shaped conductor.
  • the ninth individual connection line 19a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the sixth individual connection line 17.
  • the tenth individual connection line 19b connects one end of the second outer line 3b in the i-th basic phase shift circuit X i and the other end of the second outer line 3 b in the i+1th basic phase shift circuit X i+1. It is a strip-shaped conductor.
  • the tenth individual connection line 19b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the sixth individual connection line 17.
  • the operation modes of the basic phase shift circuits X, X 1 to X n in the digital phase shift circuit A and the digital phase shifter B are switched according to the conduction states of the first to fourth electronic switches 7a to 7d. That is, the operation modes of the basic phase shift circuits X, X 1 to X n include a low delay mode in which only the first electronic switch 7a and the second electronic switch 7b are set to the ON state by the switch control unit 8; Similarly, there is a high delay mode in which only the fourth electronic switch 7d is set to the ON state by the switch control unit 8.
  • the switch control unit 8 sets the first electronic switch 7a and the second electronic switch 7b to the ON state, and also sets the fourth electronic switch 7d to the OFF state. That is, in the low delay mode, the second phase difference in the high delay mode is maintained by the first propagation delay time TL until the high frequency signal S propagates from the input end (other end) to the output end (one end) of the signal line 1. A first phase difference ⁇ L smaller than ⁇ H is generated.
  • the other end of the first inner line 2a is connected to the second ground conductor 4b. That is, one end of the first inner line 2a is always connected to the first ground conductor 4a via the first connection conductor 6a, and the other end is connected to the second ground conductor 4a via the first electronic switch 7a.
  • a first current-carrying path through which current can flow between one end and the other end is formed.
  • the second inner line 2b has its other end connected to the second ground conductor 4b by setting the second electronic switch 7b to the ON state. That is, one end of the second inner line 2b is always connected to the first ground conductor 4a via the second connection conductor 6b, and the other end is connected to the second ground conductor 4a via the second electronic switch 7b. By being connected to the conductor 4b, a second current-carrying path through which current can flow between one end and the other end is formed.
  • a first return current flows in the first inner line 2a forming the first energization path in a direction opposite to the direction in which the signal current is energized. Furthermore, due to the signal current flowing through the signal line 1, a second inner line 2b forming the second current carrying path is supplied with a second inner line 2b in the opposite direction to the direction in which the signal current flows, that is, in the same direction as the first return current. 2 return current flows.
  • the first return current flowing to the first inner line 2a and the second return current flowing to the second inner line 2b are both in the opposite direction to the current direction of the signal current. Therefore, the first return current and the second return current reduce the inductance L1 of the signal line 1 due to the electromagnetic coupling between the signal line 1, the first inner line 2a, and the second inner line 2b. It acts to reduce If the amount of reduction in the inductance L1 is ⁇ Ls, the effective inductance Lm of the signal line 1 is (L1 ⁇ Ls).
  • the signal line 1 has the electrostatic capacitance C1 as a parasitic capacitance, as described above.
  • the fourth electronic switch 7d is set to the OFF state, so the capacitor 5 is not connected between the signal line 1 and the second ground conductor 4b. That is, the capacitance Ca of the capacitor 5 does not affect the high frequency signal S propagating through the signal line 1. Therefore, the first propagation delay time T L proportional to (Lm ⁇ C1) 1/2 acts on the high frequency signal S propagating through the signal line 1 .
  • the high-frequency signal S at the output end (one end) of the signal line 1 has a phase that is higher than the high-frequency signal S at the input end (other end) of the signal line 1 due to the first propagation delay time TL . It is delayed by a phase difference ⁇ L of 1. That is, in the low delay mode, the inductance L1 of the signal line 1 is reduced to the inductance Lm by the first return current and the second return current, thereby reducing the original propagation delay time of the signal line 1. As a result, a first phase difference ⁇ L smaller than the original phase difference of the signal line 1 is realized.
  • the loss of the signal line 1 is intentionally increased by setting the third electronic switch 7c to the ON state.
  • This loss provision is intended to make the loss imparted to the high frequency signal S in the low delay mode comparable to the loss imparted to the high frequency signal S in the high delay mode.
  • the loss of the high frequency signal S in the low delay mode is clearly smaller than the loss of the high frequency signal S in the high delay mode.
  • This loss difference causes an amplitude difference in the high frequency signal S output from the digital phase shift circuit A when the operation mode is switched between the low delay mode and the high delay mode.
  • the digital phase shift circuit A eliminates the above amplitude difference by setting the third electronic switch 7c to the ON state in the low delay mode.
  • the switch control unit 8 sets the first electronic switch 7a, the second electronic switch 7b, and the third electronic switch 7c to the OFF state, and also sets the fourth electronic switch 7d to the ON state.
  • the first phase difference in the low delay mode is maintained by the second propagation delay time TH until the high frequency signal S propagates from the input end (other end) to the output end (one end) of the signal line 1.
  • a second phase difference ⁇ H larger than ⁇ L is generated.
  • the first electronic switch 7a and the second electronic switch 7b are set to the OFF state, so the first energizing path is not formed in the first inner line 2a, and the second A second energizing path is not formed in the inner line 2b. Therefore, the first return current to the first inner line 2a becomes extremely small, and the second return current to the second inner line 2b becomes extremely small.
  • the first outer line 3a has one end connected to the first ground conductor 4a via the third connection conductor 6c, and the other end connected to the second ground conductor 4a via the fourth connection conductor 6d. It is connected to the ground conductor 4b. That is, a third current-carrying path through which a current can flow between one end and the other end is formed in advance in the first outer line 3a.
  • the third return current flows from one end of the first outer line 3a toward the other end due to the signal current in the signal line 1.
  • This third return current is in the opposite direction to the direction in which the signal current flows in the signal line 1. Therefore, the third return current can reduce the inductance L1 of the signal line 1 due to the electromagnetic coupling between the signal line 1 and the first outer line 3a.
  • the second outer line 3b has one end connected to the first ground conductor 4a via the fifth connection conductor 6e, and the other end connected to the second ground conductor 4b via the sixth connection conductor 6f. It is connected to the. That is, a fourth current-carrying path through which current can flow between one end and the other end is formed in advance in the second outer line 3b.
  • the fourth return current flows from one end of the second outer line 3b toward the other end due to the signal current in the signal line 1.
  • This fourth return current is in the opposite direction to the direction in which the signal current flows in the signal line 1. Therefore, the fourth return current can reduce the inductance L1 of the signal line 1 due to the electromagnetic coupling between the signal line 1 and the second outer line 3b.
  • the distance between the signal line 1 and the first outer line 3a and the second outer line 3b is larger than the distance between the signal line 1 and the first inner line 2a and the second inner line 2b. Therefore, the third return current and the fourth return current have a smaller effect of reducing the inductance L1 than the first return current and the second return current. If the amount of reduction in inductance L1 due to the third return current and fourth return current is ⁇ Lh, then the effective inductance Lp of the signal line 1 is (L1 ⁇ Lh).
  • the signal line 1 has a capacitance C1 as a parasitic capacitance. Furthermore, in the high delay mode, the fourth electronic switch 7d is set to the ON state, so the capacitor 5 is connected between the signal line 1 and the second ground conductor 4b. That is, the signal line 1 has a capacitance Cb that is the sum of the capacitance Ca of the capacitor 5 and the capacitance C1 (parasitic capacitance). Therefore, a second propagation delay time T H proportional to (Lp ⁇ Cb) 1/2 acts on the high frequency signal S propagating through the signal line 1 .
  • the high frequency signal S at the output end (one end) of the signal line 1 has a phase difference of a second phase difference from the high frequency signal S at the input end of the signal line 1 due to such second propagation delay time TH . It is delayed by ⁇ H . That is, in the high delay mode, the inductance L1 of the signal line 1 is weakly reduced to the inductance Lp by the third return current and the fourth return current, and the fourth electronic switch 7d is also set to the ON state. As a result, a second phase difference ⁇ H that is larger than the first phase difference ⁇ L in the low delay mode is realized.
  • the third electronic switch 7c is set to the OFF state. That is, in the high delay mode, no measures are taken to intentionally increase the loss of the signal line 1. As a result, the loss of the high frequency signal S in the high delay mode is comparable to the loss of the high frequency signal S in the low delay mode.
  • the output circuit Y is provided after the basic phase shift circuits X, X 1 to X n , the basic phase shift circuits
  • the output loads of the phase circuits X and Xn are reduced from the input loads and converted into real numbers.
  • the output impedance of the basic phase shift circuits It is small and has real impedance.
  • the line width Wa of the output signal line 9 is set wider than the line width W of the signal line 1 in the basic phase shift circuits output load is less than the input load. Furthermore, in the output circuit Y, since the output signal line 9 is provided with the open stub 10, the output impedance (complex impedance) of the basic phase shift circuit X is converted into a real number.
  • the digital phase shift circuit A and the digital phase shifter B it is possible to lower the output reflection coefficient than before. That is, according to the present embodiment, it is possible to provide a digital phase shift circuit A and a digital phase shifter B that can lower the output reflection coefficient than conventional ones.
  • the output signal line 9 of the output circuit Y is formed on a different conductive layer from the signal line 1 of the basic phase shift circuits X and Xn , it can be easily made wider than the signal line 1. That is, the output signal line 9 can be set wide without being restricted by other lines. Therefore, according to this embodiment, it is possible to reduce the output reflection coefficient relatively easily.
  • the left and right sides and the bottom of the output signal line 9 are surrounded by the first to third individual ground lines 11a to 11c (signal line ground lines). It is. Therefore, according to this embodiment, it is possible to effectively shield electromagnetic waves radiated from the output signal line 9 to the surroundings.
  • the open stub 10 is surrounded by the fourth to seventh individual ground lines 11d to 11g (ground lines for stubs) on the left and right sides and above and below. There is. Therefore, according to this embodiment, it is possible to effectively shield electromagnetic waves radiated from the open stub 10 to the surroundings.
  • the open stubs 10 are arranged between the columns of the n basic phase shift circuits X 1 to X n arranged in two rows (multi-rows). It is possible to make effective use of the surplus space. Therefore, according to this embodiment, it is possible to downsize the digital phase shifter B.
  • FIG. 5A is a front view showing the open stub 10 and the output ground line 11 in a modified example of the digital phase shift circuit A according to an embodiment of the present invention.
  • FIG. 5B is a cross-sectional view showing the open stub 10 and the output ground line 11 in a modified example of the digital phase shift circuit A according to an embodiment of the present invention.
  • the output ground line 11 of this modification includes individual ground lines 11a to 11g, as well as the digital phase shift circuit of the above-described embodiment, and further includes an eighth individual ground line 11h (stub ground line). Be prepared.
  • the individual ground lines 11d to 11g extend beyond the tip of the open stub 10 in the direction in which the open stub 10 extends.
  • the eighth individual ground line 11h extends in a direction perpendicular to the extending direction of the open stub 10, and is at the tip of the fifth individual ground line 11e and the sixth individual ground line 11f in the extending direction of the open stub 10. connected to.
  • the eighth individual ground line 11h is mutually connected to the ends of the fourth ground line 11d and the seventh ground line 11g in the extending direction of the open stub 10 by a ground line via 13.
  • the eighth individual ground line 11h is a ground line that covers the tip of the open stub 10 from one side in the extending direction of the open stub 10, as shown in FIGS. 5A and 5B. That is, the eighth individual ground line 11h is formed in the same layer as the open stub 10, that is, in the first conductive layer, and has the function of shielding electromagnetic waves radiated from the open stub 10 to one side in its extending direction.
  • the open stub 10 is surrounded by the fourth to seventh individual grounding lines 11d to 11g on the left and right sides and the top and bottom, and the tip of the open stub 10 is is surrounded by the eighth ground line 11h from one side in the extending direction of the open stub 10. Therefore, according to the modification of this embodiment, it is possible to more effectively shield electromagnetic waves radiated from the open stub 10 to the surroundings.
  • fourth electronic switch (capacitor electronic switch) , 8... Switch control unit, 9... Output signal line, 10... Open stub, 11... Output ground line, 12... Via for signal line, 13... Via for ground line, 14... First individual connection line, 15a... th 2 individual connection line, 15b... third individual connection line, 16a... fourth individual connection line, 16b... fifth individual connection line, 17... sixth individual connection line, 18a... seventh individual connection line , 18b...8th individual connection line, 19a...9th individual connection line, 19b...10th individual connection line

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Networks Using Active Elements (AREA)

Abstract

信号線路、当該信号線路の両側に設けられた一対の内側線路、当該内側線路の外側に各々設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備えた基本移相回路と、信号線路から入力される高周波信号を、当該基本移相回路の出力負荷を入力負荷より減少させる出力回路とを備える。

Description

デジタル移相回路及びデジタル移相器
　本発明は、デジタル移相回路及びデジタル移相器に関する。
　本願は、２０２２年３月２８日に、日本に出願された特願２０２２－０５２０３８号に基づき優先権を主張し、その内容をここに援用する。
　下記非特許文献１には、マイクロ波、準ミリ波あるいはミリ波を対象とするデジタル制御型の移相回路（デジタル移相回路）が開示されている。このデジタル移相回路は、非特許文献１の図２に示されているように、信号線路（signal line）、当該信号線路の両側に設けられた一対の内側線路（inner lines）、一対の内側線路の外側に各々設けられた一対の外側線路（outer lines）、一対の内側線路及び一対の外側線路の各一端に接続された第１接地バー、一対の外側線路の各他端に接続された第２接地バー、一対の内側接路の各他端と第２接地バーとの間に各々設けられる一対のＮＭＯＳスイッチ等を備える。
　このようなデジタル移相回路は、信号線路における信号波の伝送に起因して一対の内側線路あるいは一対の外側線路に流れるリターン電流を一対のＮＭＯＳスイッチの開／閉に応じて切り替えることにより、動作モードを低遅延モードと高遅延モードとに切り替える。すなわち、デジタル移相回路は、一対の内側線路にリターン電流が流れる場合に動作モードが低遅延モードとなり、一対の外側線路にリターン電流が流れる場合に動作モードが高遅延モードとなる。
A Ka-band Digitally-Controlled Phase Shifter with sub-degree Phase Precision (2016,IEEE,RFIC)
　ところで、上述したデジタル移相回路は、所定の移相量を付与した信号波を後段に接続される回路（後段回路）に供給する。この信号波の後段回路への供給に際して、デジタル移相回路の出力反射係数が大きくなると、後段回路に供給できる信号波の電力が低下するという問題がある。また、上記出力反射係数が大きくなると、デジタル移相回路における移相量の変動が大きくなるという問題も生じる。
　すなわち、背景技術には、デジタル移相回路の出力インピーダンスと後段回路の入力インピーダンスの不整合の割合が大きい程、上記出力反射係数が大きくなるという問題がある。そして、この結果として、背景技術には後段回路への供給電力の低下やデジタル移相回路自身における所望移相量に対する変動を招来させるという問題がある。
　本発明は、上述した事情に鑑みてなされたものであり、出力反射係数を従来よりも低下させることが可能なデジタル移相回路及びデジタル移相器の提供を目的とするものである。
　上記目的を達成するために、本発明では、デジタル移相回路に係る第１の解決手段として、信号線路、当該信号線路の両側に設けられた一対の内側線路、当該内側線路の外側に各々設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備えた基本移相回路と、当該基本移相回路の出力負荷を入力負荷より減少させる出力回路とを備える、という手段を採用する。
　本発明では、デジタル移相回路に係る第２の解決手段として、上記第１の解決手段において、前記出力回路は、前記信号線路に接続され、当該信号線路よりも線路幅が大きな出力信号線路を備える、という手段を採用する。
　本発明では、デジタル移相回路に係る第３の解決手段として、上記第２の解決手段において、前記出力信号線路は、前記信号線路とは異なる導電層に設けられる、という手段を採用する。
　本発明では、デジタル移相回路に係る第４の解決手段として、上記第３の解決手段において、前記出力信号線路は、前記信号線路が設けられる導電層より上の導電層に設けられ、前記出力回路は、前記内側線路や前記外側線路と同一の導電層に設けられた第１の出力接地線路を備え、前記第１の出力接地線路は前記内側線路や前記外側線路と接続されている、という手段を採用する。
　本発明では、デジタル移相回路に係る第５の解決手段として、上記第２～第４のいずれかの解決手段において、前記出力回路は、前記出力信号線路の両サイドに設けられた第２の出力接地線路、及び第３の出力接地線路を備える、という手段を採用する。
　本発明では、デジタル移相回路に係る第６の解決手段として、上記第２～第５のいずれかの解決手段において、前記出力回路は、前記出力信号線路に接続されたオープンスタブを備える、という手段を採用する。
　本発明では、デジタル移相回路に係る第７の解決手段として、上記第６の解決手段において、前記オープンスタブは、前記信号線路と同一の導電層に設けられる、という手段を採用する。
　本発明では、デジタル移相回路に係る第８の解決手段として、上記第６または第７の解決手段において、前記出力回路は、前記オープンスタブを囲むように設けられたスタブ用接地線路を備える、という手段を採用する。
　本発明では、デジタル移相回路に係る第９の解決手段として、上記第１～第８のいずれかの解決手段において、前記基本移相回路は、前記一対の内側線路のうちの一方の前記内側線路の一端と前記一対の外側線路のうちの一方の前記外側線路の一端とを接続する第１の内外接地線路と前記一対の内側線路のうちの他方の前記内側線路の一端と前記一対の外側線路のうちの他方の前記外側線路の一端とを接続する第２の内外接地線路とを備え、前記第１の内外接地線路及び前記第２の内外接地線路は、前記第１の接地導体とビアを介して接続されている、という手段を採用する。
　本発明では、デジタル移相回路に係る第１０の解決手段として、上記第１～第９のいずれかの解決手段において、前記基本移相回路は、一端が前記信号線路に接続され、他端が前記第１の接地導体及び前記第２の接地導体の少なくとも一方に接続されるコンデンサを備える、という手段を採用する。
　本発明では、デジタル移相回路に係る第１１の解決手段として、上記第１０の解決手段において、前記コンデンサの下部電極と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間にコンデンサ用電子スイッチを備える、という手段を採用する。
　また、本発明では、デジタル移相器に係る第１の解決手段として、上記第１～第１１のいずれかの解決手段に係る複数のデジタル移相回路における前記基本移相回路が多段に縦続接続され、前記出力回路は、最後段に位置する前記デジタル移相回路のみに設けられる、という手段を採用する。
　本発明では、デジタル移相器に係る第２の解決手段として、上記第６～第８のいずれかの解決手段に係るデジタル移相回路における前記基本移相回路が多列状態で多段に縦続接続され、前記出力回路は、最後段に位置する前記基本移相回路のみに設けられ、前記オープンスタブは、前記基本移相回路の列間に配置される、という手段を採用する。
　本発明によれば、出力反射係数を従来よりも低下させることが可能なデジタル移相回路及びデジタル移相器を提供することが可能である。
本発明の一実施形態に係るデジタル移相回路Ａの構成を示す正面図である。 本発明の一実施形態における基本移相回路Ｘの機能構成を示す概念図である。 図１のＧ－Ｇ線おける断面図である。 図１のＨ－Ｈ線おける断面図である。 本発明の一実施形態に係るデジタル移相器Ｂの構成を示す正面図である。 本発明の一実施形態に係るデジタル移相回路Ａの変形例を示す正面図である。 本発明の一実施形態に係るデジタル移相回路Ａの変形例を示す断面図である。
　以下、図面を参照して、本発明の一実施形態について説明する。
　最初に、本実施形態に係るデジタル移相回路Ａについて図１～図３Ｂを参照して説明する。このデジタル移相回路Ａは、図１に示すように、マイクロ波、準ミリ波あるいはミリ波等の高周波信号Ｓを入力とし、所定の移相量だけ位相シフトした複数の高周波信号Ｓを外部に出力する高周波回路である。
　以下の説明において、図２に示す前後方向をＸ軸方向と称し、左右方向をＹ軸方向と称し、上下方向をＺ軸方向と称する場合がある。
　このデジタル移相回路Ａは、半導体製造技術を利用することにより、絶縁層を挟んで複数の導電層が積層された積層構造物として形成される。図１は、積層構造物であるデジタル移相回路Ａをある層から下層を臨む正面構造（平面構造）を示す正面図（平面図）である。このようなデジタル移相回路Ａは、図１に示すように基本移相回路Ｘ及び出力回路Ｙを備える。
　基本移相回路Ｘは、外部から入力される高周波信号Ｓを所定の位相だけ遅延させる高周波遅延回路である。この基本移相回路Ｘは、正面図（平面図）である図１に示すことが困難な構成要素を複数備えている。以下では、基本移相回路Ｘの機能構成を示す図２（概念図）をも参照して基本移相回路Ｘの詳細構成を説明する。
　基本移相回路Ｘは、図２に示すように、信号線路１、一対の内側線路２ａ，２ｂ、一対の外側線路３ａ，３ｂ、一対の内外接地線路２３ａ，２３ｂ、一対の接地導体４ａ，４ｂ、コンデンサ５、７つの接続導体６ａ～６ｇ、４つの電子スイッチ７ａ～７ｄ及びスイッチ制御部８を備える。
　信号線路１は、図２に示すように所定方向（Ｘ軸方向）に延在する直線状の帯状導体である。すなわち、この信号線路１は、一定幅、一定厚及び所定長さを有する長尺板状の導体である。このような信号線路１には、手前側から奥側に向かって、つまり手前側の一端（入力端）から奥側の他端（出力端）に向かって信号電流が流れる。
　このような信号線路１は、電気的には分布回路定数としてのインダクタンスＬ１を有する。このインダクタンスＬ１は、信号線路１の長さ等の信号線路１の形状に応じた大きさの寄生インダクタンスである。また、この信号線路１は、電気的には分布回路定数としての静電容量Ｃ１をも有する。この静電容量Ｃ１は、信号線路と内側線路、外側線路との間あるいはシリコン基板間の寄生容量である。
　一対の内側線路２ａ，２ｂは、上記信号線路１の両側に設けられた直線状の帯状導体である。このような一対の内側線路２ａ，２ｂのうち、第１の内側線路２ａは、信号線路１の一方側（図２における右側）に離間配置され、一定幅、一定厚及び所定長さを有する長尺板状の導体である。すなわち、この第１の内側線路２ａは、信号線路１と所定距離を隔てて平行に設けられており、信号線路１の延在方向と同一な方向に延在する。
　第２の内側線路２ｂは、上記信号線路１の他方側（図２における左側）に離間配置され、第１の内側線路２ａと同様に一定幅、一定厚及び所定長さを有する長尺板状の導体である。この第２の内側線路２ｂは、信号線路１に対して第１の内側線路２ａと同様に所定距離を隔てて平行に設けられており、第１の内側線路２ａと同様に信号線路１の延在方向と同一な方向に延在する。
　第１の外側線路３ａは、上述した信号線路１の一方側において第１の内側線路２ａの外側に設けられた直線状の帯状導体である。すなわち、第１の外側線路３ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、信号線路１の一方側において第１の内側線路２ａよりも信号線路１から遠い位置に設けられている。
　また、第１の外側線路３ａは、図示するように第１の内側線路２ａを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。すなわち、第１の外側線路３ａは、上述した第１の内側線路２ａ及び第２の内側線路２ｂと同様に信号線路１の延在方向と同一な方向に延在する。
　第２の外側線路３ｂは、上述した信号線路１の他方側つまり第１の外側線路３ａとは異なる側において、第２の内側線路２ｂの外側に設けられた直線状の帯状導体である。すなわち、第２の外側線路３ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、信号線路１の他方側において第２の内側線路２ｂよりも信号線路１から遠い位置に設けられている。
　また、第２の外側線路３ｂは、図示するように第２の内側線路２ｂを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。すなわち、第２の外側線路３ｂは、上述した第１の内側線路２ａ及び第２の内側線路２ｂ並びに第１の外側線路３ａと同様に、信号線路１の延在方向と同一な方向に延在する。
　一対の内外接地線路２３ａ，２３ｂは、図示するように一対の内側線路２ａ，２ｂ及び一対の外側線路３ａ，３ｂの片側（出力回路Ｙ側）に設けられた直線状の帯状導体である。一対の内外接地線路２３ａ，２３ｂのうち、第１の内外接地線路２３ａは、第１の内側線路２ａ（一方の内側線路）の一端と第１の外側線路３ａ（一方の外側線路）の一端とを接続し、第２の内外接地線路２３ｂは、第２の内側線路２ｂ（他方の内側線路）の一端と第２の外側線路３ｂ（他方の外側線路）の一端とを接続する。このような第１の内外接地線路２３ａ及び第２の内外接地線路２３ｂは、下層に位置する第１の接地導体４ａとビアを介して接続されている。
　第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端側に設けられる直線状の帯状導体である。すなわち、第１の接地導体４ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、電気的に接地されている。
　また、第１の接地導体４ａは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに対して直交するように設けられている。すなわち、第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端側において、左右方向（Ｙ軸方向）に延在するように設けられている。
　さらに、第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。すなわち、第１の接地導体４ａと第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各端部（各一端）との間には、上下方向（Ｚ軸方向）に一定の距離が設けられている。
　ここで、第１の接地導体４ａは、左右方向における一端（図２における右端）が第１の外側線路３ａの右側縁部と左右方向において略同一位置となるように設定されている。また、この第１の接地導体４ａは、左右方向における他端（図２における左端）が第２の外側線路３ｂの左側縁部と左右方向において略同一位置となるように設定されている。
　第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各他端側に設けられる直線状の帯状導体である。すなわち、第２の接地導体４ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、電気的に接地されている。
　また、第２の接地導体４ｂは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに対して直交するように設けられている。すなわち、第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各他端側において、左右方向に延在するように設けられている。
　さらに、第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。すなわち、第２の接地導体４ｂと第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各端部（各他端）との間には、上下方向に一定の距離が設けられている。
　ここで、第２の接地導体４ｂは、左右方向における一端（図２における右端）が第１の外側線路３ａの右側縁部と左右方向において略同一位置となるように設定されている。また、第２の接地導体４ｂは、左右方向における他端（図２における左端）が第２の外側線路３ｂの左側縁部と左右方向において略同一位置となるように設定されている。すなわち、第２の接地導体４ｂは、左右方向における位置が第１の接地導体４ａと同一である。
　コンデンサ５は、上部電極が第７の接続導体６ｇを介して信号線路１に接続され、下部電極が第４の電子スイッチ７ｄを介して第２の接地導体４ｂに接続される平行平板である。このコンデンサ５は、平行平板の対向面積に応じた静電容量Ｃａを有する。すなわち、この静電容量Ｃａは、信号線路１と第２の接地導体４ｂとの間に設けられる回路定数である。
　第１の接続導体６ａは、第１の内側線路２ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第１の接続導体６ａは、上下方向に延在する導体であり、一端（上端）が第１の内側線路２ａの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第２の接続導体６ｂは、第２の内側線路２ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第２の接続導体６ｂは、第１の接続導体６ａと同様に上下方向に延在する導体であり、一端（上端）が第２の内側線路２ｂの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第３の接続導体６ｃは、第１の外側線路３ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第３の接続導体６ｃは、上下方向に延在する導体であり、一端（上端）が第１の外側線路３ａの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第４の接続導体６ｄは、第１の外側線路３ａの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。すなわち、この第４の接続導体６ｄは、上下方向に延在する導体であり、一端（上端）が第１の外側線路３ａの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　第５の接続導体６ｅは、第２の外側線路３ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。すなわち、この第５の接続導体６ｅは、上下方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　第６の接続導体６ｆは、第２の外側線路３ｂの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。すなわち、この第６の接続導体６ｆは、上下方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　第７の接続導体６ｇは、信号線路１の他端とコンデンサ５の上部電極とを電気的かつ機械的に接続する導体である。すなわち、第７の接続導体６ｇは、上下方向に延在する導体であり、一端（上端）が信号線路１の一端の下面に接続し、他端（下端）がコンデンサ５の上部電極（上面）に接続する。
　第１の電子スイッチ７ａは、第１の内側線路２ａの他端と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第１の電子スイッチ７ａは、図示するように例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第１の内側線路２ａの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第１の電子スイッチ７ａは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第１の電子スイッチ７ａは、スイッチ制御部８によって第１の内側線路２ａの他端と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。
　第２の電子スイッチ７ｂは、第２の内側線路２ｂの他端と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第２の電子スイッチ７ｂは、第１の電子スイッチ７ａと同様にＭＯＳ型ＦＥＴであり、ドレイン端子が第２の内側線路２ｂの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第２の電子スイッチ７ｂは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第２の電子スイッチ７ｂは、スイッチ制御部８によって第２の内側線路２ｂの他端と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。
　第３の電子スイッチ７ｃは、信号線路１の一端と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第３の電子スイッチ７ｃは、上述した第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂと同様にＭＯＳ型ＦＥＴであり、ドレイン端子が信号線路１の一端に接続され、ソース端子が第２の接地導体４ｂに接続され、またゲート端子がスイッチ制御部８に接続されている。なお、第３の電子スイッチ７ｃについては、信号線路１の一端と第２の接地導体４ｂとの間ではなく、信号線路１の他端と第１の接地導体４ａとの間に設けてもよい。
　このような第３の電子スイッチ７ｃは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第３の電子スイッチ７ｃは、スイッチ制御部８によって信号線路１の一端と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。
　第４の電子スイッチ７ｄは、コンデンサ５の他端と第２の接地導体４ｂとを開閉自在に接続するトランジスタである。この第４の電子スイッチ７ｄは、上述した第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ及び第３の電子スイッチ７ｃと同様にＭＯＳ型ＦＥＴであり、ドレイン端子がコンデンサ５の他端に接続され、ソース端子が第２の接地導体４ｂに接続され、またゲート端子がスイッチ制御部８に接続されている。
　このような第４の電子スイッチ７ｄは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいてドレイン端子とソース端子との導通状態を開状態あるいは閉状態に切替える。すなわち、第４の電子スイッチ７ｄは、スイッチ制御部８によってコンデンサ５の他端と第２の接地導体４ｂとの接続をＯＮ／ＯＦＦする。なお、第４の電子スイッチ７ｄは、本発明のコンデンサ用電子スイッチに相当する。
　スイッチ制御部８は、上述した第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄを制御する制御回路である。このスイッチ制御部８は、４つの出力ポートを備えており、各出力ポートから第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄの各ゲート端子にゲート信号を個別に出力する。すなわち、このスイッチ制御部８は、上記ゲート信号によって第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄのＯＮ／ＯＦＦ動作を制御する。
　続いて、出力回路Ｙについて、図１に加え図３Ａ及び図３Ｂをも参照して説明する。この出力回路Ｙは、図１に示すように、上述した基本移相回路Ｘの後段に縦続接続しており、出力信号線路９、オープンスタブ１０及び出力接地線路１１を備える。
　出力信号線路９は、信号線路１と同一方向に延在する直線状の帯状導体である。この出力信号線路９は、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、一端（左端）が信号線路１の他端（出力端）に接続され、他端（右端）が外部の負荷回路に接続される。このような出力信号線路９は、一端（左端）から他端（右端）に向かって高周波信号Ｓの信号電流が流れる。なお、出力信号線路９において信号線路１の近傍は、図１に示すように徐々に幅が広がるようにテーパ状に形状設定されている。
　また、この出力信号線路９は、線路幅Ｗａが信号線路１の線路幅Ｗよりも広く設定されている。すなわち、出力信号線路９は、信号電流が流れる流路断面積が信号線路１の流路断面積よりも大きく設定されている。このような出力信号線路９は、基本移相回路Ｘの出力負荷を入力負荷より減少させる回路機能を有する。
　ここで、基本移相回路Ｘにおける信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂが第１の導電層に形成され、第１の接地導体４ａ及び第２の接地導体４ｂは、絶縁層を挟んで第１の導電層と対向する第２の導電層（下層）に形成される。
　第１の導電層の構成要素、第２の導電層の構成要素、コンデンサ５並びに第１～第４の電子スイッチ７ａ～７ｄは、ビア（スルーホール）によって相互に接続される。すなわち、これらビアは、絶縁層内に埋設され、第１の接続導体６ａ、第２の接続導体６ｂ、第３の接続導体６ｃ、第４の接続導体６ｄ、第５の接続導体６ｅ、第６の接続導体６ｆ及び第７の接続導体６ｇとして機能する。
　具体的には、第１の導電層の構成要素と第２の導電層の構成要素とは、第１の接続導体６ａ、第２の接続導体６ｂ、第３の接続導体６ｃ、第４の接続導体６ｄ、第５の接続導体６ｅ及び第６の接続導体６ｆとして機能するビアによって相互に接続される。また、第１の導電層の構成要素とコンデンサ５とは、第７の接続導体６ｇとして機能するビアによって相互に接続される。
　このような基本移相回路Ｘに対して、出力回路Ｙの出力信号線路９は、絶縁層を挟んで第１の導電層と対向するとともに当該第１の導電層を挟んで第２の導電層（下層）とは異なる側に積層された第３の導電層に形成される。第３の導電層は、第１の導電層より上の導電層である。すなわち、基本移相回路Ｘの信号線路１と出力回路Ｙの出力信号線路９とは異なる導電層に形成されており、図３Ａに示すように信号線路１と出力信号線路９とは信号線用ビア１２（スルーホール）によって相互接続されている。なお、この図３Ａは、出力信号線路９の先端側（右側）から出力回路Ｙを臨む断面図（第１断面図）である。
　オープンスタブ１０は、このような出力信号線路９から枝分れするように設けられとともに、先端が開放端である線路である。このオープンスタブ１０は、図１に示すように、例えば出力信号線路９の途中部位から出力信号線路９の延在方向に直交する方向に分岐し、途中から出力信号線路９の延在方向に沿うように屈曲する形状を有する。すなわち、オープンスタブ１０において、屈曲後の部分は基本移相回路Ｘの側方に位置する。
　ここで、オープンスタブ１０は、出力信号線路９との接続点近傍では出力信号線路９と同様に第３の導電層に形成されているが、途中部位から信号線路１と同様に第１の導電層に形成されている。すなわち、オープンスタブ１０は、図１に示すように途中部位が信号線用ビア１２によって連結された構造を有する。
　このようなオープンスタブ１０は、複素数として表現される基本移相回路Ｘの出力インピーダンスを実数化するように仕様が設定されている。すなわち、オープンスタブ１０の長さ等の形状は、基本移相回路Ｘの出力インピーダンスを実数化するように設定されている。
　なお、高周波回路におけるスタブは周知の回路要素である。一般的なスタブとしては、本実施形態のようなオープンスタブ１０の他に先端が接地されたショートスタブが知られている。しかしながら、本願の発明者は、基本移相回路Ｘの出力インピーダンスを実数化する場合、ショートスタブでは実数化することができず、オープンスタブ１０のみによって実数化することができることを見出した。
　出力接地線路１１は、上述した出力信号線路９の両サイド及びオープンスタブ１０の上下左右を囲むように設けられた接地線路であり、電気的に接地されている。すなわち、出力接地線路１１は、出力信号線路９をＹ軸方向の両側から囲むように設けられるとともに、オープンスタブ１０をＺ軸方向の両側及びその延在方向に直交するＸ軸方向及びＹ軸方向の両側から囲むように設けられる。以下の説明において、平面視において出力信号線路９またはオープンスタブ１０の延在方向に直交する方向の両側を、出力信号線路９またはオープンスタブ１０の左右と称する場合がある。
　この出力接地線路１１は、図１、図３Ａ及び図３Ｂに示すように、複数の個別接地線路１１ａ～１１ｇを備える。これら個別接地線路１１ａ～１１ｇは、図３Ａ及び図３Ｂに示すように、接地線用ビア１３によって相互接続されている。具体的には、接地線用ビア１３によって、個別接地線路１１ａは、個別接地線路１１ｂ及び個別接地線路１１ｃと相互に接続され、個別接地線路１１ｅ及び１１ｆは、個別接地線路１１ｄ及び個別接地線路１１ｇと相互に接続される。
　これら個別接地線路１１ａ～１１ｇのうち、第１～第３の個別接地線路１１ａ～１１ｃは、出力信号線路９の左右及び下に形成された接地線路（信号線用接地線路）である。また、第４～第７の個別接地線路１１ｄ～１１ｇは、オープンスタブ１０を左右及び上下から囲む接地線路（スタブ用接地線路）である。
　第１～第３の個別接地線路１１ａ～１１ｃのうち、第１の個別接地線路１１ａは、図３Ａに示すように、出力信号線路９の下方を覆う第１の出力接地線路である。すなわち、第１の個別接地線路１１ａは、出力信号線路９の下層つまり第１の導電層に形成されており、出力信号線路９から下方に放射される電磁波を遮蔽する機能を有する。第１の個別接地線路１１ａは、第１の導電層において内側線路や外側線路と接続されている。
　第２の個別接地線路１１ｂは、図３Ａに示すように、出力信号線路９の右側方を覆う第２の出力接地線路である。すなわち、第２の個別接地線路１１ｂは、出力信号線路９と同層つまり第３の導電層に形成されており、出力信号線路９から右側方に放射される電磁波を遮蔽する機能を有する。
　第３の個別接地線路１１ｃは、図３Ａに示すように、出力信号線路９の左側方を覆う第３の出力接地線路である。すなわち、第３の個別接地線路１１ｃは、第２の個別接地線路１１ｂと同様に第３の導電層に形成されており、出力信号線路９から左側方に放射される電磁波を遮蔽する機能を有する。
　また、第４～第７の個別接地線路１１ｄ～１１ｇのうち、第４の個別接地線路１１ｄは、図３Ｂに示すように、オープンスタブ１０の下方を覆う接地線路である。すなわち、第４の個別接地線路１１ｄは、オープンスタブ１０の下層つまり第１の導電層より下層（例えば、第２の導電層）に形成されており、オープンスタブ１０から下方に放射される電磁波を遮蔽する機能を有する。
　第５の個別接地線路１１ｅは、図３Ｂに示すように、オープンスタブ１０の右側方を覆う接地線路である。すなわち、第５の個別接地線路１１ｅは、オープンスタブ１０と同層つまり第１の導電層に形成されており、オープンスタブ１０から右側方に放射される電磁波を遮蔽する機能を有する。
　第６の個別接地線路１１ｆは、図３Ｂに示すように、オープンスタブ１０の左側方を覆う接地線路である。すなわち、第６の個別接地線路１１ｆは、オープンスタブ１０と同層つまり第１の導電層に形成されており、オープンスタブ１０から左側方に放射される電磁波を遮蔽する機能を有する。
　第７の個別接地線路１１ｇは、図３Ｂに示すように、オープンスタブ１０の上方を覆う接地線路である。すなわち、第７の個別接地線路１１ｇは、オープンスタブ１０の上層つまり第３の導電層に形成されており、オープンスタブ１０から上方に放射される電磁波を遮蔽する機能を有する。
　続いて、本実施形態に係るデジタル移相器Ｂについて図４を参照して説明する。
　このデジタル移相器Ｂは、図４に示すように複数（ｎ個）の基本移相回路Ｘ１～Ｘｎ、単一の出力回路Ｙ及び一対の接続回路Ｚ１，Ｚ２を備える。なお、本実施形態において、上記「ｎ」は、自然数である。また、以下の「ｉ」は、２以上かつｎ以下の自然数である。
　これらｎ個の基本移相回路Ｘ１～Ｘｎ、単一の出力回路Ｙ及び一対の接続回路Ｚ１，Ｚ２は、図４に示すように二列状態（多列状態）で多段に縦続接続されている。なお、この図４に示す二列の配列状態はあくまでも一例である。すなわち、ｎ個の基本移相回路Ｘ１～Ｘｎの配列状態は、三列以上であってもよい。
　このデジタル移相器Ｂにおいて、高周波信号Ｓの伝送方向は、第１の基本移相回路Ｘ１から第ｎの基本移相回路Ｘｎに向かう方向である。すなわち、第１の基本移相回路Ｘ１は高周波信号Ｓの伝送方向において最上流に位置し、第ｎの基本移相回路Ｘｎは高周波信号Ｓの伝送方向において最下流（最後段）に位置している。
　より具体的には、ｎ個の基本移相回路Ｘ１～Ｘｎのうち、第１～第ｉ－１の基本移相回路Ｘ１～Ｘｉ－１は、直線状に縦続接続されており、第１の直線部を形成している。また、第ｉ＋１～第ｎの基本移相回路Ｘｉ＋１～Ｘｎは、直線状に縦続接続されており、第１の直線部とは異なる第２の直線部を形成している。
　すなわち、第１～第ｉ－１の基本移相回路Ｘ１～Ｘｉ－１及び第ｉ＋１～第ｎの基本移相回路Ｘｉ＋１～Ｘｎは、２列（多列）に配置されている。これら第１～第ｉ－１の基本移相回路Ｘ１～Ｘｉ－１及び第ｉ＋１～第ｎの基本移相回路Ｘｉ＋１～Ｘｎのそれぞれにおいて、互いに隣り合う各々の信号線路１は、一列に相互接続されている。
　また、第１～第ｉ－１の基本移相回路Ｘ１～Ｘｉ－１及び第ｉ＋１～第ｎの基本移相回路Ｘｉ＋１～Ｘｎのそれぞれにおいて、互いに隣り合う各々の第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂは、一列に相互接続されている。さらに、第１～第ｉ－１の基本移相回路Ｘ１～Ｘｉ－１及び第ｉ＋１～第ｎの基本移相回路Ｘｉ＋１～Ｘｎのそれぞれにおいて、隣り合う第１の接地導体４ａと第２の接地導体４ｂとは相互に接続されている。
　ここで、ｎ個の基本移相回路Ｘ１～Ｘｎのうち、第ｉの基本移相回路Ｘｉは、第１の直線部及び第２の直線部を形成しておらず、一対の接続回路Ｚ１，Ｚ２に挟まれた状態で配置されている。但し、第ｉの基本移相回路Ｘｉについては、第１の直線部あるいは第２の直線部の構成要素としても良い。
　出力回路Ｙは、図４に示すように、最後段（最下流）に位置する第ｎの基本移相回路Ｘｎの後段に接続されている。すなわち、出力回路Ｙの出力信号線路９は、第ｎの基本移相回路Ｘｎにおける信号線路１の出力端（他端）に信号線用ビア１２（スルーホール）を介して接続されている（図３Ａ参照）。
　一対の接続回路Ｚ１，Ｚ２は、上述した第１の直線部と第２の直線部とを平行な状態で接続する線路である。一対の接続回路Ｚ１，Ｚ２のうち、第１の接続回路Ｚ１は、図示するように第１の直線部において最後段に位置する第ｉ－１の基本移相回路Ｘｉ－１と第ｉの基本移相回路Ｘｉとを接続する。この第１の接続回路Ｚ１は、図示するように５つの個別接続線路１４，１５ａ，１５ｂ，１６ａ，１６ｂを備える。
　これら個別接続線路１４，１５ａ，１５ｂ，１６ａ，１６ｂのうち、第１の個別接続線路１４は、第ｉ－１の基本移相回路Ｘｉ－１における信号線路１の出力端（他端）と第ｉの基本移相回路Ｘｉにおける信号線路１の入力端（一端）とを接続する帯状導体である。この第１の個別接続線路１４は、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、図示するように（図４に示される平面視において）斜めに延在している。
　第２の個別接続線路１５ａは、第ｉ－１の基本移相回路Ｘｉ－１における第１の内側線路２ａの一端と第ｉの基本移相回路Ｘｉにおける第１の内側線路２ａの他端とを接続する帯状導体である。この第２の個別接続線路１５ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第１の個別接続線路１４と同様に斜めに延在している。
　第３の個別接続線路１５ｂは、第ｉ－１の基本移相回路Ｘｉ－１における第２の内側線路２ｂの一端と第ｉの基本移相回路Ｘｉにおける第２の内側線路２ｂの他端とを接続する帯状導体である。この第３の個別接続線路１５ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第１の個別接続線路１４と同様に斜めに延在している。
　第４の個別接続線路１６ａは、第ｉ－１の基本移相回路Ｘｉ－１における第１の外側線路３ａの一端と第ｉの基本移相回路Ｘｉにおける第１の外側線路３ａの他端とを接続する帯状導体である。この第４の個別接続線路１６ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第１の個別接続線路１４と同様に斜めに延在している。
　第５の個別接続線路１６ｂは、第ｉ－１の基本移相回路Ｘｉ－１における第２の外側線路３ｂの一端と第ｉの基本移相回路Ｘｉにおける第２の外側線路３ｂの他端とを接続する帯状導体である。この第５の個別接続線路１６ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第１の個別接続線路１４と同様に斜めに延在している。
　一方、第２の接続回路Ｚ２は、図示するように第ｉの基本移相回路Ｘｉと第２の直線部において最前段に位置する第ｉ＋１の基本移相回路Ｘｉ＋１とを接続する、この第２の接続回路Ｚ２は、図示するように５つの個別接続線路１７，１８ａ，１８ｂ，１９ａ，１９ｂを備える。
　これら個別接続線路１７，１８ａ，１８ｂ，１９ａ，１９ｂのうち、第６の個別接続線路１７は、第ｉの基本移相回路Ｘｉにおける信号線路１の出力端（他端）と第ｉ＋１の基本移相回路Ｘｉ＋１における信号線路１の入力端（一端）とを接続する帯状導体である。この第６の個別接続線路１７は、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、図示するように（図４に示される平面視において）斜めに延在している。
　第７の個別接続線路１８ａは、第ｉの基本移相回路Ｘｉにおける第１の内側線路２ａの一端と第ｉ＋１の基本移相回路Ｘｉ＋１における第１の内側線路２ａの他端とを接続する帯状導体である。この第７の個別接続線路１８ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第６の個別接続線路１７と同様に斜めに延在している。
　第８の個別接続線路１８ｂは、第ｉの基本移相回路Ｘｉにおける第２の内側線路２ｂの一端と第ｉ＋１の基本移相回路Ｘｉ＋１における第２の内側線路２ｂの他端とを接続する帯状導体である。この第８の個別接続線路１８ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第６の個別接続線路１７と同様に斜めに延在している。
　第９の個別接続線路１９ａは、第ｉの基本移相回路Ｘｉにおける第１の外側線路３ａの一端と第ｉ＋１の基本移相回路Ｘｉ＋１における第１の外側線路３ａの他端とを接続する帯状導体である。この第９の個別接続線路１９ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第６の個別接続線路１７と同様に斜めに延在している。
　第１０の個別接続線路１９ｂは、第ｉの基本移相回路Ｘｉにおける第２の外側線路３ｂの一端と第ｉ＋１の基本移相回路Ｘｉ＋１における第２の外側線路３ｂの他端とを接続する帯状導体である。この第１０の個別接続線路１９ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第６の個別接続線路１７と同様に斜めに延在している。
　続いて、本実施形態に係るデジタル移相回路Ａ及びデジタル移相器Ｂの動作について詳しく説明する。
　デジタル移相回路Ａ及びデジタル移相器Ｂにおける基本移相回路Ｘ，Ｘ１～Ｘｎは、第１～第４の電子スイッチ７ａ～７ｄの導通状態に応じて動作モードが切替えられる。すなわち、基本移相回路Ｘ，Ｘ１～Ｘｎの動作モードには、スイッチ制御部８によって第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂのみがＯＮ状態に設定される低遅延モードと、同じくスイッチ制御部８によって第４の電子スイッチ７ｄのみがＯＮ状態に設定される高遅延モードとがある。
　低遅延モードにおいて、スイッチ制御部８は、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂをＯＮ状態に設定し、また第４の電子スイッチ７ｄをＯＦＦ状態に設定する。すなわち、低遅延モードでは、高周波信号Ｓが信号線路１の入力端（他端）から出力端（一端）まで伝搬するまで第１の伝搬遅延時間ＴＬによって、高遅延モードにおける第２の位相差θＨよりも小さな第１の位相差θＬが発生する。
　この低遅延モードについてさらに詳しく説明すると、第１の内側線路２ａは、第１の電子スイッチ７ａがＯＮ状態に設定されることにより、他端が第２の接地導体４ｂと接続された状態となる。すなわち、第１の内側線路２ａは、一端が第１の接続導体６ａを介して第１の接地導体４ａに常時接続されており、他端が第１の電子スイッチ７ａを介して第２の接地導体４ｂと接続されることによって一端と他端との間に電流が流れ得る第１の通電経路を形成する。
　一方、第２の内側線路２ｂは、第２の電子スイッチ７ｂがＯＮ状態に設定されることにより、他端が第２の接地導体４ｂと接続された状態となる。すなわち、第２の内側線路２ｂは、一端が第２の接続導体６ｂを介して第１の接地導体４ａに常時接続されており、他端が第２の電子スイッチ７ｂを介して第２の接地導体４ｂと接続されることによって一端と他端との間に電流が流れ得る第２の通電経路を形成する。
　そして、このような第１の内側線路２ａの両端接続状態において、信号線路１に入力端から出力端に向かって信号電流が流れると、当該伝搬に起因して第１の内側線路２ａ及び第２の内側線路２ｂには、一端から他端に向かって信号電流のリターン電流が流れる。
　すなわち、信号線路１における信号電流の通電によって、第１の通電経路を形成する第１の内側線路２ａには、信号電流の通電方向とは逆方向の第１のリターン電流が流れる。また、信号線路１における信号電流の通電によって、第２の通電経路を形成する第２の内側線路２ｂには、信号電流の通電方向とは逆方向、つまり第１のリターン電流と同方向に第２のリターン電流が流れる。
　ここで、第１の内側線路２ａに流れる第１のリターン電流及び第２の内側線路２ｂに流れる第２のリターン電流は、いずれも信号電流の通電方向に対して逆方向である。したがって、第１のリターン電流及び第２のリターン電流は、信号線路１と第１の内側線路２ａ及び第２の内側線路２ｂとの電磁気的な結合に起因して、信号線路１のインダクタンスＬ１を減少させるように作用する。このインダクタンスＬ１の低減量をΔＬｓとすると、信号線路１の実効的なインダクタンスＬｍは（Ｌ１－ΔＬｓ）となる。
　また、信号線路１は、上述したように寄生容量としての静電容量Ｃ１を有している。低遅延モードでは、第４の電子スイッチ７ｄがＯＦＦ状態に設定されるので、コンデンサ５は、信号線路１と第２の接地導体４ｂとの間に接続されていない状態である。すなわち、コンデンサ５の静電容量Ｃａは、信号線路１を伝搬する高周波信号Ｓに影響を与えない。したがって、信号線路１を伝搬する高周波信号Ｓには、（Ｌｍ×Ｃ１）１／２に比例した第１の伝搬遅延時間ＴＬが作用する。
　そして、信号線路１の出力端（一端）における高周波信号Ｓは、このような第１の伝搬遅延時間ＴＬに起因して信号線路１の入力端（他端）における高周波信号Ｓより位相が第１の位相差θＬだけ遅れたものとなる。すなわち、低遅延モードでは、第１のリターン電流及び第２のリターン電流によって信号線路１のインダクタンスＬ１がインダクタンスＬｍに低減されることによって、信号線路１が有する本来の伝搬遅延時間が減少し、この結果として信号線路１が本来有する位相差よりも小さな第１の位相差θＬが実現される。
　ここで、低遅延モードでは、第３の電子スイッチ７ｃがＯＮ状態に設定されることにより、信号線路１の損失を意図的に増加させている。この損失付与は、低遅延モードにおいて高周波信号Ｓに与える損失を高遅延モードにおいて高周波信号Ｓに与える損失と同程度にしようとするためのものである。
　すなわち、低遅延モードにおける高周波信号Ｓの損失は、高遅延モードにおける高周波信号Ｓの損失よりも明確に小さい。この損失差は、動作モードを低遅延モードと高遅延モードとに切り替えた場合にデジタル移相回路Ａから出力される高周波信号Ｓの振幅差を招来させるものである。このような事情に対して、デジタル移相回路Ａでは、低遅延モードで第３の電子スイッチ７ｃをＯＮ状態に設定することにより、上記振幅差を解消している。
　一方、高遅延モードにおいて、スイッチ制御部８は、第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃをＯＦＦ状態に設定し、また第４の電子スイッチ７ｄをＯＮ状態に設定する。すなわち、高遅延モードでは、高周波信号Ｓが信号線路１の入力端（他端）から出力端（一端）まで伝搬するまで第２の伝搬遅延時間ＴＨによって、低遅延モードにおける第１の位相差θＬよりも大きな第２の位相差θＨが発生する。
　この高遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂがＯＦＦ状態に設定されるので、第１の内側線路２ａには第１の通電経路が形成されず、また第２の内側線路２ｂには第２の通電経路が形成されない。したがって、第１の内側線路２ａには第１のリターン電流は極めて小さくなり、また第２の内側線路２ｂには第２のリターン電流は極めて小さくなる。
　これに対して、第１の外側線路３ａは、一端が第３の接続導体６ｃを介して第１の接地導体４ａに接続され、また他端が第４の接続導体６ｄを介して第２の接地導体４ｂに接続されている。すなわち、第１の外側線路３ａには一端と他端との間に電流が流れ得る第３の通電経路が予め形成されている。
　したがって、高遅延モードでは、信号線路１における信号電流に起因して、第１の外側線路３ａの一端から他端に向かって第３のリターン電流が流れる。この第３のリターン電流は、信号線路１における信号電流の通電方向に対して逆方向である。したがって、第３のリターン電流は、信号線路１と第１の外側線路３ａとの電磁気的な結合に起因して信号線路１のインダクタンスＬ１を減少させ得る。
　また、第２の外側線路３ｂは、一端が第５の接続導体６ｅを介して第１の接地導体４ａに接続され、また他端が第６の接続導体６ｆを介して第２の接地導体４ｂに接続されている。すなわち、第２の外側線路３ｂには一端と他端との間に電流が流れ得る第４の通電経路が予め形成されている。
　したがって、高遅延モードでは、信号線路１における信号電流に起因して、第２の外側線路３ｂの一端から他端に向かって第４のリターン電流が流れる。この第４のリターン電流は、信号線路１における信号電流の通電方向に対して逆方向である。したがって、第４のリターン電流は、信号線路１と第２の外側線路３ｂとの電磁気的な結合に起因して信号線路１のインダクタンスＬ１を減少させ得る。
　ここで、信号線路１と第１の外側線路３ａ及び第２の外側線路３ｂとの距離は、信号線路１と第１の内側線路２ａ及び第２の内側線路２ｂとの距離よりも大きい。したがって、第３のリターン電流及び第４のリターン電流は、第１のリターン電流及び第２のリターン電流よりもインダクタンスＬ１を減少させる作用が小さい。第３のリターン電流及び第４のリターン電流に起因するインダクタンスＬ１の低減量をΔＬｈとすると、信号線路１の実効的なインダクタンスＬｐは（Ｌ１－ΔＬｈ）となる。
　一方、信号線路１は寄生容量としての静電容量Ｃ１を有している。また、高遅延モードでは、第４の電子スイッチ７ｄがＯＮ状態に設定されるので、信号線路１と第２の接地導体４ｂとの間にはコンデンサ５が接続されている。すなわち、信号線路１は、コンデンサ５の静電容量Ｃａと静電容量Ｃ１（寄生容量）とを合算した静電容量Ｃｂを有する。したがって、信号線路１を伝搬する高周波信号Ｓには、（Ｌｐ×Ｃｂ）１／２に比例した第２の伝搬遅延時間ＴＨが作用する。
　そして、信号線路１の出力端（一端）における高周波信号Ｓは、このような第２の伝搬遅延時間ＴＨに起因して信号線路１の入力端における高周波信号Ｓより位相が第２の位相差θＨだけ遅れたものとなる。すなわち、高遅延モードでは、第３のリターン電流及び第４のリターン電流によって信号線路１のインダクタンスＬ１がインダクタンスＬｐに弱く低減されることによって、また第４の電子スイッチ７ｄがＯＮ状態に設定されることによって、低遅延モードの第１の位相差θＬよりも大きな第２の位相差θＨが実現される。
　なお、高遅延モードでは、第３の電子スイッチ７ｃがＯＦＦ状態に設定される。すなわち、高遅延モードでは、信号線路１の損失を意図的に増加させる処置は施されない。この結果、高遅延モードにおける高周波信号Ｓの損失は、低遅延モードにおける高周波信号Ｓの損失と同程度となる。
　ここで、本実施形態に係るデジタル移相回路Ａ及びデジタル移相器Ｂでは、このような基本移相回路Ｘ，Ｘ１～Ｘｎの後段に出力回路Ｙが設けられているので、基本移相回路Ｘ，Ｘｎの出力負荷が入力負荷より減少されるとともに実数化される。基本移相回路Ｘ，Ｘｎの出力インピーダンスは所定の大きさ（絶対値）を有するとともに虚数インピーダンスを有するが、出力回路Ｙの出力インピーダンスは、基本移相回路Ｘ，Ｘｎの出力インピーダンスよりも小さく、かつ実数インピーダンスである。
　すなわち、出力回路Ｙにおいて、出力信号線路９の線路幅Ｗａは、基本移相回路Ｘ，Ｘｎにおける信号線路１の線路幅Ｗよりも広く設定されているので、基本移相回路Ｘ，Ｘｎの出力負荷を入力負荷より減少させる。また、出力回路Ｙにおいて、出力信号線路９にはオープンスタブ１０が設けられているので、基本移相回路Ｘの出力インピーダンス（複素インピーダンス）を実数化する。
　したがって、本実施形態に係るデジタル移相回路Ａ及びデジタル移相器Ｂによれば、出力反射係数を従来よりも低下させることが可能である。すなわち、本実施形態によれば、出力反射係数を従来よりも低下させることが可能なデジタル移相回路Ａ及びデジタル移相器Ｂを提供することが可能である。
　また、出力回路Ｙの出力信号線路９は、基本移相回路Ｘ，Ｘｎの信号線路１とは異なる導電層に形成されているので、信号線路１よりも幅広化することが容易である。すなわち、出力信号線路９は、他の線路による制約を受けることなく幅を広く設定することができる。したがって、本実施形態によれば、出力反射係数を比較的容易に低下させることが可能である。
　また、本実施形態に係るデジタル移相回路Ａ及びデジタル移相器Ｂでは、出力信号線路９の左右及び下方が第１～第３の個別接地線路１１ａ～１１ｃ（信号線用接地線路）によって囲まれている。したがって、本実施形態によれば、出力信号線路９から周囲に放射される電磁波を効果的に遮蔽することが可能である。
　また、本実施形態に係るデジタル移相回路Ａ及びデジタル移相器Ｂでは、オープンスタブ１０の左右及び上下が第４～第７の個別接地線路１１ｄ～１１ｇ（スタブ用接地線路）によって囲まれている。したがって、本実施形態によれば、オープンスタブ１０から周囲に放射される電磁波を効果的に遮蔽することが可能である。
　さらに、本実施形態に係るデジタル移相器Ｂでは、二列（多列）に配置されたｎ個の基本移相回路Ｘ１～Ｘｎの列間にオープンスタブ１０を配置するので、列間の余剰スペースを有効活用することが可能である。したがって、本実施形態によれば、デジタル移相器Ｂの小型化を図ることが可能である。
　以下、図５Ａ及び図５Ｂを参照して、本発明の一実施形態の変形例について説明する。以下の説明において、上述の実施形態と同一又は同等の構成については同一の符号を付し、その説明を簡略若しくは省略する。
　図５Ａは、本発明の一実施形態に係るデジタル移相回路Ａの変形例におけるオープンスタブ１０及び出力接地線路１１を示す正面図である。図５Ｂは、本発明の一実施形態に係るデジタル移相回路Ａの変形例におけるオープンスタブ１０及び出力接地線路１１を示す断面図である。
　本変形例の出力接地線路１１は、上記の一実施形態のデジタル移相回路と同様に、個別接地線路１１ａ～１１ｇを備え、さらも第８の個別接地線路１１ｈ（スタブ用接地線路）をさらに備える。
　本変形例において、個別接地線路１１ｄ～１１ｇは、オープンスタブ１０の延在方向において、オープンスタブ１０の先端よりも先まで延在している。第８の個別接地線路１１ｈは、オープンスタブ１０の延在方向に直交する方向に延在し、オープンスタブ１０の延在方向における第５の個別接地線路１１ｅ及び第６の個別接地線路１１ｆの先端に接続される。第８の個別接地線路１１ｈは、接地線用ビア１３によって、オープンスタブ１０の延在方向における第４の接地線路１１ｄ及び第７の接地線路１１ｇの先端に相互に接続される。
　第８の個別接地線路１１ｈは、図５Ａ及び図５Ｂに示すように、オープンスタブ１０の先端を、オープンスタブ１０の延在方向における一方側から覆う接地線路である。すなわち、第８の個別接地線路１１ｈは、オープンスタブ１０と同層つまり第１の導電層に形成されており、オープンスタブ１０からその延在方向の一方側に放射される電磁波を遮蔽する機能を有する。
　本実施形態の変形例に係るデジタル移相回路Ａ及びデジタル移相器Ｂでは、オープンスタブ１０の左右及び上下が第４～第７の個別接地線路１１ｄ～１１ｇによって囲まれ、オープンスタブ１０の先端が、オープンスタブ１０の延在方向における一方側から第８の接地線路１１ｈによって囲まれる。したがって、本実施形態の変形例によれば、オープンスタブ１０から周囲に放射される電磁波をより効果的に遮蔽することが可能である。
　Ａ…デジタル移相回路、Ｂ…デジタル移相器、Ｘ，Ｘ１～Ｘｎ，Ｘｉ－１，Ｘｉ，Ｘｉ＋１…基本移相回路、Ｙ…出力回路、Ｚ１，Ｚ２…接続回路、１…信号線路、２ａ…第１の内側線路、２ｂ…第２の内側線路、３ａ…第１の外側線路、３ｂ…第２の外側線路、４ａ…第１の接地導体、４ｂ…第２の接地導体、５…コンデンサ、６ａ…第１の接続導体、６ｂ…第２の接続導体、６ｃ…第３の接続導体、６ｄ…第４の接続導体、６ｅ…第５の接続導体、６ｆ…第６の接続導体、６ｇ…第７の接続導体、７ａ…第１の電子スイッチ、７ｂ…第２の電子スイッチ、７ｃ…第３の電子スイッチ、７ｄ…第４の電子スイッチ（コンデンサ用電子スイッチ）、８…スイッチ制御部、９…出力信号線路、１０…オープンスタブ、１１…出力接地線路、１２…信号線用ビア、１３…接地線用ビア、１４…第１の個別接続線路、１５ａ…第２の個別接続線路、１５ｂ…第３の個別接続線路、１６ａ…第４の個別接続線路、１６ｂ…第５の個別接続線路、１７…第６の個別接続線路、１８ａ…第７の個別接続線路、１８ｂ…第８の個別接続線路、１９ａ…第９の個別接続線路、１９ｂ…第１０の個別接続線路

Claims (13)

  1. 　信号線路、当該信号線路の両側に設けられた一対の内側線路、当該内側線路の外側に各々設けられた一対の外側線路、前記一対の内側線路及び前記一対の外側線路の各一端に接続された第１の接地導体、前記一対の外側線路の各他端に接続された第２の接地導体、前記一対の内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備えた基本移相回路と、
    　当該基本移相回路の出力負荷を入力負荷より減少させる出力回路と
    　を備えるデジタル移相回路。
  2. 　前記出力回路は、前記信号線路に接続され、当該信号線路よりも線路幅が大きな出力信号線路を備える請求項１に記載のデジタル移相回路。
  3. 　前記出力信号線路は、前記信号線路とは異なる導電層に設けられる請求項２に記載のデジタル移相回路。
  4. 　前記出力信号線路は、前記信号線路が設けられる導電層より上の導電層に設けられ、
    　前記出力回路は、前記内側線路や前記外側線路と同一の導電層に設けられた第１の出力接地線路を備え、
    　前記第１の出力接地線路は前記内側線路や前記外側線路と接続されている請求項３に記載のデジタル移相回路。
  5. 　前記出力回路は、前記出力信号線路の両サイドに設けられた第２の出力接地線路、及び第３の出力接地線路を備える請求項２～４のいずれか一項に記載のデジタル移相回路。
  6. 　前記出力回路は、前記出力信号線路に接続されたオープンスタブを備える請求項２～５のいずれか一項に記載のデジタル移相回路。
  7. 　前記オープンスタブは、前記信号線路と同一の導電層に設けられる請求項６に記載のデジタル移相回路。
  8. 　前記出力回路は、前記オープンスタブを囲むように設けられたスタブ用接地線路を備える請求項６または７に記載のデジタル移相回路。
  9. 　前記基本移相回路は、前記一対の内側線路のうちの一方の前記内側線路の一端と前記一対の外側線路のうちの一方の前記外側線路の一端とを接続する第１の内外接地線路と前記一対の内側線路のうちの他方の前記内側線路の一端と前記一対の外側線路のうちの他方の前記外側線路の一端とを接続する第２の内外接地線路とを備え、
    　前記第１の内外接地線路及び前記第２の内外接地線路は、前記第１の接地導体とビアを介して接続されている請求項１～８のいずれか一項に記載のデジタル移相回路。
  10. 　前記基本移相回路は、一端が前記信号線路に接続され、他端が前記第１の接地導体及び前記第２の接地導体の少なくとも一方に接続されるコンデンサを備える
    請求項１～９のいずれか一項に記載のデジタル移相回路。
  11. 　前記コンデンサの下部電極と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間にコンデンサ用電子スイッチを備える請求項１０に記載のデジタル移相回路。
  12. 　請求項１～１１のいずれか一項に記載のデジタル移相回路における前記基本移相回路が多段に縦続接続され、
    　前記出力回路は、最後段に位置する前記基本移相回路のみに設けられるデジタル移相器。
  13. 　請求項６～８のいずれか一項に記載のデジタル移相回路における前記基本移相回路が多列状態で多段に縦続接続され、
    　前記出力回路は、最後段に位置する前記基本移相回路のみに設けられ、
    　前記オープンスタブは、前記基本移相回路の列間に配置されるデジタル移相器。
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