WO2023181447A1 - デジタル移相器 - Google Patents

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WO2023181447A1
WO2023181447A1 PCT/JP2022/030249 JP2022030249W WO2023181447A1 WO 2023181447 A1 WO2023181447 A1 WO 2023181447A1 JP 2022030249 W JP2022030249 W JP 2022030249W WO 2023181447 A1 WO2023181447 A1 WO 2023181447A1
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WO
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digital phase
line
row
phase shift
conductor
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Application number
PCT/JP2022/030249
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English (en)
French (fr)
Inventor
雄介 上道
Original Assignee
株式会社フジクラ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 株式会社フジクラ filed Critical 株式会社フジクラ
Priority to EP22793626.7A priority Critical patent/EP4277014A1/en
Priority to CN202280003915.0A priority patent/CN117121289A/zh
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/18—Phase-shifters
    • H01P1/185—Phase-shifters using a diode or a gas filled discharge tube

Definitions

  • the present invention relates to a digital phase shifter.
  • This application claims priority based on Japanese Patent Application No. 2022-046071 filed in Japan on March 22, 2022, the contents of which are incorporated herein.
  • the following non-patent document 1 discloses a digitally controlled phase shift circuit (digital phase shift circuit) that targets microwaves, quasi-millimeter waves, or millimeter waves.
  • this digital phase shift circuit consists of a signal line, a pair of inner lines provided on both sides of the signal line, and a pair of inner lines provided on both sides of the signal line.
  • a pair of outer lines each provided on the outside of the track, a first ground bar connected to one end of each of the pair of inner lines and the pair of outer lines, and a first ground bar connected to each other end of the pair of outer lines.
  • a second grounding bar, a pair of NMOS switches, etc. each provided between the other ends of the pair of inner grounding paths and the second grounding bar are provided.
  • Such a digital phase shift circuit operates by switching the return current flowing to a pair of inner lines or a pair of outer lines due to the transmission of a signal wave in a signal line according to the opening/closing of a pair of NMOS switches. Switch the mode between low delay mode and high delay mode. That is, the digital phase shift circuit operates in a low delay mode when a return current flows through a pair of inner lines, and operates in a high delay mode when a return current flows through a pair of outer lines.
  • the digital phase shift circuit described above is applied to, for example, a base station using a phased array antenna, and in reality, a large number of them are cascaded and mounted on a semiconductor substrate. That is, the above digital phase shift circuit is a unit in the configuration of an actual phase shifter, and the digital phase shifter is configured by cascading several dozen circuits forming each stage. This digital phase shifter achieves a plurality of phase shifts as a whole by setting each unit in each stage to a low delay mode or a high delay mode.
  • a plurality of digital phase shift circuits may be arranged in multiple rows due to constraints such as mounting space.
  • the grounding lines of other circuits such as the two outer lines adjacent between the rows, the first ground bar and the second ground bar adjacent between the rows, etc., are grounded. Patterns may be connected. Connecting such a ground pattern to the digital phase shifter has the problem of reducing the amount of phase shift of the digital phase shift circuit.
  • the present invention has been made in view of the above-mentioned circumstances, and it is an object of the present invention to provide a digital phase shifter capable of suppressing a decrease in the amount of phase shift of a digital phase shift circuit caused by connection of ground patterns of other circuits. purpose.
  • the present invention provides a first solution related to a digital phase shifter.
  • a pair of outer lines connected to each other, a first ground conductor connected to one end of each of the inner line and the outer line, a second ground conductor connected to each other end of the outer line, each other of the inner line
  • a digital phase shifter comprising a plurality of digital phase shift circuits connected in cascade, the plurality of digital phase shift circuits each having at least a pair of electronic switches provided between an end and the second ground conductor, the plurality of digital phase shift circuits comprising: has a multi-row structure consisting of a front row and a rear row connected through a predetermined connection circuit, the front row and the rear row are adjacent to each other, and the outer line of the front row is connected to a predetermined grounding pattern. The ground pattern is connected to the front row at one point.
  • a means is adopted in the first solving means, in which the ground pattern is connected to the front end of the front row.
  • the ground pattern is located in a region sandwiched between the front row and the rear row that are adjacent to each other, and the ground pattern is A method is adopted in which it is connected to the rear end of the front row at one point.
  • the digital phase shift circuit is constituted by a plurality of conductive layers, and the ground pattern is , any one of the plurality of conductive layers.
  • the digital phase shift circuit is constituted by a plurality of conductive layers, and the ground pattern is , the conductive layer is different from the plurality of conductive layers.
  • the digital phase shift circuit has an upper electrode connected to the signal line, and a lower electrode includes a capacitor connected to at least one of the first ground conductor and the second ground conductor.
  • the digital phase shift circuit includes a lower electrode of the capacitor, the first ground conductor, and the second ground conductor. Further, an electronic switch for the capacitor is provided between the capacitor and at least one of the conductors.
  • FIG. 1 is a plan view showing the configuration of a digital phase shifter A1 according to a first embodiment of the present invention.
  • FIG. FIG. 3 is a conceptual diagram showing the functional configuration of a digital phase shift circuit B according to the first embodiment of the present invention.
  • FIG. 3 is a schematic diagram showing a return current conduction path in a high delay mode in the digital phase shift circuit B according to the first embodiment of the present invention.
  • FIG. 3 is a schematic diagram showing a return current conduction path in a low delay mode in the digital phase shift circuit B according to the first embodiment of the present invention.
  • It is a top view which shows the structure of digital phase shifter A2 based on 2nd Embodiment of this invention.
  • the digital phase shifter A1 receives a microwave, quasi-millimeter wave, or millimeter wave signal (high frequency signal) as an input, and generates a high frequency signal whose phase is shifted by a predetermined phase shift amount. This is a high frequency circuit that outputs signals to the outside.
  • this digital phase shifter A1 includes a plurality (n) of digital phase shift circuits B1 to Bn, a pair of connection circuits C1 and C2, a grounding pattern D, and a pair of additional lines E1 and E2. .
  • n is a natural number.
  • i below is a natural number greater than or equal to 2 and less than or equal to n.
  • the n (plurality) of digital phase shift circuits B1 to Bn are arranged in two rows (multiple rows) via a pair of connection circuits C1 and C2, as shown. That is, the digital phase shifter A1 according to the first embodiment has a multi-row structure regarding a plurality of digital phase shift circuits B1 to Bn using a pair of connection circuits C1 and C2. Note that the two-row structure shown in FIG. 1 is an example of a multi-row structure, and three or more rows may be used.
  • the digital phase shift circuits B1 to Bn include a signal line 1, two inner lines 2 (a first inner line 2a and a second inner line), as shown in the digital phase shift circuit B1 as a representative. 2b), two outer lines 3 (first outer line 3a and second outer line 3b), two ground conductors 4 (first ground conductor 4a and second ground conductor 4b), and the like.
  • the transmission direction of the high frequency signal is the direction from the first digital phase shift circuit B1 to the n-th digital phase shift circuit Bn.
  • the first digital phase shift circuit B1 is located at the most upstream (first stage) in the high frequency signal transmission direction
  • the nth digital phase shift circuit Bn is located at the most downstream (last stage) in the high frequency signal transmission direction.
  • the first to i-1st digital phase shift circuits B1 to Bi-1 constitute a front row (first row) and are connected in cascade in a straight line.
  • the i+1-th to n-th digital phase shift circuits Bi+1 to Bn constitute a rear row (second row) and are connected in cascade in a straight line.
  • the front row (first row) and the rear row (second row) are provided substantially in parallel via a pair of connection circuits C1 and C2 and an i-th digital phase shift circuit Bi.
  • signal lines 1 adjacent in the column direction are connected in series in a row.
  • the signal lines 1 adjacent in the column direction are connected in series in a row.
  • the first inner line 2a, the second inner line 2b, and the first The outer line 3a and the second outer line 3b are connected in series in a line.
  • the first inner line 2a, the second inner line 2b, the first outer line 3a and The second outer lines 3b are connected in series in a row.
  • the first to i-1 digital phase shift circuits B1 to Bi-1 in the front row (first row) the first ground conductor 4a and the second ground conductor 4b that are adjacent to each other in the column direction are mutually It is connected to the.
  • the i+1 to n-th digital phase shift circuits Bi+1 to Bn in the rear row (second row) the first ground conductor 4a and the second ground conductor 4b that are adjacent in the column direction are connected to each other. There is.
  • the first ground conductor 4a of one digital phase shift circuit and the second ground conductor 4b of another digital phase shift circuit, which are adjacent in the column direction, are connected to each other.
  • the first to i-1st digital phase shift circuits B1 to Bi-1 in the front row (first row) and the i+1st to nth digital phase shift circuits Bi+1 to Bn in the rear row (second row) are inter-row They are in a side-by-side relationship.
  • the first to i-1 digital phase shift circuits B1 to Bi-1 in the front row (first column) and the i+1 to n-th digital phase shift circuits Bi+1 in the rear row (second column) are adjacent to each other between columns.
  • ⁇ Bn refers to the first outer lines 3a adjacent to each other in the inter-row direction (the direction in which the front row and the back row are adjacent), the first ground conductor 4a and the second ground conductor 4b, and the second ground conductor 4b. At least one of the first ground conductors 4a is interconnected via a ground pattern D.
  • grounding pattern D is electrically grounded, and the first outer lines 3a adjacent to each other in the inter-column direction, the first grounding conductor 4a and the second grounding conductor 4b, and the second grounding conductor 4b At least one of the first ground conductors 4a is interconnected.
  • the digital phase shifter A1 with such a ground pattern D has an inter-column connection structure.
  • the i-th digital phase shift circuit Bi is in the front row (first row) and the rear row (second row). ), but is placed between a pair of connection circuits C1 and C2.
  • this i-th digital phase shift circuit Bi may be arranged so as to form a front row (first row) or a rear row (second row).
  • the pair of connection circuits C1 and C2 are circuits that connect the front row (first row) and the back row (second row) in parallel.
  • the first connection circuit C1 connects the i-1st digital phase shift circuit Bi-1 located at the last stage in the front row (first row) and the i-th digital phase shift circuit Bi-1 as shown in the figure. Connect with digital phase shift circuit Bi.
  • This first connection circuit C1 includes five individual connection lines F1, F2a, F2b, F3a, and F3b as shown.
  • the first individual connection line F1 connects the output end (one end) of the signal line 1 in the i-1st digital phase shift circuit Bi-1 with the i-th This is a band-shaped conductor that connects the input end (other end) of the signal line 1 in the digital phase shift circuit Bi.
  • the first individual connection line F1 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends obliquely as shown (in plan view shown in FIG. 1). There is.
  • the second individual connection line F2a connects one end of the first inner line 2a in the i-1st digital phase shift circuit Bi-1 and the other end of the first inner line 2a in the i-th digital phase shift circuit Bi. It is a band-shaped conductor that connects the The second individual connection line F2a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the first individual connection line F1.
  • the third individual connection line F2b connects one end of the second inner line 2b in the i-1st digital phase shift circuit Bi-1 and the other end of the second inner line 2b in the i-th digital phase shift circuit Bi. It is a band-shaped conductor that connects the The third individual connection line F2b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the first individual connection line F1.
  • the fourth individual connection line F3a connects one end of the first outer line 3a in the i-1st digital phase shift circuit Bi-1 and the other end of the first outer line 3a in the i-th digital phase shift circuit Bi. It is a band-shaped conductor that connects the The fourth individual connection line F3a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the first individual connection line F1.
  • the fifth individual connection line F3b connects one end of the second outer line 3b in the i-1st digital phase shift circuit Bi-1 and the other end of the second outer line 3b in the i-th digital phase shift circuit Bi. It is a band-shaped conductor that connects the The fifth individual connection line F3b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the first individual connection line F1.
  • the second connection circuit C2 connects the i-th digital phase shift circuit Bi and the i+1-th digital phase shift circuit Bi+1 located at the forefront in the rear row (second row), as shown in the figure.
  • the second connection circuit C2 includes five individual connection lines G1, G2a, G2b, G3a, and G3b as shown.
  • the sixth individual connection line G1 connects the output end (one end) of the signal line 1 in the i-th digital phase shift circuit Bi to the i+1st digital phase shift circuit.
  • This is a band-shaped conductor that connects the input end (other end) of the signal line 1 in the circuit Bi+1.
  • the sixth individual connection line G1 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends obliquely as shown (in plan view shown in FIG. 1). There is.
  • the seventh individual connection line G2a has a band-like shape that connects one end of the first inner line 2a in the i-th digital phase shift circuit Bi and the other end of the first inner line 2a in the i+1-th digital phase shift circuit Bi+1. It is a conductor.
  • This seventh individual connection line G2a is a long plate-shaped conductor having a constant width, constant thickness, and predetermined length, and extends diagonally like the sixth individual connection line G1.
  • the eighth individual connection line G2b has a band-like shape that connects one end of the second inner line 2b in the i-th digital phase shift circuit Bi and the other end of the second inner line 2b in the i+1-th digital phase shift circuit Bi+1. It is a conductor.
  • the eighth individual connection line G2b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the sixth individual connection line G1.
  • the ninth individual connection line G3a has a band-like shape that connects one end of the first outer line 3a in the i-th digital phase shift circuit Bi and the other end of the first outer line 3a in the i+1-th digital phase shift circuit Bi+1. It is a conductor.
  • This ninth individual connection line G3a is a long plate-shaped conductor having a constant width, constant thickness, and predetermined length, and extends diagonally like the sixth individual connection line G1.
  • the tenth individual connection line G3b has a band-like shape that connects one end of the second outer line 3b in the i-th digital phase shift circuit Bi and the other end of the second outer line 3b in the i+1-th digital phase shift circuit Bi+1. It is a conductor.
  • the tenth individual connection line G3b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length, and extends diagonally like the sixth individual connection line G1.
  • the grounding pattern D is located in a region sandwiched between the front row (first row) and the rear row (second row), and is a rectangle provided along the extending direction of the front row (first row) and the rear row (second row). It is a shaped conductor. As shown in the figure, this grounding pattern D has a width that is slightly narrower than the distance between the front row (first row) and the rear row (second row). Such a grounding pattern D is provided, for example, between the front row (first row) and the rear row (second row) for the switch control section 8, which will be described later.
  • the plurality of digital phase shift circuits B1 to Bn are composed of a plurality of conductive layers.
  • the ground pattern D is any one of the plurality of conductive layers. That is, the ground pattern D is provided on any one of the plurality of conductive layers constituting the plurality of digital phase shift circuits B1 to Bn.
  • the ground pattern D is not limited to any one of the plurality of conductive layers, and may be a different conductive layer from the plurality of conductive layers. That is, the installation pattern D may be provided on a conductive layer different from the plurality of conductive layers constituting the plurality of digital phase shift circuits B1 to Bn.
  • the pair of additional lines E1 and E2 are conductors that connect the ground pattern D to the front row (first row) and the rear row (second row). These additional lines E1 and E2 are substantially strip-shaped conductors having a predetermined width, and each connects the front row (first row) and the rear row (second row) to the ground pattern D at one point.
  • the first additional line E1 connects the rear end of the front row (first row) and the ground pattern D at one point and over the shortest distance. That is, as shown in the figure, the first additional line E1 grounds one end of the first outer line 3a in the i-1st digital phase shift circuit Bi-1 located at the last stage of the front row (first row). Connect to pattern D.
  • the second additional line E2 connects the rear end of the rear row (second row) and the ground pattern D at one point and over the shortest distance. That is, the second additional line E2 connects one end of the first outer line 3a of the n-th digital phase shift circuit Bn located at the last stage of the rear row (second row) to the ground pattern D, as shown in the figure. do.
  • the signal line 1 is a linear strip-shaped conductor extending in a predetermined direction. That is, the signal line 1 is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • a high frequency signal flows through the signal line 1 from the front side to the back side.
  • the high frequency signal is a signal having a frequency band such as microwave, quasi-millimeter wave, or millimeter wave.
  • the front-rear direction of the digital phase shift circuit B is the X-axis direction
  • the left-right direction is the Y-axis direction
  • the up-down direction is the Z-axis direction.
  • the +X direction is a direction from the front side to the back side in the X-axis direction
  • the -X direction is a direction opposite to the +X direction.
  • the +Y direction is a direction to the right in the Y-axis direction
  • the -Y direction is the opposite direction to the +Y direction.
  • the +Z direction is a direction moving upward in the Z-axis direction
  • the -Z direction is the opposite direction to the +Z direction.
  • the pair of inner lines 2 are linear strip-shaped conductors provided on both sides of the signal line 1.
  • the first inner line 2a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the first inner line 2a extends in the same direction as the signal line 1.
  • the first inner line 2a is provided parallel to the signal line 1 and separated by a predetermined distance M.
  • the first inner line 2a is arranged on one side of the signal line 1 at a predetermined distance M. In other words, the first inner line 2a is spaced apart from the signal line 1 by a predetermined distance M in the +Y direction.
  • the second inner line 2b is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the second inner line 2b extends in the same direction as the signal line 1.
  • the second inner line 2b is provided parallel to the signal line 1 and separated by a predetermined distance M.
  • the second inner line 2b is arranged on the other side of the signal line 1 with a predetermined distance M apart. In other words, the second inner line 2b is spaced apart from the signal line 1 by a predetermined distance M in the ⁇ Y direction.
  • the pair of outer lines 3 are linear strip-shaped conductors provided on the outside of the inner line.
  • the first outer line 3a is a linear strip-shaped conductor provided on one side of the signal line 1 at a position farther from the signal line 1 than the first inner line 2a.
  • the first outer line 3a is arranged in a straight line in the +Y direction than the first inner line 2a (arranged further away from the signal line 1 in the +Y direction than the first inner line 2a). It is a strip-shaped conductor.
  • the first outer line 3a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the first outer line 3a is provided parallel to the signal line 1 at a predetermined distance from the signal line 1, with the first inner line 2a sandwiched therebetween.
  • the first outer line 3a extends in the same direction as the signal line 1, similarly to the first inner line 2a and the second inner line 2b.
  • the second outer line 3b is a linear strip-shaped conductor provided on the other side of the signal line 1 at a position farther from the signal line 1 than the second inner line 2b. That is, the second outer line 3b is arranged in the -Y direction than the second inner line 2b (it is arranged further away from the signal line 1 in the -Y direction than the second inner line 2b). It is a straight strip conductor.
  • the second outer line 3b like the first outer line 3a, is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the second outer line 3b is provided parallel to the signal line 1 at a predetermined distance with the second inner line 2b sandwiched therebetween.
  • the second outer line 3b extends in the same direction as the signal line 1, similarly to the first inner line 2a and the second inner line 2b.
  • the first ground conductor 4a is a linear strip-shaped conductor provided at one end of each of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b.
  • the first ground conductor 4a is electrically connected to one end of each of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b.
  • the first ground conductor 4a is a long plate-shaped conductor having a constant width, a constant thickness, and a predetermined length.
  • the first ground conductor 4a is provided so as to be orthogonal to the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b extending in the same direction. . That is, the first ground conductor 4a is arranged to extend in the Y-axis direction. The first ground conductor 4a is provided below and separated from the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b by a predetermined distance.
  • the first ground conductor 4a is set so that one end, which is the end in the +Y direction, is located approximately at the same position as the right edge of the first outer line 3a.
  • the first ground conductor 4a is set so that the other end, which is the end in the ⁇ Y direction, is located approximately at the same position as the left edge of the second outer line 3b.
  • the second ground conductor 4b is a linear strip-shaped conductor provided at the other end of the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b. .
  • the second ground conductor 4b is a long plate-shaped conductor having a constant width, constant thickness, and predetermined length, like the first ground conductor 4a.
  • the second ground conductor 4b is arranged parallel to the first ground conductor 4a, and similarly to the first ground conductor 4a, the second ground conductor 4b is connected to the first inner line 2a, the second inner line 2b, the first The second outer line 3a and the second outer line 3b are provided so as to be perpendicular to each other.
  • the second ground conductor 4b is provided below and separated from the first inner line 2a, second inner line 2b, first outer line 3a, and second outer line 3b by a predetermined distance.
  • the second ground conductor 4b is set so that one end, which is the end in the +Y direction, is located approximately at the same position as the right edge of the first outer line 3a.
  • the second ground conductor 4b is set so that the other end, which is the end in the -Y direction, is located approximately at the same position as the left side edge of the second outer line 3b.
  • the second ground conductor 4b is at the same position in the Y-axis direction as the first ground conductor 4a.
  • the capacitor 5 is provided between the signal line 1 and the first ground conductor 4a or the second ground conductor 4b.
  • the capacitor 5 has an upper electrode connected to the signal line 1 and a lower electrode electrically connected to the fourth electronic switch 7d.
  • the capacitor 5 is a thin film capacitor with an MIM (Metal Insulator Metal) structure.
  • MIM Metal Insulator Metal
  • the capacitor 5 may be a parallel plate type capacitor or a comb-teeth facing type capacitor (interdigital capacitor).
  • connection conductors 6 include at least connection conductors 6a to 6i.
  • the connection conductor 6a is a conductor that electrically and mechanically connects one end of the first inner line 2a and the first ground conductor 4a.
  • the connection conductor 6a is a conductor extending in the Z-axis direction, and one end (upper end) is connected to the lower surface of the first inner track 2a, and the other end (lower end) is connected to the upper surface of the first ground conductor 4a. Connecting.
  • connection conductor 6b is a conductor that electrically and mechanically connects one end of the second inner line 2b and the first ground conductor 4a.
  • the connecting conductor 6b is a conductor extending in the Z-axis direction like the connecting conductor 6a, and one end (upper end) is connected to the lower surface of the second inner track 2b, and the other end (lower end) is connected to the first inner line 2b. Connect to the upper surface of the ground conductor 4a.
  • connection conductor 6c is a conductor that electrically and mechanically connects one end of the first outer line 3a and the first ground conductor 4a.
  • connection conductor 6c is a conductor extending in the Z-axis direction, and one end (upper end) is connected to the lower surface of one end of the first outer line 3a, and the other end (lower end) is connected to the lower surface of the first ground conductor 4a. Connect to the top.
  • connection conductor 6d is a conductor that electrically and mechanically connects the other end of the first outer line 3a and the second ground conductor 4b.
  • connection conductor 6d is a conductor extending in the Z-axis direction, and one end (upper end) is connected to the lower surface of the other end of the first outer line 3a, and the other end (lower end) is connected to the second ground conductor 4b. Connect to the top of the
  • connection conductor 6e is a conductor that electrically and mechanically connects one end of the second outer line 3b and the first ground conductor 4a.
  • connection conductor 6e is a conductor extending in the Z-axis direction, and one end (upper end) is connected to the lower surface of one end of the second outer line 3b, and the other end (lower end) is connected to the lower surface of the first ground conductor 4a. Connect to the top.
  • the connecting conductor 6f is a conductor that electrically and mechanically connects the other end of the second outer line 3b and the second ground conductor 4b.
  • the connection conductor 6f is a conductor extending in the Z-axis direction, one end (upper end) is connected to the lower surface of the other end of the second outer line 3b, and the other end (lower end) is connected to the second ground conductor 4b. Connect to the top of the
  • the connecting conductor 6g is a conductor that electrically and mechanically connects the other end of the signal line 1 and the upper electrode of the capacitor 5.
  • the connection conductor 6g is a conductor extending in the Z-axis direction, and one end (upper end) is connected to the lower surface of the other end of the signal line 1, and the other end (lower end) is connected to the upper electrode of the capacitor 5.
  • the first electronic switch 7a is connected between the other end of the first inner line 2a and the second ground conductor 4b.
  • the first electronic switch 7a is, for example, a MOS type FET (field effect transistor), and has a drain terminal electrically connected to the other end of the first inner line 2a, and a source terminal electrically connected to the second ground conductor 4b.
  • the gate terminal is electrically connected to the switch control section 8.
  • the first electronic switch 7a is controlled to be closed or opened based on a gate signal input from the switch control unit 8 to the gate terminal.
  • the closed state is a state in which the drain terminal and the source terminal are electrically connected.
  • the open state is a state in which the drain terminal and the source terminal are not electrically connected and electrical connection is interrupted.
  • the first electronic switch 7a is controlled by the switch control unit 8 to be in a conductive state in which the other end of the first inner line 2a and the second ground conductor 4b are electrically connected, or in a disconnected state in which the electrical connection is interrupted. state.
  • the second electronic switch 7b is connected between the other end of the second inner line 2b and the second ground conductor 4b.
  • the second electronic switch 7b is, for example, a MOS FET, and has a drain terminal connected to the other end of the second inner line 2b, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch control section. 8 is connected.
  • the second electronic switch 7b is controlled to be closed or opened based on a gate signal input from the switch control unit 8 to the gate terminal.
  • the second electronic switch 7b is controlled by the switch control unit 8 to be in a conductive state in which the other end of the second inner line 2b and the second ground conductor 4b are electrically connected or in a disconnected state in which the electrical connection is interrupted. state.
  • the third electronic switch 7c is connected between the other end of the signal line 1 and the second ground conductor 4b.
  • the third electronic switch 7c is, for example, a MOS FET, and has a drain terminal connected to the other end of the signal line 1, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch control section 8. has been done. Note that, although the third electronic switch 7c is provided on the other end side of the signal line 1 as shown in FIG. 2, the third electronic switch 7c is not limited thereto, and may be provided on one end side of the signal line 1.
  • the third electronic switch 7c is controlled to be closed or opened based on a gate signal input from the switch control unit 8 to the gate terminal. Under the control of the switch control unit 8, the third electronic switch 7c brings the other end of the signal line 1 and the second ground conductor 4b into a conductive state where they are electrically connected or into a disconnected state where the electrical connection is cut off. .
  • the fourth electronic switch 7d is a capacitor electronic switch connected in series to the capacitor 5 between the other end of the signal line 1 and the second ground conductor 4b.
  • the fourth electronic switch 7d is, for example, a MOS type FET. As shown in FIG. 2, the fourth electronic switch 7d has a drain terminal connected to the lower electrode of the capacitor 5, a source terminal connected to the second ground conductor 4b, and a gate terminal connected to the switch control section 8. ing.
  • the fourth electronic switch 7d is controlled to be closed or opened based on a gate signal input from the switch control unit 8 to the gate terminal.
  • the fourth electronic switch 7d is controlled by the switch control unit 8 to bring the lower electrode of the capacitor 5 and the second ground conductor 4b into a conductive state where they are electrically connected or into a disconnected state where the electrical connection is cut off. .
  • the switch control unit 8 is a control circuit that controls the plurality of electronic switches 7, which are a first electronic switch 7a, a second electronic switch 7b, a third electronic switch 7c, and a fourth electronic switch 7d.
  • the switch control unit 8 includes four output ports.
  • the switch control unit 8 controls each of the plurality of electronic switches 7 to be in an open state or a closed state individually by outputting an individual gate signal from each output port and supplying it to each gate terminal of the plurality of electronic switches 7. .
  • FIG. 2 shows a schematic perspective view of the digital phase shift circuit B to make it easier to understand the mechanical structure of the digital phase shift circuit B
  • the actual digital phase shift circuit B uses semiconductor manufacturing technology. It is a multilayered structure.
  • the digital phase shift circuit B includes a signal line 1, a first inner line 2a, a second inner line 2b, a first outer line 3a, and a second outer line 3b formed on a first conductive layer. There is.
  • first ground conductor 4a and the second ground conductor 4b are formed in a plurality of second conductive layers facing the first conductive layer with an insulating layer in between.
  • the components formed in the first conductive layer and the components formed in the plurality of second conductive layers are interconnected by a plurality of via holes.
  • the plurality of connection conductors 6 correspond to via holes buried in the insulating layer.
  • the digital phase shift circuit B has a high delay mode and a low delay mode, which will be explained below, as operating modes. That is, the digital phase shift circuit B operates in a high delay mode or a low delay mode under the control of the switch control section 8.
  • the high delay mode is a mode in which a first phase difference is generated in the high frequency signal S.
  • the first electronic switch 7a and the second electronic switch 7b are controlled to be open, and the fourth electronic switch 7d is controlled to be closed.
  • the first electronic switch 7a By controlling the first electronic switch 7a to the open state, the electrical connection between the other end of the first inner line 2a and the second ground conductor 4b is cut off.
  • the second electronic switch 7b By controlling the second electronic switch 7b to the open state, the connection between the other end of the second inner line 2b and the multilayered second ground conductor 4b is cut off.
  • the fourth electronic switch 7d By controlling the fourth electronic switch 7d to be closed, the other end of the signal line 1 is connected to the second ground conductor 4b via the capacitor 5.
  • a return current R1 flows. That is, the return current R1 is a current flowing in the ⁇ X direction, which is the opposite direction to the high frequency signal S flowing in the +X direction.
  • the return current R1 mainly flows between the first outer line 3a and the second outer line 3a, as shown in FIG. It flows along the line 3b in the -X direction.
  • the return current R1 flows through the first outer line 3a and the second outer line 3b, so the inductance value L is higher than in the low delay mode. Further, since the fourth electronic switch 7d is in the closed state, the capacitor 5 is functioning. Therefore, in the high delay mode, a higher delay amount can be obtained than in the low delay mode.
  • the low delay mode is a mode in which a second phase difference smaller than the first phase difference is generated in the high frequency signal S.
  • the first electronic switch 7a and the second electronic switch 7b are controlled to be closed, and the fourth electronic switch 7d is controlled to be opened.
  • the return current R2 mainly flows between the first inner line 2a and the second inner line, as shown in FIG. It flows along the line 2b in the -X direction.
  • the return current R2 flows through the first inner line 2a and the second inner line 2b, so the inductance value L is lower than in the high delay mode.
  • the fourth electronic switch 7d since the fourth electronic switch 7d is in an open state, the capacitor 5 is not functioning. Therefore, the capacitance value C is small compared to the high delay mode. Therefore, the amount of delay in the low delay mode is lower than the amount of delay in the high delay mode.
  • the grounding pattern D provided between the front row (first row) and the rear row (second row) is connected to the front row (first row) by the pair of additional lines E1 and E2. and the rear row (second row) at one point.
  • this one point is one end of the first outer line 3a in the i-1th digital phase shift circuit Bi-1 located at the last stage for the front row (first row), and for the rear row (second row) is one end of the first outer line 3a in the n-th digital phase shift circuit Bn located at the last stage. That is, the connection point (first connection point) with the grounding pattern D in the front row (first row) and the connection point (second connection point) with the grounding pattern D in the back row (second row) are shown in FIG. , it is located near one diagonal line of the rectangular ground pattern D. That is, the first connection point and the second connection point are located near both ends of one of the pair of diagonals in the rectangular ground pattern D. The first connection point and the second connection point correspond to the farthest positions in the ground pattern D.
  • the ground pattern D is connected to the front row (first row) and the rear row (second row) at one point by the first connection point and the second connection point, and Since the first connection point and the second connection point are separated, the first to i-1th digital signals caused by connecting the ground pattern D to the front row (first row) and the rear row (second row) It is possible to suppress a decrease in the amount of phase shift of the phase shift circuits B1 to Bi-1 and the i+1 to n-th digital phase shift circuits Bi+1 to Bn.
  • the digital phase shifter A1 includes a grounding pattern D between the front row (first row) and the rear row (second row), that is, inside the front row (first row).
  • the digital phase shifter A2 includes a ground pattern Da on the outside of the front row (first row) as shown in the figure.
  • this digital phase shifter A2 includes an additional line E3 that connects the front row (first row) and the ground pattern Da at one point. As shown in the figure, this additional line E3 connects the ground pattern Da to a portion near the other end of the second outer line 3b in the first digital phase shift circuit B1, that is, the front end of the front row (first row) and the ground pattern Da. It is a substantially strip-shaped conductor that connects over the shortest distance.
  • the digital phase shifter A1 according to the first embodiment and the digital phase shifter A2 according to the second embodiment have a two-row structure with two rows as an example of a multi-row structure.
  • the present invention is not limited thereto, and can also be applied to a digital phase shifter having a structure with three or more columns, that is, three or more columns.

Landscapes

  • Waveguide Switches, Polarizers, And Phase Shifters (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本発明のデジタル移相器は、信号線路、信号線路の両側に設けられた一対の内側線路、内側線路の外側に各々設けられた一対の外側線路、内側線路及び外側線路の各一端に接続された第１の接地導体、外側線路の各他端に接続された第２の接地導体、内側線路の各他端と第２の接地導体との間に設けられる一対の電子スイッチを備えた複数のデジタル移相回路が縦続接続されてなるデジタル移相器である。複数のデジタル移相回路は前列と後列とからなる多列構造を備え、また前列と後列は隣り合っており、接地パターンは前列と一点で接続される。

Description

デジタル移相器
　本発明は、デジタル移相器に関する。
　本願は、２０２２年３月２２日に、日本に出願された特願２０２２－０４６０７１号に基づき優先権を主張し、その内容をここに援用する。
　下記非特許文献１には、マイクロ波、準ミリ波あるいはミリ波を対象とするデジタル制御型の移相回路（デジタル移相回路）が開示されている。このデジタル移相回路は、非特許文献１の図２に示されているように、信号線路（signal line）、当該信号線路の両側に設けられた一対の内側線路（inner lines）、一対の内側線路の外側に各々設けられた一対の外側線路（outer lines）、一対の内側線路及び一対の外側線路の各一端に接続された第１接地バー、一対の外側線路の各他端に接続された第２接地バー、一対の内側接路の各他端と第２接地バーとの間に各々設けられる一対のＮＭＯＳスイッチ等を備える。
　このようなデジタル移相回路は、信号線路における信号波の伝送に起因して一対の内側線路あるいは一対の外側線路に流れるリターン電流を一対のＮＭＯＳスイッチの開／閉に応じて切り替えることにより、動作モードを低遅延モードと高遅延モードとに切り替える。すなわち、デジタル移相回路は、一対の内側線路にリターン電流が流れる場合に動作モードが低遅延モードとなり、一対の外側線路にリターン電流が流れる場合に動作モードが高遅延モードとなる。
A Ka-band Digitally-Controlled Phase Shifter with sub-degree Phase Precision (2016,IEEE,RFIC)
　ところで、上記デジタル移相回路は、例えばフェイズドアレイアンテナを用いた基地局等に適用されるものであり、実際には多数が縦続接続された状態で半導体基板上に実装される。すなわち、上記デジタル移相回路は、実際の移相器の構成における単位ユニットであり、各段を構成する数十個が縦続接続されることによってデジタル移相器を構成する。このデジタル移相器は、各段の単位ユニットが各々に低遅延モードあるいは高遅延モードに設定されることにより、全体として複数の移相量を実現する。
　このようなデジタル移相器を半導体基板上に実装する場合、実装スペース等の制約によって複数のデジタル移相回路（単位ユニット）を多列状態に配置する場合がある。そして、このような多列構造のデジタル移相器では、接地される線路つまり列間で隣り合う２つの外側線路や列間で隣り合う第１接地バー及び第２接地バー等に他回路の接地パターンを接続する場合がある。このような接地パターンのデジタル移相器への接続は、デジタル移相回路の移相量を減少させるという問題がある。
　本発明は、上述した事情に鑑みてなされたものであり、他回路の接地パターンの接続に起因するデジタル移相回路の移相量の減少を抑制することが可能なデジタル移相器の提供を目的とする。
　上記目的を達成するために、本発明では、デジタル移相器に係る第１の解決手段として、信号線路、当該信号線路の両側に設けられた一対の内側線路、当該内側線路の外側に各々設けられた一対の外側線路、前記内側線路及び前記外側線路の各一端に接続された第１の接地導体、前記外側線路の各他端に接続された第２の接地導体、前記内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備えた複数のデジタル移相回路が縦続接続されてなるデジタル移相器であって、前記複数のデジタル移相回路は、所定の接続回路を介して接続されることにより前列と後列とからなる多列構造を備えるとともに、前列と後列は隣り合っており、前記前列の前記外側線路が所定の接地パターンと接続される構造を備え、前記接地パターンは、前記前列と１点で接続される、という手段を採用する。
　本発明では、デジタル移相器に係る第２の解決手段として、上記第１の解決手段において、前記接地パターンは、前記前列の前端と接続される、という手段を採用する。
　本発明では、デジタル移相器に係る第３の解決手段として、上記第１の解決手段において、前記接地パターンは隣り合う前記前列と前記後列に挟まれた領域にあり、前記接地パターンは、前記前列の後端と１点で接続される、という手段を採用する。
　本発明では、デジタル移相器に係る第４の解決手段として、上記第１～第３のいずれかの解決手段において、前記デジタル移相回路は、複数の導電層によって構成され、前記接地パターンは、前記複数の導電層のいずれか一層である、という手段を採用する。
　本発明では、デジタル移相器に係る第５の解決手段として、上記第１～第３のいずれかの解決手段において、前記デジタル移相回路は、複数の導電層によって構成され、前記接地パターンは、前記複数の導電層とは異なる導電層である、という手段を採用する。
　本発明では、デジタル移相器に係る第６の解決手段として、上記第１～第５のいずれかの解決手段において、前記デジタル移相回路は、上部電極が前記信号線路に接続され、下部電極が前記第１の接地導体及び前記第２の接地導体の少なくとも一方に接続されるコンデンサを備える、という手段を採用する。
　本発明では、デジタル移相器に係る第７の解決手段として、上記第６の解決手段において、前記デジタル移相回路は、前記コンデンサの下部電極と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間にコンデンサ用電子スイッチをさらに備える、という手段を採用する。
　本発明によれば、他回路の接地パターンの接続に起因するデジタル移相回路の移相量の変化を抑制することが可能なデジタル移相器を提供することが可能である。
本発明の第１実施形態に係るデジタル移相器Ａ１の構成を示す平面図である。 本発明の第１実施形態におけるデジタル移相回路Ｂの機能構成を示す概念図である。 本発明の第１実施形態におけるデジタル移相回路Ｂにおいて、高遅延モード時のリターン電流の通電経路を示す模式図である。 本発明の第１実施形態におけるデジタル移相回路Ｂにおいて、低遅延モード時のリターン電流の通電経路を示す模式図である。 本発明の第２実施形態に係るデジタル移相器Ａ２の構成を示す平面図である。
　以下、図面を参照して、本発明の実施形態について説明する。
〔第１実施形態〕
　最初に、本発明の第１実施形態について説明する。第１実施形態に係るデジタル移相器Ａ１は、図１に示すように、マイクロ波、準ミリ波あるいはミリ波等の信号（高周波信号）を入力とし、所定の移相量だけ位相シフトした高周波信号を外部に出力する高周波回路である。
　このデジタル移相器Ａ１は、図１に示すように、複数（ｎ個）のデジタル移相回路Ｂ１～Ｂｎ、一対の接続回路Ｃ１，Ｃ２、接地パターンＤ及び一対の追加線路Ｅ１，Ｅ２を備える。なお、本実施形態において、上記「ｎ」は自然数である。また、以下の「ｉ」は２以上かつｎ以下の自然数である。
　ｎ個（複数）のデジタル移相回路Ｂ１～Ｂｎは、図示するように一対の接続回路Ｃ１，Ｃ２を介して二列（多列）に配置されている。すなわち、第１実施形態に係るデジタル移相器Ａ１は、一対の接続回路Ｃ１，Ｃ２を用いた複数のデジタル移相回路Ｂ１～Ｂｎに関する多列構造を備える。なお、図１に示す二列構造は多列構造の一例であり、三列以上であってもよい。
　詳細については後述するが、デジタル移相回路Ｂ１～Ｂｎは、代表としてデジタル移相回路Ｂ１に示すように、信号線路１、２つの内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）、２つの外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）、２つの接地導体４（第１の接地導体４ａ及び第２の接地導体４ｂ）等を備えている。
　デジタル移相器Ａ１において、高周波信号の伝送方向は、第１のデジタル移相回路Ｂ１から第ｎのデジタル移相回路Ｂｎに向かう方向である。第１のデジタル移相回路Ｂ１は、高周波信号の伝送方向において最上流（最前段）に位置し、第ｎのデジタル移相回路Ｂｎは、高周波信号の伝送方向において最下流（最後段）に位置している。
　ｎ個のデジタル移相回路Ｂ１～Ｂｎのうち、第１～第ｉ－１のデジタル移相回路Ｂ１～Ｂｉ－１は、前列（第１列）を構成しており、直線状に縦続接続されている。一方、第ｉ＋１～第ｎのデジタル移相回路Ｂｉ＋１～Ｂｎは、後列（第２列）を構成しており、直線状に縦続接続されている。前列（第１列）と後列（第２列）とは、一対の接続回路Ｃ１，Ｃ２及び第ｉのデジタル移相回路Ｂｉを介して略平行に設けられている。
　前列（第１列）の第１～第ｉ－１のデジタル移相回路Ｂ１～Ｂｉ－１において、列方向（前列及び後列の延在方向）に隣り合う信号線路１は、一列に直列接続されている。また、後列（第２列）の第ｉ＋１～第ｎのデジタル移相回路Ｂｉ＋１～Ｂｎにおいて、列方向に隣り合う信号線路１は、一列に直列接続されている。
　また、前列（第１列）の第１～第ｉ－１のデジタル移相回路Ｂ１～Ｂｉ－１において、列方向に隣り合う第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂは、一列に直列接続されている。また、後列（第２列）の第ｉ＋１～第ｎのデジタル移相回路Ｂｉ＋１～Ｂｎにおいて、列方向に隣り合う第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂは、一列に直列接続されている。
　また、前列（第１列）の第１～第ｉ－１のデジタル移相回路Ｂ１～Ｂｉ－１において、列方向に隣り合う第１の接地導体４ａと第２の接地導体４ｂとは、相互に接続されている。また、後列（第２列）の第ｉ＋１～第ｎのデジタル移相回路Ｂｉ＋１～Ｂｎにおいて、列方向に隣り合う第１の接地導体４ａと第２の接地導体４ｂとは、相互に接続されている。すなわち、前列（第１列）の第１～第ｉ－１のデジタル移相回路Ｂ１～Ｂｉ－１において、または、後列（第２列）の第ｉ＋１～第ｎのデジタル移相回路Ｂｉ＋１～Ｂｎにおいて、列方向に隣り合う、一のデジタル移相回路の第１の接地導体４ａと、他のデジタル移相回路の第２の接地導体４ｂとは、相互に接続されている。
　前列（第１列）の第１～第ｉ－１のデジタル移相回路Ｂ１～Ｂｉ－１と後列（第２列）の第ｉ＋１～第ｎのデジタル移相回路Ｂｉ＋１～Ｂｎとは、列間で隣り合う関係にある。列間で隣り合う関係の前列（第１列）の第１～第ｉ－１のデジタル移相回路Ｂ１～Ｂｉ－１と後列（第２列）の第ｉ＋１～第ｎのデジタル移相回路Ｂｉ＋１～Ｂｎとは、列間方向（前列と後列とが隣り合う方向）に隣り合う第１の外側線路３ａ同士、第１の接地導体４ａと第２の接地導体４ｂ及び第２の接地導体４ｂと第１の接地導体４ａのうち少なくとも１つが接地パターンＤを介して相互接続されている。
　すなわち、接地パターンＤは、電気的に接地されており、列間方向に隣り合う第１の外側線路３ａ同士、第１の接地導体４ａと第２の接地導体４ｂ及び第２の接地導体４ｂと第１の接地導体４ａのうち少なくとも１つを相互接続する。このような接地パターンＤを備えるデジタル移相器Ａ１は、列間接続構造を備える。
　ここで、第１実施形態に係るデジタル移相器Ａ１は、ｎ個のデジタル移相回路Ｂ１～Ｂｎのうち、第ｉのデジタル移相回路Ｂｉが前列（第１列）及び後列（第２列）を構成しておらず、一対の接続回路Ｃ１，Ｃ２に挟まれた状態で配置されている。ただし、この第ｉのデジタル移相回路Ｂｉについては、前列（第１列）あるいは後列（第２列）を構成するように配置してもよい。
　一対の接続回路Ｃ１，Ｃ２は、前列（第１列）と後列（第２列）とを平行な状態で接続する回路である。一対の接続回路Ｃ１，Ｃ２のうち、第１の接続回路Ｃ１は、図示するように前列（第１列）において最後段に位置する第ｉ－１のデジタル移相回路Ｂｉ－１と第ｉのデジタル移相回路Ｂｉとを接続する。この第１の接続回路Ｃ１は、図示するように５つの個別接続線路Ｆ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂを備える。
　これら個別接続線路Ｆ１，Ｆ２ａ，Ｆ２ｂ，Ｆ３ａ，Ｆ３ｂのうち、第１の個別接続線路Ｆ１は、第ｉ－１のデジタル移相回路Ｂｉ－１における信号線路１の出力端（一端）と第ｉのデジタル移相回路Ｂｉにおける信号線路１の入力端（他端）とを接続する帯状導体である。この第１の個別接続線路Ｆ１は、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、図示するように（図１に示される平面視において）斜めに延在している。
　第２の個別接続線路Ｆ２ａは、第ｉ－１のデジタル移相回路Ｂｉ－１における第１の内側線路２ａの一端と第ｉのデジタル移相回路Ｂｉにおける第１の内側線路２ａの他端とを接続する帯状導体である。この第２の個別接続線路Ｆ２ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第１の個別接続線路Ｆ１と同様に斜めに延在している。
　第３の個別接続線路Ｆ２ｂは、第ｉ－１のデジタル移相回路Ｂｉ－１における第２の内側線路２ｂの一端と第ｉのデジタル移相回路Ｂｉにおける第２の内側線路２ｂの他端とを接続する帯状導体である。この第３の個別接続線路Ｆ２ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第１の個別接続線路Ｆ１と同様に斜めに延在している。
　第４の個別接続線路Ｆ３ａは、第ｉ－１のデジタル移相回路Ｂｉ－１における第１の外側線路３ａの一端と第ｉのデジタル移相回路Ｂｉにおける第１の外側線路３ａの他端とを接続する帯状導体である。この第４の個別接続線路Ｆ３ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第１の個別接続線路Ｆ１と同様に斜めに延在している。
　第５の個別接続線路Ｆ３ｂは、第ｉ－１のデジタル移相回路Ｂｉ－１における第２の外側線路３ｂの一端と第ｉのデジタル移相回路Ｂｉにおける第２の外側線路３ｂの他端とを接続する帯状導体である。この第５の個別接続線路Ｆ３ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第１の個別接続線路Ｆ１と同様に斜めに延在している。
　一方、第２の接続回路Ｃ２は、図示するように第ｉのデジタル移相回路Ｂｉと後列（第２列）において最前段に位置する第ｉ＋１のデジタル移相回路Ｂｉ＋１とを接続する、この第２の接続回路Ｃ２は、図示するように５つの個別接続線路Ｇ１，Ｇ２ａ，Ｇ２ｂ，Ｇ３ａ，Ｇ３ｂを備える。
　これら個別接続線路Ｇ１，Ｇ２ａ，Ｇ２ｂ，Ｇ３ａ，Ｇ３ｂのうち、第６の個別接続線路Ｇ１は、第ｉのデジタル移相回路Ｂｉにおける信号線路１の出力端（一端）と第ｉ＋１のデジタル移相回路Ｂｉ＋１における信号線路１の入力端（他端）とを接続する帯状導体である。この第６の個別接続線路Ｇ１は、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、図示するように（図１に示される平面視において）斜めに延在している。
　第７の個別接続線路Ｇ２ａは、第ｉのデジタル移相回路Ｂｉにおける第１の内側線路２ａの一端と第ｉ＋１のデジタル移相回路Ｂｉ＋１における第１の内側線路２ａの他端とを接続する帯状導体である。この第７の個別接続線路Ｇ２ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第６の個別接続線路Ｇ１と同様に斜めに延在している。
　第８の個別接続線路Ｇ２ｂは、第ｉのデジタル移相回路Ｂｉにおける第２の内側線路２ｂの一端と第ｉ＋１のデジタル移相回路Ｂｉ＋１における第２の内側線路２ｂの他端とを接続する帯状導体である。この第８の個別接続線路Ｇ２ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第６の個別接続線路Ｇ１と同様に斜めに延在している。
　第９の個別接続線路Ｇ３ａは、第ｉのデジタル移相回路Ｂｉにおける第１の外側線路３ａの一端と第ｉ＋１のデジタル移相回路Ｂｉ＋１における第１の外側線路３ａの他端とを接続する帯状導体である。この第９の個別接続線路Ｇ３ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第６の個別接続線路Ｇ１と同様に斜めに延在している。
　第１０の個別接続線路Ｇ３ｂは、第ｉのデジタル移相回路Ｂｉにおける第２の外側線路３ｂの一端と第ｉ＋１のデジタル移相回路Ｂｉ＋１における第２の外側線路３ｂの他端とを接続する帯状導体である。この第１０の個別接続線路Ｇ３ｂは、一定幅、一定厚及び所定長さを有する長尺板状の導体であり、第６の個別接続線路Ｇ１と同様に斜めに延在している。
　接地パターンＤは、前列（第１列）と後列（第２列）に挟まれた領域にあり、前列（第１列）及び後列（第２列）の延在方向に沿って設けられた矩形状導体である。この接地パターンＤは、図示するように前列（第１列）と後列（第２列）との間隔よりも若干狭い幅を備えている。このような接地パターンＤは、例えば後述するスイッチ制御部８用に前列（第１列）及び後列（第２列）との間に設けられている。
　詳細については後述するが、複数のデジタル移相回路Ｂ１～Ｂｎは複数の導電層から構成されている。上記接地パターンＤは、これら複数の導電層のいずれか一層である。すなわち、上記接地パターンＤは、複数のデジタル移相回路Ｂ１～Ｂｎを構成する複数の導電層のいずれか一層に設けられている。ただし、接地パターンＤは、これら複数の導電層のいずれか一層に限定されるものではなく、複数の導電層とは異なる導電層であってもよい。すなわち、設置パターンＤは、複数のデジタル移相回路Ｂ１～Ｂｎを構成する複数の導電層とは異なる導電層に設けられてもよい。
　一対の追加線路Ｅ１，Ｅ２は、接地パターンＤと前列（第１列）及び後列（第２列）とを接続する導体である。これら追加線路Ｅ１，Ｅ２は、所定幅を有する略帯状の導体であり、各々に前列（第１列）及び後列（第２列）を接地パターンＤに対して１点で接続する。
　これら追加線路Ｅ１，Ｅ２のうち、第１の追加線路Ｅ１は、前列（第１列）の後端と接地パターンＤとを１点かつ最短距離で接続する。すなわち、第１の追加線路Ｅ１は、図示するように、前列（第１列）の最後段に位置する第ｉ－１のデジタル移相回路Ｂｉ－１における第１の外側線路３ａの一端を接地パターンＤに接続する。
　一方、第２の追加線路Ｅ２は、後列（第２列）の後端と接地パターンＤとを１点かつ最短距離で接続する。すなわち、第２の追加線路Ｅ２は、図示するように、後列（第２列）の最後段に位置する第ｎのデジタル移相回路Ｂｎにおける第１の外側線路３ａの一端を接地パターンＤに接続する。
　続いて、第１実施形態におけるデジタル移相回路Ｂ１～Ｂｎの詳細構成について説明する。これらデジタル移相回路Ｂ１～Ｂｎは、図２に代表符号Ｂとして示すように、上述した信号線路１、一対の内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）、一対の外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）、一対の接地導体４（第１の接地導体４ａ及び第２の接地導体４ｂ）に加え、コンデンサ５、複数の接続導体６、４つの電子スイッチ７（第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄ）及びスイッチ制御部８を備える。
　信号線路１は、所定方向に延在する直線状の帯状導体である。すなわち、信号線路１は、一定幅、一定厚及び所定長さを有する長尺板状の導体である。図２では、信号線路１には、手前側から奥側に向かって高周波信号が流れる。高周波信号は、マイクロ波、準ミリ波、又はミリ波等の周波数帯域を有する信号である。
　なお、図２ではデジタル移相回路Ｂの前後方向をＸ軸方向とし、左右方向をＹ軸方向とし、上下方向（鉛直方向）をＺ軸方向とする。また、＋Ｘ方向は、Ｘ軸方向を手前側から奥側に向かう方向であり、－Ｘ方向は＋Ｘ方向とは反対方向である。＋Ｙ方向は、Ｙ軸方向を右に進む方向であり、－Ｙ方向は＋Ｙ方向とは反対方向である。＋Ｚ方向は、Ｚ軸方向を上方に進む方向であり、－Ｚ方向は＋Ｚ方向とは反対方向である。
　一対の内側線路２（第１の内側線路２ａ及び第２の内側線路２ｂ）は、信号線路１の両側に設けられた直線状の帯状導体である。第１の内側線路２ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第１の内側線路２ａは、信号線路１の延在方向と同一な方向に延在する。第１の内側線路２ａは、信号線路１と平行に設けられており、所定の距離Ｍだけ離間している。具体的には、第１の内側線路２ａは、信号線路１の一方側に所定の距離Ｍだけ離間して配置されている。換言すれば、第１の内側線路２ａは、信号線路１から＋Ｙ方向に所定の距離Ｍだけ離間して配置されている。
　第２の内側線路２ｂは、第１の内側線路２ａと同様に、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第２の内側線路２ｂは、信号線路１の延在方向と同一な方向に延在する。第２の内側線路２ｂは、信号線路１と平行に設けられており、所定の距離Ｍだけ離間している。具体的には、第２の内側線路２ｂは、信号線路１の他方側に所定の距離Ｍだけ離間して配置されている。換言すれば、第２の内側線路２ｂは、信号線路１から－Ｙ方向に所定の距離Ｍだけ離間して配置されている。
　一対の外側線路３（第１の外側線路３ａ及び第２の外側線路３ｂ）は、内側線路の外側に各々設けられた直線状の帯状導体である。第１の外側線路３ａは、信号線路１の一方側において、第１の内側線路２ａよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。
　すなわち、第１の外側線路３ａは、第１の内側線路２ａよりも＋Ｙ方向に配置された（第１の内側線路２ａよりも、信号線路１から＋Ｙ方向に離間して配置された）直線状の帯状導体である。第１の外側線路３ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第１の外側線路３ａは、信号線路１に対して第１の内側線路２ａを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第１の外側線路３ａは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。
　第２の外側線路３ｂは、信号線路１の他方側において、第２の内側線路２ｂよりも信号線路１から遠い位置に設けられる直線状の帯状導体である。すなわち、第２の外側線路３ｂは、第２の内側線路２ｂよりも－Ｙ方向に配置された（第２の内側線路２ｂよりも、信号線路１から－Ｙ方向に離間して配置された）直線状の帯状導体である。第２の外側線路３ｂは、第１の外側線路３ａと同様に、一定幅、一定厚及び所定長さを有する長尺板状の導体である。第２の外側線路３ｂは、信号線路１に対して第２の内側線路２ｂを挟んだ状態で信号線路１から所定距離を隔てて平行に設けられている。第２の外側線路３ｂは、第１の内側線路２ａ及び第２の内側線路２ｂと同様に、信号線路１の延在方向と同一な方向に延在する。
　第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端側に設けられる直線状の帯状導体である。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各一端に電気的に接続されている。第１の接地導体４ａは、一定幅、一定厚及び所定長さを有する長尺板状の導体である。
　第１の接地導体４ａは、同一方向に延在する第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに直交するように設けられている。すなわち、第１の接地導体４ａは、Ｙ軸方向に延在するように配置されている。第１の接地導体４ａは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。
　図２に示す例では、第１の接地導体４ａは、＋Ｙ方向における端部である一端が、第１の外側線路３ａの右側縁部と略同一位置となるように設定されている。図２に示す例では、第１の接地導体４ａは、－Ｙ方向における端部である他端が、第２の外側線路３ｂの左側縁部と略同一位置となるように設定されている。
　第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂの各他端側に設けられる直線状の帯状導体である。第２の接地導体４ｂは、第１の接地導体４ａと同様に一定幅、一定厚及び所定長さを有する長尺板状の導体である。
　第２の接地導体４ｂは、第１の接地導体４ａに対して平行に配置されており、第１の接地導体４ａと同様に、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂに直交するように設けられている。第２の接地導体４ｂは、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂから所定距離を隔てた下方に設けられている。
　第２の接地導体４ｂは、＋Ｙ方向における端部である一端が、第１の外側線路３ａの右側縁部と略同一位置となるように設定されている。第２の接地導体４ｂは、－Ｙ方向における端部である他端が、第２の外側線路３ｂの左側縁部と略同一位置となるように設定されている。図２では、第２の接地導体４ｂは、Ｙ軸方向における位置が第１の接地導体４ａと同一である。
　コンデンサ５は、信号線路１と第１の接地導体４ａ又は第２の接地導体４ｂとの間に設けられる。例えば、コンデンサ５は、上部電極が信号線路１に対して接続され、下部電極が第４の電子スイッチ７ｄに対して電気的に接続されている。例えば、コンデンサ５は、ＭＩＭ（Metal Insulator Metal）構造の薄膜のコンデンサである。なお、コンデンサ５は、平行平板型のコンデンサであってもよいし、櫛歯対向型のキャパシタ（インターデジタルキャパシタ）でもよい。
　複数の接続導体６は、少なくとも接続導体６ａ～６ｉを含む。接続導体６ａは、第１の内側線路２ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ａは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の内側線路２ａの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｂは、第２の内側線路２ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｂは、接続導体６ａと同様にＺ軸方向に延在する導体であり、一端（上端）が第２の内側線路２ｂの下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｃは、第１の外側線路３ａの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｃは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の外側線路３ａの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｄは、第１の外側線路３ａの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｄは、Ｚ軸方向に延在する導体であり、一端（上端）が第１の外側線路３ａの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　接続導体６ｅは、第２の外側線路３ｂの一端と第１の接地導体４ａとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｅは、Ｚ軸方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの一端における下面に接続し、他端（下端）が第１の接地導体４ａの上面に接続する。
　接続導体６ｆは、第２の外側線路３ｂの他端と第２の接地導体４ｂとを電気的かつ機械的に接続する導体である。例えば、接続導体６ｆは、Ｚ軸方向に延在する導体であり、一端（上端）が第２の外側線路３ｂの他端における下面に接続し、他端（下端）が第２の接地導体４ｂの上面に接続する。
　接続導体６ｇは、信号線路１の他端とコンデンサ５の上部電極とを電気的かつ機械的に接続する導体である。例えば、接続導体６ｇは、Ｚ軸方向に延在する導体であり、一端（上端）が信号線路１の他端における下面に接続し、他端（下端）がコンデンサ５の上部電極に接続する。
　第１の電子スイッチ７ａは、第１の内側線路２ａの他端と第２の接地導体４ｂとの間に接続される。第１の電子スイッチ７ａは、例えばＭＯＳ型ＦＥＴ（電界効果トランジスタ）であり、ドレイン端子が第１の内側線路２ａの他端に電気的に接続され、ソース端子が第２の接地導体４ｂに電気的に接続され、ゲート端子がスイッチ制御部８に電気的に接続されている。
　第１の電子スイッチ７ａは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。閉状態とは、ドレイン端子及びソース端子が導通している状態である。開状態とは、ドレイン端子及びソース端子が導通しておらず、電気的な接続が遮断している状態である。第１の電子スイッチ７ａは、スイッチ制御部８の制御によって、第１の内側線路２ａの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第２の電子スイッチ７ｂは、第２の内側線路２ｂの他端と第２の接地導体４ｂとの間に接続される。第２の電子スイッチ７ｂは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が第２の内側線路２ｂの他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。
　第２の電子スイッチ７ｂは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第２の電子スイッチ７ｂは、スイッチ制御部８の制御によって、第２の内側線路２ｂの他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第３の電子スイッチ７ｃは、信号線路１の他端と第２の接地導体４ｂとの間に接続される。第３の電子スイッチ７ｃは、例えばＭＯＳ型ＦＥＴであり、ドレイン端子が信号線路１の他端に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。なお、第３の電子スイッチ７ｃは、図２に示すように信号線路１の他端側に設けられているが、これに限定されず、信号線路１の一端側に設けられてもよい。
　第３の電子スイッチ７ｃは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第３の電子スイッチ７ｃは、スイッチ制御部８の制御によって、信号線路１の他端及び第２の接地導体４ｂを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　第４の電子スイッチ７ｄは、信号線路１の他端と第２の接地導体４ｂとの間において、コンデンサ５に対して直列に接続されるコンデンサ用電子スイッチである。第４の電子スイッチ７ｄは、例えばＭＯＳ型ＦＥＴである。第４の電子スイッチ７ｄは、図２に示すように、ドレイン端子がコンデンサ５の下部電極に接続され、ソース端子が第２の接地導体４ｂに接続され、ゲート端子がスイッチ制御部８に接続されている。
　第４の電子スイッチ７ｄは、スイッチ制御部８からゲート端子に入力されるゲート信号に基づいて閉状態又は開状態に制御される。第４の電子スイッチ７ｄは、スイッチ制御部８の制御によって、コンデンサ５の下部電極と第２の接地導体４ｂとを電気的に接続した導通状態又はその電気的な接続を遮断した遮断状態にする。
　スイッチ制御部８は、複数の電子スイッチ７である第１の電子スイッチ７ａ、第２の電子スイッチ７ｂ、第３の電子スイッチ７ｃ及び第４の電子スイッチ７ｄを制御する制御回路である。例えば、スイッチ制御部８は、４つの出力ポートを備えている。スイッチ制御部８は、各出力ポートから個別のゲート信号を出力して複数の電子スイッチ７の各ゲート端子に供給することにより複数の電子スイッチ７のそれぞれを個別に開状態又は閉状態に制御する。
　ここで、図２ではデジタル移相回路Ｂの機械的構造が解り易いようにデジタル移相回路Ｂを斜視した模式図を示しているが、実際のデジタル移相回路Ｂは、半導体製造技術を利用した多層構造物である。例えば、デジタル移相回路Ｂは、信号線路１、第１の内側線路２ａ、第２の内側線路２ｂ、第１の外側線路３ａ及び第２の外側線路３ｂが第１の導電層に形成されている。
　また、第１の接地導体４ａ及び第２の接地導体４ｂは、絶縁層を挟んで第１の導電層と対向する複数の第２の導電層に形成されている。第１の導電層に形成された構成要素と複数の第２の導電層に形成された構成要素とは、複数のビアホール（via hole）によって相互に接続される。また、複数の接続導体６は、絶縁層内に埋設されたビアホールに相当する。
　続いて、このように構成されたデジタル移相回路Ｂの動作について、図３及び図４を参照して説明する。デジタル移相回路Ｂは、動作モードとして以下に説明する高遅延モード及び低遅延モードを有する。すなわち、このデジタル移相回路Ｂは、スイッチ制御部８によって制御されることにより、高遅延モードまたは低遅延モードで動作する。
〔高遅延モード〕
　高遅延モードでは、高周波信号Ｓに第１の位相差を発生させるモードである。高遅延モードでは、図３に示すように、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが開状態に制御され、第４の電子スイッチ７ｄが閉状態に制御される。
　第１の電子スイッチ７ａが開状態に制御されることにより、第１の内側線路２ａの他端及び第２の接地導体４ｂの電気的な接続が遮断された状態となる。第２の電子スイッチ７ｂが開状態に制御されることにより、第２の内側線路２ｂの他端と多層構造の第２の接地導体４ｂとの間の接続が遮断された状態となる。第４の電子スイッチ７ｄが閉状態に制御されることにより、信号線路１の他端は、コンデンサ５を介して第２の接地導体４ｂに接続された状態となる。
　信号線路１に入力端（他端）から出力端（一端）に向かって高周波信号Ｓが伝搬すると、高周波信号Ｓ（高周波信号Ｓが伝搬する方向）とは逆方向である一端から他端に向かってリターン電流Ｒ１が流れる。すなわち、リターン電流Ｒ１は、＋Ｘ方向に流れる高周波信号Ｓとは逆方向である－Ｘ方向に向かって流れる電流である。高遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが開状態であるため、リターン電流Ｒ１は、主として、図３に示すように、第１の外側線路３ａ及び第２の外側線路３ｂを－Ｘ方向に流れる。
　高遅延モードでは、リターン電流Ｒ１が第１の外側線路３ａ及び第２の外側線路３ｂを流れるため、低遅延モードと比較して、インダクタンス値Ｌが高い。また、第４の電子スイッチ７ｄが閉状態であるため、コンデンサ５が機能している。そのため、高遅延モードでは、低遅延モードよりも高い遅延量を得ることができる。
〔低遅延モード〕
　低遅延モードでは、高周波信号Ｓに第１の位相差よりも小さい第２の位相差を発生させるモードである。低遅延モードでは、図４に示すように、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが閉状態に制御され、第４の電子スイッチ７ｄが開状態に制御される。
　第１の電子スイッチ７ａが閉状態に制御されることにより、第１の内側線路２ａの他端及び第２の接地導体４ｂが電気的に接続された状態となる。第２の電子スイッチ７ｂが閉状態に制御されることにより、第２の内側線路２ｂの他端及び第２の接地導体４ｂが電気的に接続された状態となる。
　低遅延モードでは、第１の電子スイッチ７ａ及び第２の電子スイッチ７ｂが閉状態であるため、リターン電流Ｒ２は、主として、図４に示すように、第１の内側線路２ａ及び第２の内側線路２ｂを－Ｘ方向に流れる。低遅延モードでは、リターン電流Ｒ２が第１の内側線路２ａ及び第２の内側線路２ｂを流れるため、高遅延モードと比較して、インダクタンス値Ｌが低い。また、第４の電子スイッチ７ｄが開状態であるため、コンデンサ５は機能していない。そのため、高遅延モードと比較して、静電容量値Ｃが小さい。そのため、低遅延モードでの遅延量は、高遅延モードでの遅延量よりも低くなる。
　続いて、第１実施形態に係るデジタル移相器Ａ１の特徴的な作用効果について、図１を参照して説明する。
　このデジタル移相器Ａ１では、上述したように前列（第１列）と後列（第２列）との間に設けられた接地パターンＤが一対の追加線路Ｅ１，Ｅ２によって前列（第１列）及び後列（第２列）に対して１点で接続されている。
　また、この１点は、前列（第１列）については最後段に位置する第ｉ－１のデジタル移相回路Ｂｉ－１における第１の外側線路３ａの一端であり、後列（第２列）については最後段に位置する第ｎのデジタル移相回路Ｂｎにおける第１の外側線路３ａの一端である。すなわち、前列（第１列）における接地パターンＤとの接続点（第１接続点）と後列（第２列）における接地パターンＤとの接続点（第２接続点）とは、図１に示すように、矩形状の接地パターンＤにおける一方の対角線の近傍部位に位置する。すなわち、第１接続点と第２接続点とは、矩形状の接地パターンＤにおける一対の対角線のうち一方の対角線の両端の近傍部位に位置する。これら第１接続点と第２接続点とは、接地パターンＤにおいて最も離れた位置に相当する。
　このようなデジタル移相器Ａ１によれば、接地パターンＤが第１接続点及び第２接続点によって前列（第１列）及び後列（第２列）に１点で各々接続されるとともに、第１接続点と第２接続点とが離間しているので、接地パターンＤを前列（第１列）と後列（第２列）とに接続することに起因する第１～第ｉ－１のデジタル移相回路Ｂ１～Ｂi－１及び第ｉ＋１～第ｎのデジタル移相回路Ｂｉ＋１～Ｂｎの移相量の減少を抑制することが可能である。
〔第２実施形態〕
　次に、本発明の第２実施形態について図５を参照して説明する。
　第１実施形態に係るデジタル移相器Ａ１は前列（第１列）と後列（第２列）との間つまり前列（第１列）の内側に接地パターンＤを備えるが、第２実施形態に係るデジタル移相器Ａ２は、図示するように前列（第１列）の外側に接地パターンＤａを備える。
　また、このデジタル移相器Ａ２は、前列（第１列）と接地パターンＤａとを１点で接続する追加線路Ｅ３を備える。この追加線路Ｅ３は、図示するように、第１のデジタル移相回路Ｂ１における第２の外側線路３ｂの他端近傍部位、つまり前列（第１列）の前端と接地パターンＤａとを１点かつ最短距離で接続する略帯状の導体である。
　このようなデジタル移相器Ａ２によれば、追加線路Ｅ３によって前列（第１列）と接地パターンＤａとを１点で接続するので、接地パターンＤａを接続することに起因する移相特性への影響を最小限に抑えることが可能である。すなわち、第２実施形態によれば、接地パターンＤａの接続に起因するデジタル移相回路の移相量の減少を抑制することが可能なデジタル移相器Ａ２を提供することが可能である。
　なお、第１実施形態に係るデジタル移相器Ａ１及び第２実施形態に係るデジタル移相器Ａ２は、多列構造の一例として列数が２つの二列構造を備える。しかしながら、本発明はこれに限定されるものではなく、列数が３以上つまり三列以上の構造を備えるデジタル移相器にも適用可能である。
　Ａ１，Ａ２…デジタル移相器、Ｂ，Ｂ１～Ｂｎ…デジタル移相回路、Ｃ１，Ｃ２…接続回路、Ｄ，Ｄａ…接地パターン、Ｅ１，Ｅ２，Ｅ３…追加線路、１…信号線路、２…内側線路、２ａ…第１の内側線路、２ｂ…第２の内側線路、３…外側線路、３ａ…第１の外側線路、３ｂ…第２の外側線路、４…接地導体、４ａ…第１の接地導体、４ｂ…第２の接地導体、５…コンデンサ、６…接続導体、７…電子スイッチ、７ａ…第１の電子スイッチ、７ｂ…第２の電子スイッチ、７ｃ…第３の電子スイッチ、７ｄ…第４の電子スイッチ（コンデンサ用電子スイッチ）、８…スイッチ制御部

Claims (7)

  1. 　信号線路、当該信号線路の両側に設けられた一対の内側線路、当該内側線路の外側に各々設けられた一対の外側線路、前記内側線路及び前記外側線路の各一端に接続された第１の接地導体、前記外側線路の各他端に接続された第２の接地導体、前記内側線路の各他端と前記第２の接地導体との間に各々設けられる一対の電子スイッチを少なくとも備えた複数のデジタル移相回路が縦続接続されてなるデジタル移相器であって、
    　前記複数のデジタル移相回路は、所定の接続回路を介して接続されることにより前列と後列とからなる多列構造を備えるとともに、前列と後列は隣り合っており、前記前列の前記外側線路が所定の接地パターンと接続される構造を備え、
    　前記接地パターンは、前記前列と１点で接続されるデジタル移相器。
  2. 　前記接地パターンは、前記前列の前端と接続される請求項１に記載のデジタル移相器。
  3. 　前記接地パターンは隣り合う前記前列と前記後列に挟まれた領域にあり、前記接地パターンは、前記前列の後端と１点で接続される請求項１に記載のデジタル移相器。
  4. 　前記デジタル移相回路は、複数の導電層によって構成され、
    　前記接地パターンは、前記複数の導電層のいずれか一層である請求項１～３のいずれか一項に記載のデジタル移相器。
  5. 　前記デジタル移相回路は、複数の導電層によって構成され、
    　前記接地パターンは、前記複数の導電層とは異なる導電層である請求項１～３のいずれか一項に記載のデジタル移相器。
  6. 　前記デジタル移相回路は、上部電極が前記信号線路に接続され、下部電極が前記第１の接地導体及び前記第２の接地導体の少なくとも一方に接続されるコンデンサを備える請求項１～５のいずれか一項に記載のデジタル移相器。
  7. 　前記デジタル移相回路は、前記コンデンサの下部電極と前記第１の接地導体及び前記第２の接地導体の少なくとも一方との間にコンデンサ用電子スイッチをさらに備える請求項６に記載のデジタル移相器。
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