JP2009212330A - 半導体装置の製造方法、電気光学装置の製造方法 - Google Patents
半導体装置の製造方法、電気光学装置の製造方法 Download PDFInfo
- Publication number
- JP2009212330A JP2009212330A JP2008054465A JP2008054465A JP2009212330A JP 2009212330 A JP2009212330 A JP 2009212330A JP 2008054465 A JP2008054465 A JP 2008054465A JP 2008054465 A JP2008054465 A JP 2008054465A JP 2009212330 A JP2009212330 A JP 2009212330A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- cvd apparatus
- tft
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Chemical Vapour Deposition (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
【課題】CVD装置を用いてジシランガスで基板上に半導体膜を成膜する際、工程数を増やすことなく、各結晶粒のグレインサイズが略均一となるととともに、各結晶粒の平均グレインサイズが適切な大きさとなるよう半導体膜を形成することができることにより、表示不良の少ない信頼性の高いトランジスタを製造できる半導体装置の製造方法を提供する。
【解決手段】基板を、CVD装置内に導入して、ヒータ上に載置するステップS1と、ヒータを、600℃〜630℃に加熱することによって基板を設定された成膜温度まで加熱するステップS2と、CVD装置内に、ジシランガスを10sccm〜30sccmの流量で導入して、基板上に、a−si膜を成膜するステップS3とを具備することを特徴とする。
【選択図】図6
【解決手段】基板を、CVD装置内に導入して、ヒータ上に載置するステップS1と、ヒータを、600℃〜630℃に加熱することによって基板を設定された成膜温度まで加熱するステップS2と、CVD装置内に、ジシランガスを10sccm〜30sccmの流量で導入して、基板上に、a−si膜を成膜するステップS3とを具備することを特徴とする。
【選択図】図6
Description
本発明は、基板上にトランジスタを構成する半導体膜をCVD装置で成膜する半導体装置の製造方法、電気光学装置の製造方法に関する。
周知のように、半導体装置、例えば電気光学装置、より具体的には、液晶装置は、ガラス基板、石英基板等からなる2枚の基板間に液晶が挟持されて構成されており、一方の基板に、例えば複数の薄膜トランジスタ(Thin Film Transistor、以下、TFTと称す)等のスイッチング素子及び画素電極をマトリクス状に配置し、他方の基板に対向電極を配置して、両基板間に挟持した液晶層の光学特性を画像信号に応じて変化させることで、画像表示を可能としている。
即ち、TFT等のスイッチング素子によってマトリクス状に配列された複数の画素電極に画像信号を供給し、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。これにより、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
TFTは、ゲート電極と、半導体膜である結晶化シリコン膜(以下、ポリシリコン(p−si)膜と称す)から構成された半導体層と、ゲート電極と半導体層とを絶縁するゲート絶縁膜とから主要部が構成されている。
また、半導体層は、ゲート電極からの電界によりチャネルが形成されるチャネル領域と、低濃度ソース領域と、低濃度ドレイン領域と、高濃度ソース領域と、高濃度ドレイン領域とを備えた既知のLDD(Lightly doped drain)構造を有している。
TFTは、走査線を介してゲート電極に走査信号を供給することによりオン状態となる。その後、TFTの低濃度及び高濃度ソース領域にデータ線を介して画像信号が供給されることにより、オン状態となったTFTを介して画像信号が画素電極に供給され、画像表示が行われるようになっている。
TFTが配置された素子基板は、TFT、走査線、データ線、容量線、画素電極等や、これらの間を絶縁する多くの層間絶縁膜からなる複数の層から構成されている。これらの各種膜は、減圧CVDやスパッタリング等を用いた成膜と、熱処理を繰り返しながら、素子基板に積層されている。
ここで、LDD構造を有するTFTの製造方法について簡単に説明すると、先ず、例えばガラス基板上に成膜されたシリコン酸化膜等からなる下地絶縁膜上に、非晶質な半導体膜であるアモルファスシリコン(a−Si)膜が、例えば枚葉式の減圧CVD装置によって成膜される。尚、枚葉式の減圧CVD装置を用いることにより、縦型炉のCVD装置を用いるよりも速くa−si膜を成膜することができる。
その後、a−Si膜が、例えば既知の固相成長法により、低温長時間、例えば、550〜700℃、1〜10時間の熱処理により結晶化されて、p−Si膜が得られる。次いで、p−Si膜が所定の形状にパターニングされ、該パターニングされたp−Si膜上に、ゲート絶縁膜が成膜される。
最後に、パターニングされたp−si膜のチャネル領域となる領域、ソース領域となる領域、ドレイン領域となる領域に、それぞれ既知の手法により不純物イオンが注入されることにより、LDD構造を有するTFTが製造される。
ところで、p−si膜を構成する多結晶の各粒径(以下、グレインサイズと称す)は、TFTの特性に大きく影響することから、高性能なTFTを製造するには、各結晶粒のグレインサイズが大きくなるよう、p−si膜を成膜することが望ましい。尚、グレインサイズは、各結晶の直径を指している。
これは、多結晶の場合、結晶間は、欠陥箇所となり、電子が通過し難いことから、p−si膜を構成する各結晶粒のグレインサイズが大きい程、電子の移動度が高くなり、TFT特性が向上するためである。言い換えれば、各結晶粒のグレインサイズが小さすぎると、電子の移動度が低下して、TFT特性が低下するためである。
また、p−si膜の各結晶粒のグレインサイズを大きくする手法としては、枚葉式の減圧CVDを用いたa−si膜の成膜の際、成膜ガスに、ジシラン(Si2H6)ガスを用いる手法が周知である。ジシランガスを用いれば、容易に、p−si膜の各結晶粒のグレインサイズを大きくすることができることが分かっている。また、枚葉式の減圧CVD装置を用いることにより、縦型炉のCVD装置を用いるよりも、効率良くa−si膜を成膜することができる。
しかしながら、ジシランガスを用いてa−si膜を成膜した後、結晶化させてp−si膜を形成すると、p−si膜の面内において、各結晶粒のグレインサイズがばらついてしまい、その結果、TFT特性がばらついてTFTの信頼性低下し、液晶装置の表示に悪影響を及ぼすといった問題があった。尚、各結晶粒のグレインサイズがばらつくと、各結晶粒の平均グレインサイズが大きくなってしまうことも分かっている。
具体的には、図16に、ジシランガスを用いて成膜したp−si膜の各結晶粒のグレインサイズの一例を示す平面図と、図17に、図16の領域Aを半導体層とした場合のTFTのI−V曲線及び図16の領域Bを半導体層とした場合のTFTのI−V曲線を示すが、図16に示すように、成膜後のp−si膜において、領域Aにおいては、各結晶粒350のグレインサイズが大きいのに対し、領域Bにおいては、各結晶粒350のグレインサイズが領域Aの各結晶粒350よりも小さいことが分かる。さらに、領域Bの方が領域Aよりも、グレインサイズが小さい分、結晶粒350の数が多いことが分かる。
よって、領域Aを所定の大きさにパターニングして形成した第1のTFTと、領域Bを所定の大きさにパターニングして形成した第2のTFTとでは、図17の曲線a、bに示すように、TFT特性が異なってしまい、具体的には、電圧Vg=0Vの際、第2のTFTは、曲線bに示すように電流(I)が殆ど流れずにオフ状態となるが、第1のTFTには、曲線aに示すように多量の電流(I)が流れてしまい、オン状態となってしまう。
このことから、第1のTFTを第1の画素用のTFTとし、第2のTFTを、第1の画素に隣り合う第2の画素用のTFTとした場合、同じ電圧を付与しているにも関わらず、隣り合う画素同士で、片方は光が透過してしまうことから、輝点表示不良が発生してしまうといった問題があった。
さらに、素子基板を、該素子基板が複数構成される既知の大板基板で複数形成する場合においては、素子基板毎に、TFT特性が変化してしまい、素子基板の製造信頼性が低下するといった問題もあった。
尚、ジシランガスを用いた場合であっても、p−si膜を構成する各結晶粒の平均グレインサイズを小さく形成すれば、各結晶粒のグレインサイズのばらつきはなくなるが、この場合、上述したように、各結晶粒のグレインサイズが小さすぎると、電子の移動度が低下して、TFT特性が低下してしまうといった問題があった。
ここで、p−si膜の各結晶粒のグレインサイズを大きくする他の手法としては、減圧CVDを用いたa−si膜の成膜の際、成膜ガスに、モノシラン(SiH4)ガスを用いる手法も周知である。
モノシランガスを用いてp−si膜を成膜すると、各結晶粒のグレインサイズは、ジシランガスを用いた場合よりは小さくなるが、各結晶粒のグレインサイズを均一に形成することができることが分かっている。即ち、各結晶粒の平均グレインサイズを、各結晶粒のグレインサイズがばらつかない、適切な大きさにすることができることが分かっている。
ところが、モノシランガスは、成膜の際の温度依存性が高いことから、成膜の際、a−−si膜を成膜する基板を加熱するヒータの温度分布が、結晶後のp−si膜の膜厚に影響してしまい、面内において、均一な膜厚にp−si膜を成膜することができないため、使用し難いといった問題があった。
よって、ジシランガスを用いても、p−si膜の各結晶粒の平均グレインサイズを、基板の面内において大き過ぎず小さすぎない適切な大きさ、具体的には、モノシランガスを用いた場合と略同等の大きさに形成することができるとともに、各結晶粒を略均一な大きさに形成することのできる技術が望まれていた。
このような問題に鑑み、特許文献1には、ガラス基板上にp−si膜を成膜するに先立って、ガラス基板上に、10nm以下の膜厚を有するSiOx(0<x≦2)の粒子状生成物を成膜した後、SiOxの粒子状生成物を核として、SiOxの粒子状生成物上にp−si膜を成膜することにより、p−si膜の各結晶粒のグレインサイズが略均一となるよう、SiOxの粒子状生成物の密度によって各結晶粒のグレインサイズをコントロールして成膜する技術が開示されている。
特開平5−275335号公報
しかしながら、特許文献1に開示された技術においては、p−si膜下に、SiOxの粒子状生成物を、10nm以下の膜厚に成膜する工程を別途必要とすることから、大変煩雑である他、製造コストが増大してしまうといった問題があった。
また、液晶装置における表示領域の開口率アップのため、即ち、画素領域となる光の透過領域アップのため、TFTが配置される非開口領域の縮小化に伴うTFTの小型化を図ると、TFTが小型化された分、p−si膜の各結晶粒のグレインサイズも従来よりも小さくする必要があるが、各結晶粒のグレインサイズを小さくする場合においても、p−si膜の面内において、特に各結晶粒のグレインサイズが略均一となるようp−si膜を成膜する必要が生じる。
これは、TFTを小さく形成することによって限られたp−si膜の面内において、各結晶粒のグレインサイズのバラツキによってグレインサイズの大きな領域が形成されてしまうと、TFT特性が画素毎に極端に変化してしまうことにより表示不良が発生するためである。
以上から、ジシランガスを用いてp−si膜を成膜する際、工程数を増やすことなく、p−si膜の各結晶粒のグレインサイズが略均一となるとともに、各結晶粒の平均グレインサイズが、適切なサイズ、具体的には、モノシランガスを用いて成膜した場合と略同等となるように、コントロールすることができる手法が望まれていた。
本発明は上記問題点に着目してなされたものであり、CVD装置を用いてジシランガスで基板上に半導体膜を成膜する際、工程数を増やすことなく、各結晶粒のグレインサイズが略均一となるととともに、各結晶粒の平均グレインサイズが適切な大きさとなるよう半導体膜を形成することができることにより、表示不良の少ない信頼性の高いトランジスタを製造できる半導体装置の製造方法、電気光学装置の製造方法を提供することを目的とする。
上記目的を達成するために本発明に係る半導体装置の製造方法は、基板上にトランジスタを構成する半導体膜をCVD装置で成膜する半導体装置の製造方法であって、前記基板を、前記CVD装置内に導入して、ヒータ上に載置する載置工程と、前記ヒータを、600℃〜630℃に加熱することによって前記基板を設定された成膜温度まで加熱する加熱工程と、前記CVD装置内に、ジシランガスを10sccm〜30sccmの流量で導入して、前記基板上に、非晶質の前記半導体膜を成膜する成膜工程と、を具備することを特徴とする。
本発明によれば、CVD装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、ヒータを、600℃〜630℃に加熱することによって基板を設定された成膜温度まで加熱するとともに、CVD装置内にジシランガスを10sccm〜30sccmの流量で導入して、基板上に非晶質の半導体膜を成膜することにより、工程数を増やすことなく、非晶質の半導体膜を結晶化させた後、半導体膜の面内において、各結晶粒が略均一なグレインサイズを有するとともに、適切な大きさのグレインサイズを有する半導体膜を成膜することができることから、表示不良の少ない信頼性の高いトランジスタを製造できるといった効果を有する。
また、前記CVD装置は、枚葉式の減圧CVD装置であることを特徴とする。
本発明によれば、枚葉式の減圧CVD装置を用いて、基板上にトランジスタを構成する半導体膜を成膜することにより、効率良く、半導体膜の面内において、各結晶粒が略均一なグレインサイズを有するとともに、適切な大きさのグレインサイズを有する半導体膜を形成することができるといった効果を有する。
さらに、前記成膜工程後、非晶質の前記半導体膜を結晶化させる結晶化工程をさらに具備し、前記成膜工程において、ヒータを600℃〜630℃に加熱するとともに、ジシランガスを、10sccm〜30sccmの流量で導入することにより、前記結晶化工程後、前記半導体膜を構成する結晶の平均粒径を、直径0.2μm〜0.6μmに調整することを特徴とする。
本発明によれば、CVD装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、ヒータを、600℃〜630℃に加熱することによって基板を設定された成膜温度まで加熱するとともに、CVD装置内にジシランガスを10sccm〜30sccmの流量で導入して、基板上に非晶質の半導体膜を成膜することにより、工程数を増やすことなく、結晶化工程後、半導体膜の面内において、半導体膜を構成する各結晶の平均グレインサイズが適切な大きさである直径0.2μm〜0.6μmとなる各結晶粒が略均一なグレインサイズを有する半導体膜を成膜することができることから、表示不良の少ない信頼性の高いトランジスタを製造できるといった効果を有する。
本発明に係る電気光学装置の製造方法は、請求項1〜3のいずれかに記載の半導体装置の製造方法を、電気光学装置に用いる基板上に前記半導体膜を成膜する工程に用いることを特徴とする。
本発明によれば、CVD装置を用いて、電気光学装置に用いる基板上にトランジスタを構成する半導体膜を成膜する際、ヒータを、600℃〜630℃に加熱することによって基板を設定された成膜温度まで加熱するとともに、CVD装置内にジシランガスを10sccm〜30sccmの流量で導入して、基板上に非晶質の半導体膜を成膜することにより、工程数を増やすことなく、非晶質の半導体膜を結晶化させた後、半導体膜の面内において、各結晶粒が略均一なグレインサイズを有するとともに、適切な大きさのグレインサイズを有する半導体膜を成膜することができることから、表示不良の少ない信頼性の高いトランジスタを製造できるといった効果を有する。
以下、図面を参照にして本発明の実施の形態を説明する。尚、以下に示す実施の形態において半導体装置は、電気光学装置、より具体的には、液晶装置を例に挙げて説明する。また、液晶装置に用いる一対の基板の内、一方の基板は、素子基板(以下、TFT基板と称す)を、また他方の基板は、TFT基板に対向する対向基板を例に挙げて説明する。
先ず、本実施の形態の製造方法によって製造される液晶装置の全体の構成について説明する。図1は、本実施の形態の製造方法によって製造される液晶装置の平面図、図2は、図1中のII−II線に沿って切断した液晶装置の断面図、図3は、一つの画素に着目した図1の液晶装置の模式的断面図である。
図1、図2に示すように、液晶装置100は、例えば、石英基板、ガラス基板、シリコン基板を用いたTFT基板10と、該TFT基板10に対向配置される、例えばガラス基板や石英基板を用いた対向基板20との間の内部空間に、液晶50が介在されて構成される。対向配置されたTFT基板10と対向基板20とは、シール材52によって貼り合わされている。
TFT基板10の基板上の液晶50と接する面側に、液晶装置100の表示領域40を構成するTFT基板10の表示領域10hが構成されている。また、表示領域10hに、画素を構成する画素電極(ITO)9aがマトリクス状に配置されている。
また、対向基板20の基板上の全面に、対向電極(ITO)21が設けられており、対向電極21のTFT基板10の表示領域10hに対向する位置の液晶50と接する面側に、液晶装置100の表示領域40を構成する対向基板20の表示領域20hが構成されている。
TFT基板10の画素電極9a上に、ラビング処理が施された配向膜16が設けられており、また、対向基板20上の全面に渡って形成された対向電極21上にも、ラビング処理が施された配向膜26が設けられている。各配向膜16,26は、例えばポリイミド膜等の透明な有機膜からなる。
また、TFT基板10の画素領域においては、複数本の走査線11a(図3参照)と複数本のデータ線6a(図3参照)とが交差するように配線され、走査線11aとデータ線6aとで区画された領域に画素電極9aがマトリクス状に配置される。そして、走査線11aとデータ線6aとの各交差部分に対応してトランジスタであるTFT30が設けられ、このTFT30毎に画素電極9aが電気的に接続されている。
TFT30は走査線11aのON信号によってオンとなり、これにより、データ線6aに供給された画像信号が画素電極9aに供給される。この画素電極9aと対向基板20に設けられた対向電極21との間の電圧が液晶50に印加される。
対向基板20に、TFT基板10の表示領域10h及び対向基板20の表示領域20hの外周を、画素領域において規定し区画することにより、表示領域を規定する額縁としての遮光膜53が設けられている。
液晶50がTFT基板10と対向基板20との間の空間に、既知の液晶注入方式で注入される場合、シール材52は、シール材52の1辺の一部において欠落して塗布されている。
シール材52の欠落した箇所は、該欠落した箇所から貼り合わされたTFT基板10及び対向基板20との間に液晶50を注入するための液晶注入口108を構成している。液晶注入口108は、液晶注入後、封止材109で封止される。
シール材52の外側の領域に、TFT基板10のデータ線6aに画像信号を所定のタイミングで供給して該データ線6aを駆動するドライバであるデータ線駆動回路101及び外部回路との接続のための外部接続端子102が、TFT基板10の一辺に沿って設けられている。
この一辺に隣接する二辺に沿って、TFT基板10の走査線11a及びゲート電極3aに、走査信号を所定のタイミングで供給することにより、ゲート電極3aを駆動するドライバである走査線駆動回路103,104が設けられている。走査線駆動回路103,104は、シール材52の内側の遮光膜53に対向する位置において、TFT基板10上に形成されている。
また、TFT基板10上に、データ線駆動回路101、走査線駆動回路103,104、外部接続端子102及び上下導通端子107を接続する配線105が、遮光膜53の3辺に対向して設けられている。
上下導通端子107は、シール材52のコーナー部の4箇所のTFT基板10上に形成されている。そして、TFT基板10と対向基板20相互間に、下端が上下導通端子107に接触し上端が対向電極21に接触する上下導通材106が設けられており、該上下導通材106によって、TFT基板10と対向基板20との間で電気的な導通がとられている。
また、図3に示すように、石英基板、ガラス基板、シリコン基板等のTFT基板10上に、TFT30や画素電極9aの他、これらを含む各種の構成が積層構造をなして備えられている。尚、この積層構造、及び積層された各層の機能は周知であるため、概略的に説明する。
この積層構造は、下から順に、走査線11aを含む第1層(成膜層)、ゲート電極3aを具備するTFT30等を含む第2層、蓄積容量70を含む第3層、データ線6a等を含む第4層、シールド層400等を含む第5層、画素電極9a及び配向膜16等を含む第6層(最上層)からなる。
また、第1層及び第2層間に下地層である下地絶縁膜12が設けられ、第2層及び第3層間に第1層間絶縁膜41が設けられ、第3層及び第4層間に第2層間絶縁膜42が設けられ、第4層及び第5層間に第3層間絶縁膜43が設けられ、第5層及び第6層間に第4層間絶縁膜44が設けられており、前述の各要素間が短絡することを防止している。
第1層に、例えば、タングステンシリサイドからなる走査線11aが、平面形状がストライプ状となるようパターニングされて成膜されている。また、走査線11aは、TFT30に下側から入射しようとする光を遮る遮光機能をも有している。走査線11a上に、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜12が、例えば、常圧または減圧CVD法等により成膜されている。
第2層に、ゲート電極3aを含むTFT30が設けられている。尚、TFT30は、n型のトランジスタであれば、画素電極9aがマトリクス状に配置されたTFT基板10の画素領域に配置され、p型のトランジスタであれば、画素領域の周辺領域に配置される。
TFT30は、LDD(Lightly Doped Drain)構造を有しており、半導体膜、例えばp−si膜等の結晶化シリコン膜からなる半導体層1と、ゲート電極3aと、ゲート電極3aと半導体層1とを絶縁するゲート絶縁膜2とから主要部が構成されている。
半導体層1は、ゲート電極3aからの電界によりチャネルが形成されるチャネル領域1aと、低濃度ソース領域1bと、低濃度ドレイン領域1cと、高濃度ソース領域1dと、高濃度ドレイン領域1eとを備えている。そして、この第2層に、上述のゲート電極3aと同一膜として中継電極719が形成されている。
下地絶縁膜12に、平面的にみて半導体層1の両脇に、データ線6aに沿って延びる半導体層1のチャネル長と同じ幅の溝(コンタクトホール)12cvが掘られている。該コンタクトホール12cvにより、同一行の走査線11aとゲート電極3aとは、同電位となる。
第3層に、容量部である蓄積容量70が設けられている。蓄積容量70は、TFT30の高濃度ドレイン領域1e及び画素電極9aに電気的に接続された下部電極71と、容量電極300とが、容量となる誘電体膜75を介して対向配置されることにより形成されている。
TFT30ないしゲート電極3a及び中継電極719の上、かつ、蓄積容量70の下に、例えば、窒化シリコン膜や酸化シリコン膜等からなる第1層間絶縁膜41が形成されている。
第1層間絶縁膜41に、TFT30の高濃度ソース領域1dとデータ線6aとを電気的に接続するために介在されるコンタクトホール81が、第2層間絶縁膜42を貫通しつつ開孔されている。
また、第1層間絶縁膜41に、TFT30の高濃度ドレイン領域1eと蓄積容量70を構成する下部電極71とを電気的に接続するために介在されるコンタクトホール83が開孔されている。
さらに、この第1層間絶縁膜41に、下部電極71と中継電極719とを電気的に接続するために介在されるコンタクトホール881が開孔されている。更に加えて、第1層間絶縁膜41に、中継電極719と第2中継層61とを電気的に接続するために介在されるコンタクトホール882が、第2層間絶縁膜42を貫通しつつ開孔されている。
第4層に、データ線6aが設けられている。このデータ線6aは、下層より順に、アルミニウム層41A、窒化チタン層41TN、窒化シリコン膜層401の三層構造を有する膜として形成されている。
また、この第4層に、データ線6aと同一膜として、シールド層用中継層60及び第2中継層61が形成されている。また、第2層間絶縁膜42に、シールド層用中継層60と容量電極300とを電気的に接続するために介在されるコンタクトホール801が開孔されている。
第5層に、シールド層400が形成されている。また、第5層に、このようなシールド層400と同一膜として、中継層としての第3中継電極402が形成されている。
第3層間絶縁膜43に、シールド層400とシールド層用中継層60とを電気的に接続するために介在されるコンタクトホール803、及び、第3中継電極402と第2中継層61とを電気的に接続するために介在されるコンタクトホール804がそれぞれ開孔されている。
第6層に、上述したように画素電極9aがマトリクス状に形成され、該画素電極9a上に配向膜16が形成されている。そして、この画素電極9a下に、第4層間絶縁膜44が形成されている。また、第4層間絶縁膜44に、画素電極9a及び第3中継電極402間を電気的に接続するために介在されたコンタクトホール89が開孔されている。
尚、上述した液晶装置の構成は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。
次に、図3のTFT30の半導体層1を構成するp−si膜を形成する際用いられるCVD装置について、図4、図5を用いて説明する。図4は、a−si膜を成膜するCVD装置の構成の概略を示す部分断面図、図5は、図4のCVD装置のヒータ上に載置された大板基板を示す平面図である。
図4に示すように、a−si膜1’を成膜するCVD装置200は、既知の枚葉式の減圧CVD装置であり、ステージに載置された基板10’を、a−si膜1’の成膜温度まで加熱するヒータ210と、該ヒータ210のステージに載置された基板10’に対して、a−si膜1’を成膜する際用いられるジシランガスGを、CVD装置200の内部200iに導入するシャワープレート220とにより主要部が構成されている。
尚、図5に示すように、基板10’は、上述したTFT基板10が複数構成される、石英、ガラス等から構成された大板基板から構成されていても構わないし、上述したTFT基板10が1つ構成される、石英、ガラス等から構成された基板から構成されていても構わない。
次に、このように構成されたCVD装置200を用いた本実施の形態の液晶装置の製造方法、具体的には、上述した半導体層1を構成するp−si膜の製造方法について、図6〜図15を用いて説明する。
図6は、本実施の形態を示すp−si膜の製造工程を示すフローチャート、図7は、図4のCVD装置を用いて基板にa−si膜を成膜する際におけるヒータ温度600℃の際のジシランガスの流量と、結晶化されたp−si膜を構成する各結晶粒の平均グレインサイズとの関係を示すグラフ、図8は、図4のCVD装置を用いて基板にa−si膜を成膜する際におけるジシランガスの流量20sccmの際のヒータの温度と、結晶化されたp−si膜を構成する各結晶粒の平均グレインサイズとの関係を示すグラフである。
また、図9は、図4のCVD装置を用いて、ジシランガスの流量、100sccm、ヒータの温度600℃でa−si膜を成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図、図10は、図4のCVD装置を用いて、ジシランガスの流量、20sccm、ヒータの温度600℃でa−si膜を成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図、図11は、図4のCVD装置を用いて、モノシランガスの流量、300sccm、ヒータの温度600℃でa−si膜を成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図である。
さらに、図12は、図4のCVD装置を用いて、ジシランガスの流量、20sccm、ヒータの温度610℃でa−si膜を成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図、図13は、図4のCVD装置を用いて、ジシランガスの流量、20sccm、ヒータの温度620℃でa−si膜を成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図である。
また、図14は、図4のCVD装置を用いて、ジシランガスの流量、20sccm、ヒータの温度630℃でa−si膜を成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図、図15は、図4のCVD装置を用いて、ジシランガスの流量、20sccm、ヒータの温度640℃でa−si膜を成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図である。
尚、液晶装置100の製造方法において、半導体層1を構成するp−si膜以外の製造方法は、周知であるため、その説明は省略する。
先ず、図6のステップS1において、図4に示すように、CVD装置200の内部200iのヒータ210のステージに、図5に示す基板10’を載置する載置工程を行う。
次いで、ステップS2において、ヒータ210を、600℃〜630℃まで加熱することにより、基板10’を、成膜温度、具体的には、基板表面が600℃〜630℃よりも10℃〜20℃低い温度となるまで加熱する加熱工程を行う。
尚、ヒータ210を、600℃〜630℃まで加熱するのは、図8、図10、図12〜図14に示すように、CVD装置200を用いてa−si膜1’を、ジシランガスGの流量を、20sccm(cc/min)の条件にて成膜した後、a−si膜1’をp−si膜に結晶化させた際のp−si膜を構成する各結晶粒350の平均グレインサイズRが、ヒータの温度が600℃〜630℃であると、図11に示すように、モノシランガスを用いて、流量300sccm、ヒータ温度600℃で成膜した際の、p−si膜を構成する各結晶粒350の平均グレインサイズR=0.2〜0.6μmに略一致するよう成膜条件を調整することができるためである。尚、p−si膜を構成する各結晶粒350の平均グレインサイズRは、より具体的には、0.4μm程度が好ましい。
また、p−si膜の各結晶粒350の平均グレインサイズRを、モノシランガスを用いてp−si膜を形成した場合における各結晶粒350の平均グレインサイズRに一致させるのは、上述したように、モノシランガスを用いてa−si膜1’を形成した後、結晶化させてp−si膜を形成すると、p−si膜を構成する各結晶粒350のグレインサイズが略均一となることが分かっているためである。
さらに、p−si膜の各結晶粒350の平均グレインサイズRを、0.2〜0.6μmとするのは、図8に示すように、ヒータ210の加熱温度が600℃以下であると、p−si膜を構成する各結晶粒の平均グレインサイズRが、0.8μm以上となってしまい、各結晶粒のグレインサイズがばらついて、上述したように、画素毎やTFT基板10毎にTFT特性が変化し、TFT30の信頼性が低下するといった問題がある他、図8、図15に示すように、ヒータ210の加熱温度が630℃以上であると、p−si膜を構成する各結晶粒の平均グレインサイズRが、0.2μm以下となってしまい、各結晶粒のグレインサイズが小さくなりすぎて、上述したように、TFT特性が低下してしまうといった問題があるためである。
図6に戻って、ヒータ210を、600℃〜630℃まで加熱した後、ステップS3において、CVD装置200の内部200iに、ジシランガスGを、シャワープレート220を介して、10sccm〜30sccmの流量で導入することにより、基板10’に、a−si膜1’を成膜する成膜工程を行う。尚、a−si膜1’の膜厚は、ジシランガスGの導入時間によって決定される。
また、ジシランガスGの流量を、10sccm〜30sccmとしたのは、図7に示すように、CVD装置200を用いてa−si膜1’を、ヒータ210の温度を、600℃に固定した条件で成膜した後、a−si膜1’をp−si膜に結晶化させた際のp−si膜を構成する各結晶粒350の平均グレインサイズRが、ジシランガスGの流量が30sccm以下であると、図11に示すように、モノシランガスを用いて、流量300sccm、ヒータ温度600℃で成膜した際の、p−si膜を構成する各結晶粒350の平均グレインサイズR=0.2〜0.6μmに略一致して、グレインサイズの調整が行いやすくなるためである。
言い換えれば、ジシランガスGの流量が30sccm以上であると、図7に示すように、p−si膜を構成する各結晶粒350の平均グレインサイズRが、2点鎖線の領域90に示すように、1.1μm以上となって各結晶粒350のグレインサイズが大幅にばらついてしまい、グレインサイズの調整が不可能となってしまうためである。
具体的には、図7、図9に示すように、ヒータ210の温度を600℃として、ジシランガスGの流量を、100sccmの条件でa−si膜1’の成膜を行うと、結晶化後のp−si膜の各結晶粒350の平均グレインサイズRが、2.0μmとなってしまい、各結晶粒350のグレインサイズがばらついて、画素毎またはTFT基板10毎にTFT特性を変化させ、TFT30の信頼性が低下してしまうためである。
図6に戻って、成膜工程後、ステップS4において、a−si膜1’を、上述した既知の固相成長法により結晶化させてp−si膜にする結晶化工程を行う。このことにより、p−si膜を構成する各結晶粒350の平均グレインサイズRは、0.2〜0.6μmとなるよう調整される。即ち、グレインサイズのばらつきの少ない、言い換えれば、略均一なグレインサイズの結晶粒350を有するp−si膜を形成することができる。
尚、p−si膜形成後は、画素毎に、半導体層1を形成するため、p−si膜を、上述したように、パターニングした後、該パターニング後のp−si膜に対して不純物イオンを注入することにより、p−si膜にチャネル領域1aと、低濃度ソース領域1bと、低濃度ドレイン領域1cと、高濃度ソース領域1dと、高濃度ドレイン領域1eとを形成して、半導体層1をそれぞれ形成する。
このように、本実施の形態においては、CVD装置200を用いて、基板10’にa−si膜を形成する際、基板10’が載置されるヒータ210の温度を、600℃〜630℃に加熱するとともに、ジシランガスGを、10sccm〜30sccmの流量で、CVD装置200の内部200iに導入して成膜を行うと示した。
このことによれば、成膜後のa−si膜1’を結晶化させて、p−si膜を形成した際、p−si膜を構成する各結晶粒350の平均グレインサイズRを、モノシランガスを導入して成膜した場合の平均グレインサイズと略同じにすることができる、具体的には、0.2〜0.6μm、より具体的には、0.4μmとすることができる。
よって、CVD装置200における成膜条件を変えるだけで良いことから、工程数を増やすことなく、a−si膜1’を結晶化させた後、基板10’上の面内において、各結晶粒350が略均一なグレインサイズを有するとともに、適切な大きさ、具体的には、0.2〜0.6μm、より具体的には、0.4μmのグレインサイズを有するp−si膜を形成することができるため、表示不良の少ない信頼性の高いTFTを製造することができる。即ち、信頼性の高いTFTを具備するTFT基板10を製造することができる。
また、液晶パネルは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上述した液晶パネルは、TFT(薄膜トランジスタ)等のアクティブ素子(能動素子)を用いたアクティブマトリクス方式の液晶表示モジュールを例に挙げて説明したが、これに限らず、TFD(薄膜ダイオード)等のアクティブ素子(能動素子)を用いたアクティブマトリクス方式の液晶表示モジュールであっても構わない。
さらに、本実施の形態においては、電気光学装置は、液晶装置を例に挙げて説明したが、本発明はこれに限定されず、エレクトロルミネッセンス装置、特に、有機エレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置等や、プラズマディスプレイ装置、FED(Field Emission Display)装置、SED(Surface−Conduction Electron−Emitter Display)装置、LED(発光ダイオード)表示装置、電気泳動表示装置、薄型のブラウン管または液晶シャッター等を用いた装置などの各種の電気光学装置に適用できる。
また、電気光学装置は、半導体基板に素子を形成する表示用デバイス、例えばLCOS(Liquid Crystal On Silicon)等であっても構わない。LCOSでは、素子基板として単結晶シリコン基板を用い、画素や周辺回路に用いるスイッチング素子としてトランジスタを単結晶シリコン基板に形成する。また、画素には、反射型の画素電極を用い、画素電極の下層に画素の各素子を形成する。
また、電気光学装置は、片側の基板の同一層に、一対の電極が形成される表示用デバイス、例えばIPS(In-Plane Switching)や、片側の基板において、絶縁膜を介して一対の電極が形成される表示用デバイスFFS(Fringe Field Switching)等であっても構わない。
さらに、半導体装置は、電気光学装置を例に挙げて示したが、トランジスタを有するものであれば、どのような装置であっても本実施の形態は適用可能である。
1’…a−si膜(非晶質の半導体膜)、10…TFT基板、10’…大板基板、30…TFT(トランジスタ)、100…液晶装置(半導体装置)、200…CVD装置、210…ヒータ、G…ジシランガス、R…平均グレインサイズ(平均粒径)。
Claims (4)
- 基板上にトランジスタを構成する半導体膜をCVD装置で成膜する半導体装置の製造方法であって、
前記基板を、前記CVD装置内に導入して、ヒータ上に載置する載置工程と、
前記ヒータを、600℃〜630℃に加熱することによって前記基板を設定された成膜温度まで加熱する加熱工程と、
前記CVD装置内に、ジシランガスを10sccm〜30sccmの流量で導入して、前記基板上に、非晶質の前記半導体膜を成膜する成膜工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記CVD装置は、枚葉式の減圧CVD装置であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記成膜工程後、非晶質の前記半導体膜を結晶化させる結晶化工程をさらに具備し、
前記成膜工程において、ヒータを600℃〜630℃に加熱するとともに、ジシランガスを、10sccm〜30sccmの流量で導入することにより、前記結晶化工程後、前記半導体膜を構成する結晶の平均粒径を、直径0.2μm〜0.6μmに調整することを特徴とする請求項1または2に記載の半導体装置の製造方法。 - 請求項1〜3のいずれかに記載の半導体装置の製造方法を、電気光学装置に用いる基板上に前記半導体膜を成膜する工程に用いることを特徴とする電気光学装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008054465A JP2009212330A (ja) | 2008-03-05 | 2008-03-05 | 半導体装置の製造方法、電気光学装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008054465A JP2009212330A (ja) | 2008-03-05 | 2008-03-05 | 半導体装置の製造方法、電気光学装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009212330A true JP2009212330A (ja) | 2009-09-17 |
Family
ID=41185187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008054465A Withdrawn JP2009212330A (ja) | 2008-03-05 | 2008-03-05 | 半導体装置の製造方法、電気光学装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009212330A (ja) |
-
2008
- 2008-03-05 JP JP2008054465A patent/JP2009212330A/ja not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8309960B2 (en) | Display device | |
US8426228B2 (en) | Thin-film transistor substrate, method of manufacturing same and display apparatus having same | |
US9064962B2 (en) | Thin film transistor array substrate | |
KR20000028785A (ko) | 전기 광학 장치, 전기 광학 장치용 구동 기판 및 이들의제조 방법 | |
US8300166B2 (en) | Display panel and method of manufacturing the same | |
JP5384088B2 (ja) | 表示装置 | |
TW200921231A (en) | Liquid crystal display device and electronic device | |
JP2009049385A (ja) | 液晶表示装置 | |
KR20050001252A (ko) | 횡전계방식 액정표시장치 및 그 제조방법 | |
JP2006189777A (ja) | 液晶表示装置及びその製造方法 | |
JPH10153793A (ja) | 液晶表示装置 | |
JP5475250B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP5032077B2 (ja) | 表示装置及びその製造方法 | |
JP3602279B2 (ja) | アクティブマトリクス型表示回路およびその作製方法 | |
JP2009212331A (ja) | 半導体装置の製造方法、電気光学装置の製造方法 | |
JP2009212330A (ja) | 半導体装置の製造方法、電気光学装置の製造方法 | |
JP2009103769A (ja) | 表示装置 | |
US7009205B2 (en) | Image display device using transistors each having a polycrystalline semiconductor layer | |
JPH1065177A (ja) | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置 | |
JP4655461B2 (ja) | 電気光学装置の製造方法 | |
JP4251045B2 (ja) | 薄膜トランジスタの製造方法及び電気光学装置の製造方法 | |
JP2011171437A (ja) | 表示装置 | |
KR101227400B1 (ko) | 교번자기장결정화를 이용한 액정표시소자 제조방법 | |
JP2007150146A (ja) | 電気光学装置の製造方法 | |
JP5032160B2 (ja) | 表示装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20110510 |