JP2009212331A - 半導体装置の製造方法、電気光学装置の製造方法 - Google Patents

半導体装置の製造方法、電気光学装置の製造方法 Download PDF

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Abstract

【課題】CVD装置を用いて基板上に半導体膜を成膜する際、各結晶粒のグレインサイズが略均一となるとともに、面内において略均一な膜厚の半導体膜を形成することができることにより、信頼性の高いトランジスタを製造できる半導体装置の製造方法を提供する。
【解決手段】基板を、CVD装置内に導入して、ヒータ上に載置し、ヒータを加熱することによって基板を設定された成膜温度まで加熱するステップS1と、CVD装置内にモノシランガスを導入して、基板上に、非晶質の第1の半導体膜を第1の膜厚に成膜するステップS2と、CVD装置内にジシランガスを導入して、第1の半導体膜上に、非晶質の第2の半導体膜を第1の膜厚よりも厚い第2の膜厚に成膜して、第1の半導体膜及び第2の半導体膜により、半導体膜を設定厚さに形成するステップS3と、を具備することを特徴とする。
【選択図】図6

Description

本発明は、基板上にトランジスタを構成する半導体膜をCVD装置で成膜する半導体装置の製造方法、電気光学装置の製造方法に関する。
周知のように、半導体装置、例えば電気光学装置、より具体的には、液晶装置は、ガラス基板、石英基板等からなる2枚の基板間に液晶が挟持されて構成されており、一方の基板に、例えば複数の薄膜トランジスタ(Thin Film Transistor、以下、TFTと称す)等のスイッチング素子及び画素電極をマトリクス状に配置し、他方の基板に対向電極を配置して、両基板間に挟持した液晶層の光学特性を画像信号に応じて変化させることで、画像表示を可能としている。
即ち、TFT等のスイッチング素子によってマトリクス状に配列された複数の画素電極に画像信号を供給し、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。これにより、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
TFTは、ゲート電極と、半導体膜である結晶化シリコン膜(以下、ポリシリコン(p−si)膜と称す)から構成された半導体層と、ゲート電極と半導体層とを絶縁するゲート絶縁膜とから主要部が構成されている。
また、半導体層は、ゲート電極からの電界によりチャネルが形成されるチャネル領域と、低濃度ソース領域と、低濃度ドレイン領域と、高濃度ソース領域と、高濃度ドレイン領域とを備えた既知のLDD(Lightly doped drain)構造を有している。
TFTは、走査線を介してゲート電極に走査信号を供給することによりオン状態となる。その後、TFTの低濃度及び高濃度ソース領域にデータ線を介して画像信号が供給されることにより、オン状態となったTFTを介して画像信号が画素電極に供給され、画像表示が行われるようになっている。
TFTが配置された素子基板は、TFT、走査線、データ線、容量線、画素電極等や、これらの間を絶縁する多くの層間絶縁膜からなる複数の層から構成されている。これらの各種膜は、減圧CVDやスパッタリング等を用いた成膜と、熱処理を繰り返しながら、素子基板に積層されている。
ここで、LDD構造を有するTFTの製造方法について簡単に説明すると、先ず、例えばガラス基板上に成膜されたシリコン酸化膜等からなる下地絶縁膜上に、非晶質な半導体膜であるアモルファスシリコン(a−Si)膜が、例えば枚葉式の減圧CVD装置によって成膜される。尚、枚葉式の減圧CVD装置を用いることにより、縦型炉のCVD装置を用いるよりも速くa−si膜を成膜することができる。
その後、a−Si膜が、例えば既知の固相成長法により、低温長時間、例えば、550〜700℃、1〜10時間の熱処理により結晶化されて、p−Si膜が得られる。次いで、p−Si膜が所定の形状にパターニングされ、該パターニングされたp−Si膜上に、ゲート絶縁膜が成膜される。
最後に、パターニングされたp−si膜のチャネル領域となる領域、ソース領域となる領域、ドレイン領域となる領域に、それぞれ既知の手法により不純物イオンが注入されることにより、LDD構造を有するTFTが製造される。
ところで、p−si膜を構成する多結晶の各粒径(以下、グレインサイズと称す)は、TFTの特性に大きく影響することから、高性能なTFTを製造するには、各結晶粒のグレインサイズが大きくなるよう、p−si膜を成膜することが望ましい。尚、グレインサイズは、各結晶の直径を指している。
これは、多結晶の場合、結晶間は、欠陥箇所となり、電子が通過し難いことから、p−si膜を構成する各結晶粒のグレインサイズが大きい程、電子の移動度が高くなり、TFT特性が向上するためである。言い換えれば、各結晶粒のグレインサイズが小さすぎると、電子の移動度が低下して、TFT特性が低下するためである。
また、p−si膜の各結晶粒のグレインサイズを大きくする手法としては、枚葉式の減圧CVDを用いたa−si膜の成膜の際、成膜ガスに、ジシラン(Si2H6)ガスを用いる手法が周知である。ジシランガスを用いれば、容易に、p−si膜の各結晶粒のグレインサイズを大きくできることが分かっている。
また、ジシランガスを用いたa−si膜の成膜は、成膜レートの温度依存性が低いため、成膜の際、a−si膜を成膜する基板を加熱するヒータの温度分布に左右され難いことから、成膜後のa−si膜を結晶化させてp−si膜を形成した際、p−si膜をp−si膜の面内において略均一な膜厚とできることが分かっている。
しかしながら、ジシランガスを用いてa−si膜を成膜した後、結晶化させてp−si膜を形成すると、p−si膜の面内において、各結晶粒のグレインサイズがばらついてしまうといった問題があった。これは、ジシランガスを用いた成膜の際に偶然発生する結晶の核の密度が粗となるためであると考えられている。
その結果、TFT特性が、隣り合う画素間、またはTFT基板毎にばらついてTFTの信頼性低下し、液晶装置の表示等に悪影響を及ぼすといった問題があった。尚、各結晶粒のグレインサイズがばらつくと、各結晶粒の平均グレインサイズが大きくなってしまうことも分かっている。
尚、ジシランガスを用いた場合であっても、p−si膜を構成する各結晶粒の平均グレインサイズを小さく形成すれば、各結晶粒のグレインサイズのばらつきはなくなるが、この場合、上述したように、各結晶粒のグレインサイズが小さすぎると、電子の移動度が低下して、TFT特性が低下してしまうといった問題があった。
よって、ジシランガスを用いても、p−si膜の各結晶粒の平均グレインサイズを、基板の面内において大き過ぎず小さすぎない適切な大きさに形成することができるとともに、各結晶粒のグレインサイズを、略均一な大きさに形成することのできる技術が望まれていた。
このような問題に鑑み、特許文献1には、ガラス基板上にp−si膜を成膜するに先立って、ガラス基板上に、10nm以下の膜厚を有するSiOx(0<x≦2)の粒子状生成物を成膜した後、SiOxの粒子状生成物を核として、SiOxの粒子状生成物上にp−si膜を成膜することにより、p−si膜の各結晶粒のグレインサイズが略均一となるよう、SiOxの粒子状生成物の密度によって各結晶粒のグレインサイズをコントロールして成膜する技術が開示されている。
特開平5−275335号公報
しかしながら、特許文献1に開示された技術においては、p−si膜下に、SiOxの粒子状生成物を、10nm以下の膜厚に成膜する工程を別途必要とすることから、大変煩雑である他、SiOxの粒子状生成物を別途用いる必要があるため、製造コストが増大してしまうといった問題があった。
ここで、p−si膜の各結晶粒のグレインサイズを大きくする他の手法としては、減圧CVDを用いたa−si膜の成膜の際、成膜ガスに、モノシラン(SiH4)ガスを用いる手法も周知である。
モノシランガスを用いてp−si膜を形成すると、各結晶粒のグレインサイズは、ジシランガスを用いた場合よりは小さくなるが、各結晶粒のグレインサイズを略均一に形成できることが分かっている。
即ち、各結晶粒の平均グレインサイズを、各結晶粒のグレインサイズがばらつかない、適切な大きさにできることが分かっている。これは、モノシランガスを用いた成膜の際に略均一な大きさの核が偶然、核の密度が密となるよう発生するためであると考えられている。
ところが、モノシランガスは、ジシランガスに比べ、成膜レートが遅く、成膜の際の温度依存性が高いことから、成膜の際、a−si膜を成膜する基板を加熱するヒータの温度分布が結晶化後のp−si膜の膜厚に影響してしまい、面内において、略均一な膜厚にp−si膜を形成することができないため、使用し難いといった問題があった。尚、p−si膜が面内において不均一となる問題は、温度分布が一定のヒータを用いれば無視できるが、温度分布が完全に一定のヒータを製造することは難しい。
よって、a−si膜の成膜にジシランガスを用いれば、面内において、結晶化後、略均一な膜厚を有するp−si膜を形成することができるが、各結晶粒のグレインサイズがばらつくといった問題があり、a−si膜の成膜にモノシランガスを用いれば、結晶化後、各結晶粒のグレインサイズを略均一にすることができるが、面内において略均一な膜厚を有するp−si膜を形成することができず、TFTの信頼性が低下してしまうといった問題があった。
以上から、CVD装置を用いてa−si膜を成膜してp−si膜を形成する際、p−si膜の各結晶粒の平均グレインサイズが、適切なサイズ、具体的には、モノシランガスを用いて成膜した場合と略同等となるとともに、p−si膜の面内において、略均一の膜厚となるようコントロールすることのできる手法が望まれていた。
本発明は上記問題点に着目してなされたものであり、CVD装置を用いて基板上に半導体膜を成膜する際、各結晶粒のグレインサイズが略均一となり、各結晶粒の平均グレインサイズが適切な大きさとなるとともに、面内において略均一な膜厚の半導体膜を形成することができることにより、信頼性の高いトランジスタを製造できる半導体装置の製造方法、電気光学装置の製造方法を提供することを目的とする。
上記目的を達成するために本発明に係る半導体装置の製造方法は、基板上にトランジスタを構成する半導体膜をCVD装置で成膜する半導体装置の製造方法であって、前記基板を、前記CVD装置内に導入して、ヒータ上に載置し、前記ヒータを加熱することによって前記基板を設定された成膜温度まで加熱する加熱工程と、前記CVD装置内にモノシランガスを導入して、前記基板上に、非晶質の第1の半導体膜を第1の膜厚に成膜する第1の成膜工程と、前記CVD装置内にジシランガスを導入して、前記第1の半導体膜上に、非晶質の第2の半導体膜を前記第1の膜厚よりも厚い第2の膜厚に成膜して、前記第1の半導体膜及び前記第2の半導体膜により、前記半導体膜を設定厚さに形成する第2の成膜工程と、を具備することを特徴とする。
本発明によれば、CVD装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第1の半導体膜を第1の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第1の半導体膜上に非晶質な第2の半導体膜を第1の膜厚よりも厚い第2の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第1の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、第2の半導体膜によって略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
また、前記CVD装置は、枚葉式の減圧CVD装置であることを特徴とする。
本発明によれば、枚葉式の減圧CVD装置を用いて、基板上にトランジスタを構成する半導体膜を成膜することにより、効率良く、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、略均一な膜厚を有する半導体膜を基板上に形成することができるといった効果を有する。
さらに、前記第1の膜厚は、5nm〜20nmの膜厚であることを特徴とする。
本発明によれば、CVD装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第1の半導体膜を5nm〜20nmの膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第1の半導体膜上に非晶質な第2の半導体膜を5nm〜20nmの膜厚よりも厚い膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、5nm〜20nmの膜厚に形成された第1の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、5nm〜20nmの膜厚以上に形成された第2の半導体膜によって略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
また、前記第2の成膜工程後、非晶質の前記半導体膜を結晶化させる結晶化工程をさらに具備し、前記第1の成膜工程及び前記第2の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜の面内における最大膜厚値から最小膜厚値を引いた値に対し前記面内における2倍の平均膜厚値を割った値から求めた面内均一性を、4%以下に調整することを特徴とする。
本発明によれば、CVD装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第1の半導体膜を第1の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第1の半導体膜上に非晶質な第2の半導体膜を第1の膜厚よりも厚い第2の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第1の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、第2の半導体膜によって面内均一性が4%以下となる略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
さらに、前記第1の成膜工程及び前記第2の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜を構成する結晶の平均粒径を、直径0.2μm〜0.6μmに調整することを特徴とする。
本発明によれば、CVD装置を用いて、基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第1の半導体膜を第1の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第1の半導体膜上に非晶質な第2の半導体膜を第1の膜厚よりも厚い第2の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第1の半導体膜により、半導体膜の面内において、各結晶粒の平均結晶粒径を、直径0.2μm〜0.6μmとなる略均一なグレインサイズにすることができるとともに、第2の半導体膜によって面内均一性が4%以下となる略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
本発明に係る電気光学装置の製造方法は、請求項1〜5のいずれかに記載の半導体装置の製造方法を、電気光学装置に用いる基板上に前記半導体膜を成膜する工程に用いることを特徴とする。
本発明によれば、CVD装置を用いて、電気光学装置に用いる基板上にトランジスタを構成する半導体膜を成膜する際、結晶後の半導体膜を構成する各結晶粒を略均一なグレインサイズに形成することができるモノシランガスを用いて、基板上に非晶質な第1の半導体膜を第1の膜厚に形成するとともに、結晶後の半導体膜を面内において、略均一な厚さに形成することができるジシランガスを用いて、非晶質な第1の半導体膜上に非晶質な第2の半導体膜を第1の膜厚よりも厚い第2の膜厚に形成して、非晶質な半導体膜を設定厚さに形成することにより、非晶質の半導体膜を結晶化させた後、第1の半導体膜により、半導体膜の面内において、各結晶粒が略均一であって適切な大きさのグレインサイズを有するとともに、第2の半導体膜によって略均一な膜厚を有する半導体膜を成膜することができることから、信頼性の高いトランジスタを製造できるといった効果を有する。
以下、図面を参照にして本発明の実施の形態を説明する。尚、以下に示す実施の形態において半導体装置は、電気光学装置、より具体的には、液晶装置を例に挙げて説明する。また、液晶装置に用いる一対の基板の内、一方の基板は、素子基板(以下、TFT基板と称す)を、また他方の基板は、TFT基板に対向する対向基板を例に挙げて説明する。
先ず、本実施の形態の製造方法によって製造される液晶装置の全体の構成について説明する。図1は、本実施の形態の製造方法によって製造される液晶装置の平面図、図2は、図1中のII−II線に沿って切断した液晶装置の断面図、図3は、一つの画素に着目した図1の液晶装置の模式的断面図である。
図1、図2に示すように、液晶装置100は、例えば、石英基板、ガラス基板、シリコン基板を用いたTFT基板10と、該TFT基板10に対向配置される、例えばガラス基板や石英基板を用いた対向基板20との間の内部空間に、液晶50が介在されて構成される。対向配置されたTFT基板10と対向基板20とは、シール材52によって貼り合わされている。
TFT基板10の基板上の液晶50と接する面側に、液晶装置100の表示領域40を構成するTFT基板10の表示領域10hが構成されている。また、表示領域10hに、画素を構成する画素電極(ITO)9aがマトリクス状に配置されている。
また、対向基板20の基板上の全面に、対向電極(ITO)21が設けられており、対向電極21のTFT基板10の表示領域10hに対向する位置の液晶50と接する面側に、液晶装置100の表示領域40を構成する対向基板20の表示領域20hが構成されている。
TFT基板10の画素電極9a上に、ラビング処理が施された配向膜16が設けられており、また、対向基板20上の全面に渡って形成された対向電極21上にも、ラビング処理が施された配向膜26が設けられている。各配向膜16,26は、例えばポリイミド膜等の透明な有機膜からなる。
また、TFT基板10の画素領域においては、複数本の走査線11a(図3参照)と複数本のデータ線6a(図3参照)とが交差するように配線され、走査線11aとデータ線6aとで区画された領域に画素電極9aがマトリクス状に配置される。そして、走査線11aとデータ線6aとの各交差部分に対応してトランジスタであるTFT30が設けられ、このTFT30毎に画素電極9aが電気的に接続されている。
TFT30は走査線11aのON信号によってオンとなり、これにより、データ線6aに供給された画像信号が画素電極9aに供給される。この画素電極9aと対向基板20に設けられた対向電極21との間の電圧が液晶50に印加される。
対向基板20に、TFT基板10の表示領域10h及び対向基板20の表示領域20hの外周を、画素領域において規定し区画することにより、表示領域を規定する額縁としての遮光膜53が設けられている。
液晶50がTFT基板10と対向基板20との間の空間に、既知の液晶注入方式で注入される場合、シール材52は、シール材52の1辺の一部において欠落して塗布されている。
シール材52の欠落した箇所は、該欠落した箇所から貼り合わされたTFT基板10及び対向基板20との間に液晶50を注入するための液晶注入口108を構成している。液晶注入口108は、液晶注入後、封止材109で封止される。
シール材52の外側の領域に、TFT基板10のデータ線6aに画像信号を所定のタイミングで供給して該データ線6aを駆動するドライバであるデータ線駆動回路101及び外部回路との接続のための外部接続端子102が、TFT基板10の一辺に沿って設けられている。
この一辺に隣接する二辺に沿って、TFT基板10の走査線11a及びゲート電極3aに、走査信号を所定のタイミングで供給することにより、ゲート電極3aを駆動するドライバである走査線駆動回路103,104が設けられている。走査線駆動回路103,104は、シール材52の内側の遮光膜53に対向する位置において、TFT基板10上に形成されている。
また、TFT基板10上に、データ線駆動回路101、走査線駆動回路103,104、外部接続端子102及び上下導通端子107を接続する配線105が、遮光膜53の3辺に対向して設けられている。
上下導通端子107は、シール材52のコーナー部の4箇所のTFT基板10上に形成されている。そして、TFT基板10と対向基板20相互間に、下端が上下導通端子107に接触し上端が対向電極21に接触する上下導通材106が設けられており、該上下導通材106によって、TFT基板10と対向基板20との間で電気的な導通がとられている。
また、図3に示すように、石英基板、ガラス基板、シリコン基板等のTFT基板10上に、TFT30や画素電極9aの他、これらを含む各種の構成が積層構造をなして備えられている。尚、この積層構造、及び積層された各層の機能は周知であるため、概略的に説明する。
この積層構造は、下から順に、走査線11aを含む第1層(成膜層)、ゲート電極3aを具備するTFT30等を含む第2層、蓄積容量70を含む第3層、データ線6a等を含む第4層、シールド層400等を含む第5層、画素電極9a及び配向膜16等を含む第6層(最上層)からなる。
また、第1層及び第2層間に下地層である下地絶縁膜12が設けられ、第2層及び第3層間に第1層間絶縁膜41が設けられ、第3層及び第4層間に第2層間絶縁膜42が設けられ、第4層及び第5層間に第3層間絶縁膜43が設けられ、第5層及び第6層間に第4層間絶縁膜44が設けられており、前述の各要素間が短絡することを防止している。
第1層に、例えば、タングステンシリサイドからなる走査線11aが、平面形状がストライプ状となるようパターニングされて成膜されている。また、走査線11aは、TFT30に下側から入射しようとする光を遮る遮光機能をも有している。走査線11a上に、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜12が、例えば、常圧または減圧CVD法等により成膜されている。
第2層に、ゲート電極3aを含むTFT30が設けられている。尚、TFT30は、n型のトランジスタであれば、画素電極9aがマトリクス状に配置されたTFT基板10の画素領域に配置され、p型のトランジスタであれば、画素領域の周辺領域に配置される。
TFT30は、LDD(Lightly Doped Drain)構造を有しており、半導体膜、例えばp−si膜等の結晶化シリコン膜からなる半導体層1と、ゲート電極3aと、ゲート電極3aと半導体層1とを絶縁するゲート絶縁膜2とから主要部が構成されている。
半導体層1は、ゲート電極3aからの電界によりチャネルが形成されるチャネル領域1aと、低濃度ソース領域1bと、低濃度ドレイン領域1cと、高濃度ソース領域1dと、高濃度ドレイン領域1eとを備えている。そして、この第2層に、上述のゲート電極3aと同一膜として中継電極719が形成されている。
下地絶縁膜12に、平面的にみて半導体層1の両脇に、データ線6aに沿って延びる半導体層1のチャネル長と同じ幅の溝(コンタクトホール)12cvが掘られている。該コンタクトホール12cvにより、同一行の走査線11aとゲート電極3aとは、同電位となる。
第3層に、容量部である蓄積容量70が設けられている。蓄積容量70は、TFT30の高濃度ドレイン領域1e及び画素電極9aに電気的に接続された下部電極71と、容量電極300とが、容量となる誘電体膜75を介して対向配置されることにより形成されている。
TFT30ないしゲート電極3a及び中継電極719の上、かつ、蓄積容量70の下に、例えば、窒化シリコン膜や酸化シリコン膜等からなる第1層間絶縁膜41が形成されている。
第1層間絶縁膜41に、TFT30の高濃度ソース領域1dとデータ線6aとを電気的に接続するために介在されるコンタクトホール81が、第2層間絶縁膜42を貫通しつつ開孔されている。
また、第1層間絶縁膜41に、TFT30の高濃度ドレイン領域1eと蓄積容量70を構成する下部電極71とを電気的に接続するために介在されるコンタクトホール83が開孔されている。
さらに、この第1層間絶縁膜41に、下部電極71と中継電極719とを電気的に接続するために介在されるコンタクトホール881が開孔されている。更に加えて、第1層間絶縁膜41に、中継電極719と第2中継層61とを電気的に接続するために介在されるコンタクトホール882が、第2層間絶縁膜42を貫通しつつ開孔されている。
第4層に、データ線6aが設けられている。このデータ線6aは、下層より順に、アルミニウム層41A、窒化チタン層41TN、窒化シリコン膜層401の三層構造を有する膜として形成されている。
また、この第4層に、データ線6aと同一膜として、シールド層用中継層60及び第2中継層61が形成されている。また、第2層間絶縁膜42に、シールド層用中継層60と容量電極300とを電気的に接続するために介在されるコンタクトホール801が開孔されている。
第5層に、シールド層400が形成されている。また、第5層に、このようなシールド層400と同一膜として、中継層としての第3中継電極402が形成されている。
第3層間絶縁膜43に、シールド層400とシールド層用中継層60とを電気的に接続するために介在されるコンタクトホール803、及び、第3中継電極402と第2中継層61とを電気的に接続するために介在されるコンタクトホール804がそれぞれ開孔されている。
第6層に、上述したように画素電極9aがマトリクス状に形成され、該画素電極9a上に配向膜16が形成されている。そして、この画素電極9a下に、第4層間絶縁膜44が形成されている。また、第4層間絶縁膜44に、画素電極9a及び第3中継電極402間を電気的に接続するために介在されたコンタクトホール89が開孔されている。
尚、上述した液晶装置の構成は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。
次に、図3のTFT30の半導体層1を構成するp−si膜を形成する際用いられるCVD装置について、図4、図5を用いて説明する。図4は、a−si膜を成膜するCVD装置の構成の概略を示す部分断面図、図5は、図4のCVD装置のヒータ上に載置された大板基板を示す平面図である。
図4に示すように、a−si膜1’を成膜するCVD装置200は、既知の枚葉式の減圧CVD装置であり、ステージに載置された基板10’を、a−si膜1’の成膜温度まで加熱するヒータ210と、該ヒータ210のステージに載置された基板10’に対して、a−si膜1’を成膜する際用いられるジシランガスGまたはモノシランガスMを、CVD装置200の内部200iに導入するシャワープレート220とにより主要部が構成されている。尚、CVD装置200は、図示しない切り換え弁等により、内部200iに、ジシランガスGとモノシランガスMとが選択的に導入できるようになっている。このことにより、基板10’上に、後述する第1の半導体膜1fと第2の半導体膜1sとを、連続成膜することができる。
また、図5に示すように、基板10’は、上述したTFT基板10が複数構成される、石英、ガラス等から構成された大板基板から構成されていても構わないし、上述したTFT基板10が1つ構成される、石英、ガラス等から構成された基板から構成されていても構わない。
次に、このように構成されたCVD装置200を用いた本実施の形態の液晶装置の製造方法、具体的には、上述した半導体層1を構成するp−si膜の製造方法について、図6〜図15を用いて説明する。
図6は、本実施の形態を示すp−si膜の製造工程を示すフローチャート、図7は、図5の基板上に非晶質の第1の半導体膜を成膜した状態を概略的に示す断面図、図8は、図7の第1の半導体膜上に非晶質の第2の半導体膜を成膜した状態を概略的に示す断面図である。
また、図9は、図8の第1の半導体膜の第1の膜厚と、第2の半導体膜の第2の膜厚とを可変した際のp−si膜の膜厚の面内均一性を示す図表、図10は、第1の半導体膜の第1の膜厚を可変した際のp−si膜の膜厚の面内均一性を示すグラフである。
さらに、図11は、図4のCVD装置を用いて、モノシランガスで55nmの膜厚にa−si膜を成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図、図12は、図4のCVD装置を用いて、モノシランガスで第1の膜厚が5nmとなるよう第1の半導体膜を成膜するとともに、ジシランガスで第2の膜厚が50nmとなるよう第2の半導体膜を成膜してa−si膜を55nmの膜厚に成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図である。
また、図13は、図4のCVD装置を用いて、モノシランガスで第1の膜厚が10nmとなるよう第1の半導体膜を成膜するとともに、ジシランガスで第2の膜厚が45nmとなるよう第2の半導体膜を成膜してa−si膜を55nmの膜厚に成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図、図14は、図4のCVD装置を用いて、モノシランガスで第1の膜厚が20nmとなるよう第1の半導体膜を成膜するとともに、ジシランガスで第2の膜厚が35nmとなるよう第2の半導体膜を成膜してa−si膜を55nmの膜厚に成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図、図15は、図4のCVD装置を用いて、ジシランガスで55nmの膜厚にa−si膜を成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図である。
尚、液晶装置100の製造方法において、半導体層1を構成するp−si膜以外の製造方法は、周知であるため、その説明は省略する。
先ず、図6のステップS1において、図4に示すように、CVD装置200の内部200iのヒータ210のステージに、図5に示す基板10’を載置するとともに、ヒータ210を、例えば略600℃まで加熱することにより、基板10’を、成膜温度、具体的には、基板表面が600℃よりも10℃〜20℃低い温度となるまで加熱する加熱工程を行う。尚、ヒータ210の加熱温度は、600℃に限定されない。
ヒータ210を、略600℃まで加熱した後、ステップS2において、CVD装置200の内部200iに、モノシランガスMを、シャワープレート220を介して、例えば300sccm(cc/min)の流量で導入することにより、図7に示すように、基板10’上に、非晶質の半導体膜であるa−si膜から構成される第1の半導体膜1fを、モノシランガスMの導入時間を調整して、第1の膜厚T1、具体的には、5nm〜20nmの膜厚に成膜する第1の成膜工程を行う。
その結果、基板10’上には、図7に示すように、5nm〜20nmの第1の膜厚T1に成膜されたa−si膜から構成される第1の半導体膜1fが成膜される。尚、モノシランガスMの流量は、300sccmに限定されない。
次いで、ステップS3において、CVD装置200の図示しない切り換え弁を切り換えることにより、CVD装置200の内部200iに、ジシランガスGを、シャワープレート220を介して、例えば50sccm(cc/min)の流量で導入することにより、図8に示すように、第1の半導体膜1f上に、非晶質の半導体膜であるa−si膜から構成される第2の半導体膜1sを、ジシランガスGの導入時間を調整して、第1の膜厚T1よりも厚い第2の膜厚T2に成膜する第2の成膜工程を行う。
具体的には、第2の成膜工程においては、第1の半導体膜1f及び第2の半導体膜1sから構成されるa−si膜1’の膜厚を設定厚さT、例えば55nmに形成する場合には、第1の膜厚T1に応じて、第2の膜厚T2=35nm〜50nmに成膜する。
尚、ジシランガスGの流量は、50sccmに限定されない。また、同一CVD装置200において、基板10’上に、第1の半導体膜1fと第2の半導体膜1sとを成膜することができることにより、即ち、第1の半導体膜1f成膜後、第2の半導体膜1sを成膜する際、装置200の外部に基板10’を搬出する必要がないことから、a−si膜1’の成膜を効率良く行うことができるとともに、第1の半導体膜1fの成膜後、基板10’を装置200の外部に搬出することに伴い、第1の半導体膜1fの表面に不純物が付着してしまいことが防止される。
第2の成膜工程後、第1の半導体膜1f上には、図8に示すように、35nm〜50nmの第2の膜厚T2に成膜されたa−si膜から構成される第2の半導体膜1sが成膜される。
言い換えれば、基板10’上には、第1の半導体膜1f及び第2の半導体膜1sから構成された設定厚さT=55nmの膜厚を有するa−si膜1’が形成される。尚、a−si膜1’の設定厚さTも55nmに限定されない。
また、この際、a−si膜1’においては、第1の半導体膜1fと第2の半導体膜1sとは、ともにa−si膜から構成されているため、実際は、両膜間には、図8に示すような境界はなく、混ざりあって成膜される。即ち、a−si膜1’は、1層の膜から成膜されることになる。
尚、本実施の形態において、a−si膜1’を、モノシランガスMを導入することにより成膜した第1の半導体膜1fと、該第1の半導体膜1f上に、ジシランガスGを導入することにより成膜した第2の半導体膜1sとにより構成すると示した。
これは、第1の半導体膜1f及び第2の半導体膜1sから構成されたa−si膜1’を、後述する結晶化工程で結晶化させて、p−si膜を形成すると、p−si膜を構成する各結晶粒350のグレインサイズを、第1の半導体膜1fによって略均一に形成することができる、即ち、各結晶粒350の平均グレインサイズRを、各結晶粒350のグレインサイズがばらつかない、適切な大きさにすることができるとともに、第2の半導体膜1sによってp−si膜の面内において、p−si膜を略均一な膜厚にできるためである。
ここで、先ず、p−si膜を構成する各結晶粒350のグレインサイズを略均一にできる理由としては、モノシランガスMを導入することにより成膜したa−si膜は、上述したように、結晶化後、上述したように、各結晶の密度が高くなることから、p−si膜を構成する各結晶粒350のグレインサイズが略均一になることが分かっている。即ち、各結晶粒350の平均グレインサイズRが、各結晶粒350のグレインサイズがばらつかない適切な大きさになることが分かっている。このため、第1の半導体膜1fの成膜後、第1の半導体膜1fを構成する略均一なグレインサイズを有する高密度の各結晶粒350が核となることから、第1の半導体膜1f上に、上述したように、ジシランガスGを導入することによりp−si膜の各結晶粒350のグレインサイズがばらついてしまう第2の半導体膜1sを成膜したとしても、後述する結晶化工程後、p−si膜を構成する各結晶粒350のグレインサイズがばらついてしまうことを、第1の半導体膜1fを構成する各結晶粒350の核により防止できることが理由として挙げられる。
具体的には、図15に示すように、ジシランガスGの導入により、a−si膜1’を、設定厚さT=55nmに第2の半導体膜1sのみで成膜すると、成膜後、結晶化後のp−si膜を構成する各結晶粒350の平均グレインサイズRが、1.5μmと非常に大きくなってしまい、各結晶粒350のグレインサイズがばらついてしまう。即ち、各結晶粒のグレインサイズを調整することが難しくなってしまう。
ところが、図12〜図14に示すように、モノシランガスMの導入により、第1の半導体膜1fを第1の膜厚T1=5nm〜20nmに成膜し、ジシランガスGの導入により、第2の半導体膜1sを第2の膜厚T2=35nm〜50nmに成膜してa−si膜1’を設定厚さT=55nmに成膜すると、結晶化後のp−si膜を構成する各結晶粒350の平均グレインサイズRを、各結晶粒350のグレインサイズがばらつかない0.2μm〜0.6μmに調整することができる。
尚、この値は、図11に示すように、モノシランガスMの導入により、a−si膜1’を、設定厚さT=55nmに第1の半導体膜1fのみで成膜した際の、結晶化後のp−si膜を構成する各結晶粒350の平均グレインサイズR=0.2μm〜0.6μmと略一致する。
以上から、後述する結晶化工程後、p−si膜を構成する各結晶粒350のグレインサイズがばらついてしまうことを防止できることが分かる。
次いで、p−si膜を、該p−si膜の面内において略均一な膜厚にすることができる理由としては、ジシランガスGを導入することにより成膜したa−si膜は、上述したように、結晶化後、p−si膜を、該p−si膜の面内において略均一な膜厚にできることが分かっている。これは、上述したように、モノシランガスMを導入して、基板10’上の面内に膜厚が不均一となってしまう第1の半導体膜1fを成膜したとしても、第1の半導体膜1f上に、上述したように、ジシランガスGを導入して、面内において略均一な膜厚となる第2の半導体膜1sを成膜することにより、後述する結晶化工程後、p−si膜の膜厚を、面内において、略均一な膜厚に形成できることが理由として挙げられる。
具体的には、図9、図10に示すように、モノシランガスMの導入により、a−si膜1’を、設定厚さT=55nmに第1の半導体膜1fのみで成膜して、結晶化させた後のp−si膜の面内均一性は、6%となってしまい、p−si膜の面内において、膜厚がばらついてしまうことがわかる、即ち不均一となることが分かる。
尚、面内均一性は、結晶化後のp−si膜の面内における最大膜厚値から最小膜厚値を引いた値に対し、p−si膜の面内における2倍の平均膜厚値を割った値から求めたものである。
それに対し、モノシランガスMの導入により、第1の半導体膜1fを第1の膜厚T1=5nm〜20nmに成膜し、ジシランガスGの導入により、第2の半導体膜1sを第2の膜厚T2=35nm〜50nmに成膜してa−si膜1’を設定厚さT=55nmに成膜すると、結晶化後のp−si膜の面内均一性は、1.83%〜3.05%となり、略4%以下となることが分かる。
尚、この場合における面内均一性の値、1.83%〜3.05%は、ジシランガスGの導入により、a−si膜1’を、設定厚さT=55nmに第2の半導体膜1sのみで成膜して、結晶化させた後のp−si膜の面内均一性、約1.3〜1.5%と略一致する。
また、図10に示すように、第1の半導体膜1fの第1の膜厚T1の値が小さければ小さい程、p−si膜の面内均一性は向上することが分かる。さらに、図9、図10に示すように、結晶化後のp−si膜の面内均一性は、第2の半導体膜1sの第2の膜厚T2には殆ど影響せずに、第1の半導体膜1fの第1の膜厚T1のみが影響することが分かる。よって、設定膜厚Tは、第2の膜厚T2を調整することにより設定する。
このことから、第2の膜厚T2を調整して、a−si膜1’の設定膜厚Tを、どのような値に設定する場合であっても、本実施の形態のように、第1の半導体膜1fの第1の膜厚T1を5nm〜20nmとすれば、p−si膜において、良好な面内均一性を得ることができる。
図6に戻って、最後にステップS4においては、成膜したa−si膜1’を、上述した既知の固相成長法により結晶化させてp−si膜にする結晶化工程を行う。このことにより、p−si膜を構成する各結晶粒350の平均グレインサイズRは、0.2〜0.6μmとなるよう調整される。即ち、グレインサイズのばらつきの少ない、言い換えれば、略均一なグレインサイズの各結晶粒350を有するp−si膜を形成することができる。さらに、p−si膜は、該p−si膜の面内において、略均一な膜厚、具体的には、面内均一性が4%以下となるように調整される。
尚、p−si膜形成後は、画素毎に、半導体層1を形成するため、p−si膜を、上述したように、パターニングした後、該パターニング後のp−si膜に対して不純物イオンを注入することにより、p−si膜にチャネル領域1aと、低濃度ソース領域1bと、低濃度ドレイン領域1cと、高濃度ソース領域1dと、高濃度ドレイン領域1eとを形成して、半導体層1をそれぞれ形成する。
このように、本実施の形態においては、CVD装置200を用いて、基板10’にa−si膜を成膜する際、内部200iにp−si膜の各結晶粒350を略均一なグレインサイズに形成することができるモノシランガスMを導入することにより、基板10’上に第1の半導体膜1fを、第1の膜厚T1=5nm〜20nmに形成するとともに、内部200iにp−si膜を面内において略均一な厚さに形成することができるジシランガスGを導入することにより、第1の半導体膜1f上に第2の半導体膜1sを第1の膜厚T1よりも厚い第2の膜厚T2に成膜することによって、a−si膜1’を成膜すると示した。
このことによれば、成膜後のa−si膜1’を結晶化させて、p−si膜を形成した際、5nm〜20nmの第1の膜厚T1に形成された第1の半導体膜1fにより、p−si膜の面内において、各結晶粒350が略均一であって適切な大きさのグレインサイズ、具体的には、0.2μm〜0.6μmの平均グレインサイズRを有するp−si膜を形成することができる。さらに、第2の膜厚T2の第2の半導体膜1sによって面内均一性が4%以下となる略均一な膜厚を有するp−si膜を形成することができる。以上から、信頼性の高いトランジスタを製造できる。
また、液晶パネルは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上述した液晶パネルは、TFT(薄膜トランジスタ)等のアクティブ素子(能動素子)を用いたアクティブマトリクス方式の液晶表示モジュールを例に挙げて説明したが、これに限らず、TFD(薄膜ダイオード)等のアクティブ素子(能動素子)を用いたアクティブマトリクス方式の液晶表示モジュールであっても構わない。
さらに、本実施の形態においては、電気光学装置は、液晶装置を例に挙げて説明したが、本発明はこれに限定されず、エレクトロルミネッセンス装置、特に、有機エレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置等や、プラズマディスプレイ装置、FED(Field Emission Display)装置、SED(Surface−Conduction Electron−Emitter Display)装置、LED(発光ダイオード)表示装置、電気泳動表示装置、薄型のブラウン管または液晶シャッター等を用いた装置などの各種の電気光学装置に適用できる。
また、電気光学装置は、半導体基板に素子を形成する表示用デバイス、例えばLCOS(Liquid Crystal On Silicon)等であっても構わない。LCOSでは、素子基板として単結晶シリコン基板を用い、画素や周辺回路に用いるスイッチング素子としてトランジスタを単結晶シリコン基板に形成する。また、画素には、反射型の画素電極を用い、画素電極の下層に画素の各素子を形成する。
また、電気光学装置は、片側の基板の同一層に、一対の電極が形成される表示用デバイス、例えばIPS(In-Plane Switching)や、片側の基板において、絶縁膜を介して一対の電極が形成される表示用デバイスFFS(Fringe Field Switching)等であっても構わない。
さらに、半導体装置は、電気光学装置を例に挙げて示したが、トランジスタを有するものであれば、どのような装置であっても本実施の形態は適用可能である。
本実施の形態の製造方法によって製造される液晶装置の平面図。 図1中のII−II線に沿って切断した液晶装置の断面図。 図3は、一つの画素に着目した図1の液晶装置の模式的断面図。 a−si膜を成膜するCVD装置の構成の概略を示す部分断面図。 図4のCVD装置のヒータ上に載置された大板基板を示す平面図。 本実施の形態を示すp−si膜の製造工程を示すフローチャート。 図5の基板上に非晶質の第1の半導体膜を成膜した状態を概略的に示す断面図。 図7の第1の半導体膜上に非晶質の第2の半導体膜を成膜した状態を概略的に示す断面図。 図8の第1の半導体膜の第1の膜厚と、第2の半導体膜の第2の膜厚とを可変した際のp−si膜の膜厚の面内均一性を示す図表。 第1の半導体膜の第1の膜厚を可変した際のp−si膜の膜厚の面内均一性を示すグラフ。 図4のCVD装置を用いて、モノシランガスで55nmの膜厚にa−si膜を成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図。 図4のCVD装置を用いて、モノシランガスで第1の膜厚が5nmとなるよう第1の半導体膜を成膜するとともに、ジシランガスで第2の膜厚が50nmとなるよう第2の半導体膜を成膜してa−si膜を55nmの膜厚に成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図。 図4のCVD装置を用いて、モノシランガスで第1の膜厚が10nmとなるよう第1の半導体膜を成膜するとともに、ジシランガスで第2の膜厚が45nmとなるよう第2の半導体膜を成膜してa−si膜を55nmの膜厚に成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図。 図4のCVD装置を用いて、モノシランガスで第1の膜厚が20nmとなるよう第1の半導体膜を成膜するとともに、ジシランガスで第2の膜厚が35nmとなるよう第2の半導体膜を成膜してa−si膜を55nmの膜厚に成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図。 図4のCVD装置を用いて、ジシランガスで55nmの膜厚にa−si膜を成膜した後、結晶化されたp−si膜を構成する各結晶粒を示す図。
符号の説明
1f…第1の半導体膜、1s…第2の半導体膜、1’…a−si膜(半導体膜)、 10…TFT基板、10’…大板基板、30…TFT(トランジスタ)、100…液晶装置(半導体装置)、200…CVD装置、210…ヒータ、T…設定厚さ、T1…第1の膜厚、T2…第2の膜厚、R…平均結晶粒径。

Claims (6)

  1. 基板上にトランジスタを構成する半導体膜をCVD装置で成膜する半導体装置の製造方法であって、
    前記基板を、前記CVD装置内に導入して、ヒータ上に載置し、前記ヒータを加熱することによって前記基板を設定された成膜温度まで加熱する加熱工程と、
    前記CVD装置内にモノシランガスを導入して、前記基板上に、非晶質の第1の半導体膜を第1の膜厚に成膜する第1の成膜工程と、
    前記CVD装置内にジシランガスを導入して、前記第1の半導体膜上に、非晶質の第2の半導体膜を前記第1の膜厚よりも厚い第2の膜厚に成膜して、前記第1の半導体膜及び前記第2の半導体膜により、前記半導体膜を設定厚さに形成する第2の成膜工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記CVD装置は、枚葉式の減圧CVD装置であることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第1の膜厚は、5nm〜20nmの膜厚であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
  4. 前記第2の成膜工程後、非晶質の前記半導体膜を結晶化させる結晶化工程をさらに具備し、
    前記第1の成膜工程及び前記第2の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜の面内における最大膜厚値から最小膜厚値を引いた値に対し前記面内における2倍の平均膜厚値を割った値から求めた面内均一性を、4%以下に調整することを特徴とする請求項1〜3のいずれかに記載の半導体装置の製造方法。
  5. 前記第1の成膜工程及び前記第2の成膜工程を行うことにより、前記結晶化工程後、前記半導体膜を構成する結晶の平均粒径を、直径0.2μm〜0.6μmに調整することを特徴とする請求項4に記載の半導体装置の製造方法。
  6. 請求項1〜5のいずれかに記載の半導体装置の製造方法を、電気光学装置に用いる基板上に前記半導体膜を成膜する工程に用いることを特徴とする電気光学装置の製造方法。
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