JP2009192396A - 半導体試験装置 - Google Patents
半導体試験装置 Download PDFInfo
- Publication number
- JP2009192396A JP2009192396A JP2008034047A JP2008034047A JP2009192396A JP 2009192396 A JP2009192396 A JP 2009192396A JP 2008034047 A JP2008034047 A JP 2008034047A JP 2008034047 A JP2008034047 A JP 2008034047A JP 2009192396 A JP2009192396 A JP 2009192396A
- Authority
- JP
- Japan
- Prior art keywords
- relay
- switch means
- high voltage
- dut
- path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
【課題】 論理パターン試験における高電圧割り込み径路の影響を低減し、DUTに印加する信号の波形品質が向上した半導体試験装置を提供する。
【解決手段】 第1のスイッチ手段2を介してDUTに論理レベル信号を印加するドライバ1と、第2のスイッチ手段4を介してDUTに所定の高電圧レベル信号を印加する高電圧ドライバ3と、第3のスイッチ手段7を介してDUTにDCレベル信号を印加するDC計測ユニット5とを具備する半導体試験装置に於いて、DC計測ユニット5と第3のスイッチ手段7との間に接続される第4のスイッチ手段14を備え、第3のスイッチ手段7と第4のスイッチ手段14との接続点に第2のスイッチ手段4を介して高電圧ドライバ3が接続されることを特徴とする。
【選択図】 図1
【解決手段】 第1のスイッチ手段2を介してDUTに論理レベル信号を印加するドライバ1と、第2のスイッチ手段4を介してDUTに所定の高電圧レベル信号を印加する高電圧ドライバ3と、第3のスイッチ手段7を介してDUTにDCレベル信号を印加するDC計測ユニット5とを具備する半導体試験装置に於いて、DC計測ユニット5と第3のスイッチ手段7との間に接続される第4のスイッチ手段14を備え、第3のスイッチ手段7と第4のスイッチ手段14との接続点に第2のスイッチ手段4を介して高電圧ドライバ3が接続されることを特徴とする。
【選択図】 図1
Description
本発明は、被測定デバイスに高電圧を印加する高電圧割り込み径路を有する半導体試験装置に関する。
半導体試験装置において、ピンエレクトロニクス部は被測定デバイス(以下DUTと記す)への信号の印加、および、DUTから発生される信号の計測を行い、DUTの動作ならびに信号の状態を計測して良否を判定する機能を有する。この場合、フラッシュメモリ等、高電圧印加が必要なデバイスに対し、高電圧割り込み径路をピンエレクトロニクス部に設けている。
図5は、従来の半導体試験装置に於ける、高電圧割り込み径路を有するピンエレクトロニクス部の構成を示す構成説明図である。
ドライバ1は所定個数設けられ、測定パターンの論理値に対応した論理レベル信号を出力する。出力リレー2は、ドライバ1とDUTとの間に接続される第1のスイッチ手段を構成し、論理レベル信号をDUTに印加する場合にオンとなる。アナログコンパレータ(以下コンパレータと記す)10は所定個数設けられ、DUTからの応答信号を基準値と比較する。
高電圧ドライバ3は所定個数設けられ、所定の高電圧レベル信号を発生、出力する。高電圧径路出力リレー4は、高電圧ドライバ3とDUTとの間に接続される第2のスイッチ手段を構成し、高電圧ドライバ3の割り込みにより高電圧レベル信号をDUTに印加する場合にオンとなる。
DC計測ユニット5は、DCレベル信号の発生、出力および測定を行う。フォースリレー7は、DC計測ユニット5のフォース線6とDUTとの間に接続される第3のスイッチ手段を構成する。センスリレー9は、DC計測ユニット5のセンス線8とDUTとの間に抵抗R1を介して接続される。ここで、抵抗R1は、センスリレー9の端子間容量による悪影響を低減するためのセンス径路用抵抗である。
なお、ピンエレクトロニクス部にはこれ以外にタイミング発生などの機能を有する場合があるが、ここでは省略する。
また、上記の各リレーにはリードリレーなど機械接点を持つもの(メカニカルリレー)や、半導体リレーなど接続・非接続の状態を作り出せる任意のスイッチ手段を用いることができる。
図1装置の動作を次に説明する。
論理パターンによる機能試験を行う場合、フォースリレー7、センスリレー9、高電圧径路出力リレー4はオフとなり、出力リレー2はオンとなる。ドライバ1から出力された論理レベル信号は、論理パターン試験径路(以下X径路と記す)11で示すように、出力リレー2を経由してDUTに印加される。DUTから出力される応答信号はコンパレータ10で基準値と比較されて論理信号に変換され、周知の方法で期待値パターンと比較される(図示せず)。
高電圧ドライバ3の割り込みを行う場合は、フォースリレー7、センスリレー9、出力リレー2はオフとなり、高電圧径路出力リレー4はオンとなる。高電圧ドライバ3から出力された高電圧レベル信号は、高電圧割り込み径路(以下Y径路と記す)12に示す様に、高電圧径路出力リレー4を経由してDUTに印加される。
DC測定を行う場合、出力リレー2、高電圧径路出力リレー4はオフとなり、フォースリレー7、センスリレー9はオンとなる。DC計測ユニット5からフォース線6に出力されたDCレベル信号は、DC径路13に示すように、フォースリレー7を経由してDUTに印加され、センス径路用抵抗R1、センスリレー9、センス線8を経由して測定される。
以上のように、図1の装置では、リレーの切り替えにより、機能毎の径路を切り替えている。
半導体試験装置に関連する先行技術文献としては次のようなものがある。
各リレー2、4、7、9は通常メカニカルリレーを使用するが、寿命品であり高価なため、近年では、安価で高寿命の半導体リレーを使用することが多い。しかし、半導体リレーはスイッチオフ時に容量(端子間容量、以下オフ容量と記す)と等価となってしまう特徴がある。
図5のX径路を使用する場合、高電圧径路出力リレー4、フォースリレー7、センスリレー9はスイッチオフとなるので、そのオフ容量C1、C2、C3がX径路に対し、並列に接続されるようになる。それらは高速線路に対してインピーダンス不整合による反射の要因となり、このためDUTへ印加するドライバ1出力波形の品質が悪化する。
近年のDUTは立ち上がり/立ち下りが急峻な高速波形が要求されてきているため、DUTに伝播するドライバ1出力波形の品質劣化要因は極力取り除いた方が良い。
この場合、センスリレー9に関しては、センス径路用抵抗R1を追加することで、X径路に対しオフ容量C3の影響を低減することが可能であるが、回路構成上、フォースリレー7、高電圧径路出力リレー4に関しては線路特性インピーダンスに対して十分大きな抵抗等を追加することはできない。
たとえメカニカルリレーを用いた場合であっても、X径路11に対して、メカニカルリレーの実装PADやスルーホール等が高速信号の反射の要因となるので、ドライバ1出力波形の品質は悪化する恐れがある。
本発明はこのような課題を解決しようとするもので、論理パターン試験における高電圧割り込み径路の影響を低減し、DUTに印加する信号の波形品質が向上した半導体試験装置を提供することを目的とする。
このような課題を達成するために、本発明のうち請求項1記載の発明は、
第1のスイッチ手段を介してDUTに論理レベル信号を印加するドライバと、第2のスイッチ手段を介してDUTに所定の高電圧レベル信号を印加する高電圧ドライバと、第3のスイッチ手段を介してDUTにDCレベル信号を印加するDC計測ユニットとを具備する半導体試験装置に於いて、
前記DC計測ユニットと前記第3のスイッチ手段との間に接続される第4のスイッチ手段を備え、
前記第3のスイッチ手段と前記第4のスイッチ手段との接続点に前記第2のスイッチ手段を介して前記高電圧ドライバが接続される
ことを特徴とする。
第1のスイッチ手段を介してDUTに論理レベル信号を印加するドライバと、第2のスイッチ手段を介してDUTに所定の高電圧レベル信号を印加する高電圧ドライバと、第3のスイッチ手段を介してDUTにDCレベル信号を印加するDC計測ユニットとを具備する半導体試験装置に於いて、
前記DC計測ユニットと前記第3のスイッチ手段との間に接続される第4のスイッチ手段を備え、
前記第3のスイッチ手段と前記第4のスイッチ手段との接続点に前記第2のスイッチ手段を介して前記高電圧ドライバが接続される
ことを特徴とする。
請求項2記載の発明は、
請求項1記載の半導体試験装置において、
前記第2のスイッチ手段および前記第4のスイッチ手段としてリレーを用いたことを特徴とする。
請求項1記載の半導体試験装置において、
前記第2のスイッチ手段および前記第4のスイッチ手段としてリレーを用いたことを特徴とする。
請求項3記載の発明は、
請求項1記載の半導体試験装置において、
前記第2のスイッチ手段および前記第4のスイッチ手段としてアナログスイッチを用いたことを特徴とする。
請求項1記載の半導体試験装置において、
前記第2のスイッチ手段および前記第4のスイッチ手段としてアナログスイッチを用いたことを特徴とする。
請求項4記載の発明は、
請求項1記載の半導体試験装置において、
前記第2のスイッチ手段および前記第4のスイッチ手段としてダイオードブリッジを用いたことを特徴とする。
請求項1記載の半導体試験装置において、
前記第2のスイッチ手段および前記第4のスイッチ手段としてダイオードブリッジを用いたことを特徴とする。
以上説明したことから明らかなように、本発明によれば、第1のスイッチ手段を介してDUTに論理レベル信号を印加するドライバと、第2のスイッチ手段を介してDUTに所定の高電圧レベル信号を印加する高電圧ドライバと、第3のスイッチ手段を介してDUTにDCレベル信号を印加するDC計測ユニットとを具備する半導体試験装置に於いて、前記DC計測ユニットと前記第3のスイッチ手段との間に接続される第4のスイッチ手段を備え、前記第3のスイッチ手段と前記第4のスイッチ手段との接続点に前記第2のスイッチ手段を介して前記高電圧ドライバが接続されることにより、論理パターン試験における高電圧割り込み径路の影響を低減し、DUTに印加する信号の波形品質が向上した半導体試験装置を提供することができる。
以下本発明の実施の形態について図面を用いて詳細に説明する。
図1は本発明の実施の形態に係る半導体試験装置の一実施例を示す構成回路図である。図5と同じ部分は同一の記号を付して重複する説明は省略する。
DC計測ユニット切断リレー14は、DC計測ユニット5のフォース線6とフォースリレー7(第3のスイッチ手段)との間を接続する第4のスイッチ手段を構成する。
フォースリレー7とDC計測ユニット切断リレー14との接続点に高電圧径路出力リレー4(第2のスイッチ手段)を介して高電圧ドライバ3が接続される。
図1装置の動作を次に説明する。
論理パターンによる機能試験を行う場合、フォースリレー7、DC計測ユニット切断リレー14、センスリレー9、高電圧径路出力リレー4はオフとなり、出力リレー2はオンとなる。ドライバ1から出力された論理レベル信号は、X径路11で示すように、出力リレー2を経由してDUTに印加される。DUTから出力される応答信号はコンパレータ10で基準値とアナログ比較されて論理信号に変換された後、期待値パターンと論理比較される(図示せず)。
高電圧ドライバ3の割り込みを行う場合は、センスリレー9、出力リレー2、DC計測ユニット切断リレー14はオフとなり、高電圧径路出力リレー4、フォースリレー7はオンとなる。高電圧ドライバ3から出力された高電圧レベル信号は、Z径路15に示す様に、高電圧径路出力リレー4とフォースリレー7を経由してDUTに印加される。
DC測定を行う場合、出力リレー2、高電圧径路出力リレー4はオフとなり、DC計測ユニット切断リレー14、フォースリレー7、センスリレー9はオンとなる。DC計測ユニット5からフォース線6に出力されたDCレベル信号は、フォース線6、DC計測ユニット切断リレー14、フォースリレー7を経由してDUTに印加され、センス径路用抵抗R1、センスリレー9、センス線8を経由してDC計測ユニット5で測定される。上記で、各リレーの制御はCPUにより行われる。
図2は、X径路11に並列に入るリレーのオフ容量を(a)図5従来装置の場合と(b)図1装置の場合とで影響比較するための動作説明図である。
図2(a)の場合、Z径路11のK点における並列容量(CK1)は高電圧径路出力リレー4のオフ容量(C1)とフォースリレー7のオフ容量(C2)との足し合わせとなり、
CK1 = C1 + C2 (1)
で表される。
CK1 = C1 + C2 (1)
で表される。
一方、図2(b)の場合は、K点における容量(CK2)は高電圧径路出力リレー4のオフ容量(C1)とDC計測ユニット切断リレー14のオフ容量(C3)との並列接続と、フォースリレー7のオフ容量(C2)との直列接続となるので、
CK2 =[1/C2+1/(C1+C3)]−1 (2)
と表される。
CK2 =[1/C2+1/(C1+C3)]−1 (2)
と表される。
(1)(2)式より CK1 > CK2
という関係が成り立ち、図1装置の場合のK点における容量(CK2)を図5装置の場合のK点における並列容量(CK1)より常に小さくすることができる。これは、K点における並列容量は、従来の図5装置ではオフ容量C1がC2と並列に入っていたのでC2より大きくなっていたが、図1装置ではオフ容量C1がC3とともにC2と直列に入るためC2よりも小さくなることによる。
という関係が成り立ち、図1装置の場合のK点における容量(CK2)を図5装置の場合のK点における並列容量(CK1)より常に小さくすることができる。これは、K点における並列容量は、従来の図5装置ではオフ容量C1がC2と並列に入っていたのでC2より大きくなっていたが、図1装置ではオフ容量C1がC3とともにC2と直列に入るためC2よりも小さくなることによる。
上記のような構成の半導体試験装置によれば、高電圧印加の径路接続を変え、リレーを一個追加するのみの簡易変更で、高速線路(X径路)に対する高電圧割り込み径路の影響を低減することができるので、インピーダンス不整合による反射を減少させ、ドライバ1から出力される信号波形の品質劣化を低減することができる。
なお、図1では高電圧径路出力リレー4とDC計測ユニット切断リレー14に半導体リレーやメカニカルリレーを想定しているが、この2箇所の切り替え部においてはリレー以外のスイッチ手段を用いてもよい。すなわち、フォースリレー7に関しては、ドライバ1とDUT間の高速線路(X径路)に直接接続するため、低キャパシタンス(C2)のスイッチ手段が必要になってくるが、高電圧径路出力リレー4およびDC計測ユニット切断リレー14に関しては、上記(2)式が示すように、フォースリレー7に比べK点容量CK2に対するオフ容量C1,C3の影響が少ないため、スイッチ手段の種類は限定されず、下記の条件(A)(B)を満足する任意のスイッチ手段が使用可能である。
(A)高電圧径路出力スイッチ手段(第2のスイッチ手段):スイッチオフ時のリーク電流が低いこと。本スイッチ手段はDCテストを行う際オフしているが、DCテストの精度に影響がないよう、オフリークの精度が求められる。
(B)DC計測ユニット切断スイッチ手段(第4のスイッチ手段):フォースリレー7と同様の電流が流せる必要がある。本スイッチ手段は、フォース線上に位置するため、DCテストを行う際に必要な電流量が流せる必要がある。
(A)高電圧径路出力スイッチ手段(第2のスイッチ手段):スイッチオフ時のリーク電流が低いこと。本スイッチ手段はDCテストを行う際オフしているが、DCテストの精度に影響がないよう、オフリークの精度が求められる。
(B)DC計測ユニット切断スイッチ手段(第4のスイッチ手段):フォースリレー7と同様の電流が流せる必要がある。本スイッチ手段は、フォース線上に位置するため、DCテストを行う際に必要な電流量が流せる必要がある。
図3は図1装置の第1の変形例で、高電圧径路出力スイッチ手段およびDC計測ユニット切断スイッチ手段としてアナログスイッチを用いたものを示す構成回路図である。図1と同じ部分は同一の記号を付して重複する説明は省略する。
高電圧径路出力用スイッチ4aおよびDC計測ユニット切断用スイッチ14aはそれぞれ第2のスイッチ手段および第4のスイッチ手段を構成する、並列接続されたNチャネルMOSFET及びPチャネルMOSFETからなる標準的なアナログスイッチであり、それぞれスイッチ4a用制御信号、スイッチ14a用制御信号により制御される。
図4は図1装置の第2の変形例で、高電圧径路出力スイッチ手段およびDC計測ユニット切断スイッチ手段としてダイオードブリッジを用いたものを示す構成回路図である。図1と同じ部分は同一の記号を付して重複する説明は省略する。
高電圧径路出力用ダイオードブリッジ回路4bおよびDC計測ユニット切断用ダイオードブリッジ回路14bは、それぞれ第2のスイッチ手段および第4のスイッチ手段を構成する周知のダイオードブリッジ回路である。
高電圧径路出力用ダイオードブリッジ回路4bにおいて、ダイオードD1,D2の直列回路と、ダイオードD3,D4の直列回路は並列に接続されてダイオードブリッジ回路を構成し、ダイオードD1,D3のアノード側に正側電流源I1が、ダイオードD2,D4のカソード側に負側電流源I2が接続される。ダイオードD1,D3のアノード側と電流源I2のシンク側とは制御スイッチSW1で接続され、電流源I1のソース側とダイオードD2,D4のカソード側とは制御スイッチSW2で接続される。
高電圧径路出力用ダイオードブリッジ回路4b内のスイッチSW1、SW2がオフ時にはダイオードD1〜D4はオンとなり、高電圧径路出力用ダイオードブリッジ回路4bの入出力A点とB点とは接続状態となる。
また、スイッチSW1、SW2がオン時には、ダイオードD1〜D4がオフとなり、A点とB点とは切断状態となる。
なお、DC計測ユニット切断用ダイオードブリッジ回路14bも高電圧径路出力用ダイオードブリッジ回路4bと同様の動作で切り替えを行う。
上記の各変形例で用いたアナログスイッチや、ダイオードブリッジによるスイッチ手段は、半導体リレーまたはメカニカルリレーに比較して高速の切り替えが可能であるため、半導体試験装置のテスト高速化を実現することができる。
1 ドライバ
2 第1のスイッチ手段
3 高電圧ドライバ
4,4a,4b 第2のスイッチ手段
5 DC計測ユニット
7 第3のスイッチ手段
14,14a,14b 第4のスイッチ手段
2 第1のスイッチ手段
3 高電圧ドライバ
4,4a,4b 第2のスイッチ手段
5 DC計測ユニット
7 第3のスイッチ手段
14,14a,14b 第4のスイッチ手段
Claims (4)
- 第1のスイッチ手段を介してDUTに論理レベル信号を印加するドライバと、第2のスイッチ手段を介してDUTに所定の高電圧レベル信号を印加する高電圧ドライバと、第3のスイッチ手段を介してDUTにDCレベル信号を印加するDC計測ユニットとを具備する半導体試験装置に於いて、
前記DC計測ユニットと前記第3のスイッチ手段との間に接続される第4のスイッチ手段を備え、
前記第3のスイッチ手段と前記第4のスイッチ手段との接続点に前記第2のスイッチ手段を介して前記高電圧ドライバが接続される
ことを特徴とする半導体試験装置。 - 前記第2のスイッチ手段および前記第4のスイッチ手段としてリレーを用いたことを特徴とする請求項1記載の半導体試験装置。
- 前記第2のスイッチ手段および前記第4のスイッチ手段としてアナログスイッチを用いたことを特徴とする請求項1記載の半導体試験装置。
- 前記第2のスイッチ手段および前記第4のスイッチ手段としてダイオードブリッジを用いたことを特徴とする請求項1記載の半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008034047A JP2009192396A (ja) | 2008-02-15 | 2008-02-15 | 半導体試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008034047A JP2009192396A (ja) | 2008-02-15 | 2008-02-15 | 半導体試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009192396A true JP2009192396A (ja) | 2009-08-27 |
Family
ID=41074538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008034047A Pending JP2009192396A (ja) | 2008-02-15 | 2008-02-15 | 半導体試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009192396A (ja) |
-
2008
- 2008-02-15 JP JP2008034047A patent/JP2009192396A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5566412B2 (ja) | パワー半導体用試験装置 | |
JP5375438B2 (ja) | 劣化検出回路、劣化検出システム及び劣化検出方法 | |
US7622953B2 (en) | Test circuit, selector, and semiconductor integrated circuit | |
JP2010210238A (ja) | プローブカード、それを備えた半導体検査装置及びプローブカードのヒューズチェック方法 | |
JP2006343146A (ja) | 試験装置 | |
KR101724551B1 (ko) | 반도체 테스트 디바이스 인터페이스 보드 | |
JP2010230668A (ja) | 試験装置およびドライバ回路 | |
JP2009192396A (ja) | 半導体試験装置 | |
JP6242183B2 (ja) | 半導体集積回路及び該半導体集積回路の試験方法並びに該半導体集積回路におけるラッシュカレントの抑制方法 | |
JP2008102060A (ja) | 半導体試験装置のタイミング校正回路及びタイミング校正方法 | |
KR101297657B1 (ko) | 반도체 테스트 스위치 회로 | |
JP6143617B2 (ja) | 回路基板検査装置 | |
JP6107434B2 (ja) | 駆動装置及び電力変換装置 | |
JP6189199B2 (ja) | コンタクト検査装置、コンタクト検査方法及び電子部品 | |
JP2009025054A (ja) | 半導体検査回路、および半導体検査方法 | |
JP2007333536A (ja) | 差動信号出力回路のdc特性テスト回路 | |
JP2009236516A (ja) | タイミング校正機能を具備した半導体試験装置 | |
JP2001296334A (ja) | 集積回路および故障検出方法 | |
JP6138640B2 (ja) | 回路基板検査装置 | |
JP2004170126A (ja) | ノード論理固定回路およびiddq試験方法 | |
JP2008164543A (ja) | 半導体試験装置 | |
JP2007183188A (ja) | 半導体試験システム、テストパターン生成方法及びテストパターン生成プログラム | |
JP2010223791A (ja) | 半導体装置及びその検査方法 | |
JP2015021798A (ja) | 半導体試験装置 | |
JP2007206012A (ja) | 負荷電流検出回路およびこれを用いた異常判定装置 |