JP2009189108A - スイッチング電源 - Google Patents

Abstract

【課題】電流共振型のスイッチング電源で、スタンバイ時の電力消費を抑制し、また、誤動作なくバースト動作で制御できるようにする。
【解決手段】 バーストモードの動作の開始時には、ＭＯＳ−ＦＥＴ４３０をオンし、発振動作が停止させ、電源制御がオープンになり、二次側ＦＢ端子の電圧が所定のリファレンス電圧より高くなると、ＭＯＳ−ＦＥＴ４３０がオフさせ、発振動作が開始させる制御を繰り返す。発振動作を再開させるとき、ＭＯＳ−ＦＥＴ４１０がオンして、ソフトスタートの時間を速くする。スタンバイ時には、間欠動作となるので、消費電力の低減が図れる。スタンバイ時にも、ＦＢ端子の電圧を検出しているため、出力電圧を所望の電圧に維持できる。バーストモードはＦＢ端子の電圧検出であり、通常の動作時には、ＦＢ端子からの電流検出であるので、誤動作が防げ、信頼性が向上する。
【選択図】図５

Description

本発明は、電流共振型のスイッチング電源に関するもので、特に、スタンバイ時の消費電力の軽減に係わる。

図８に示すように、電流共振型のスイッチング電源は、ハイサイド側のスイッチング用のＭＯＳ−ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ)５０１と、ローサイド側のスイッチング用のＭＯＳ−ＦＥＴ５０２と、共振コンデンサ５０３と、トランス５０４と、出力整流用のダイオード５０５、５０６とを有し、トランス５０４の一次側の巻線をＭＯＳ−ＦＥＴ５０１及び５０２でスイッチングし、二次側巻線からの出力を、ダイオード５０５、５０６で整流して、取り出している。

このような電流共振型のスイッチング電源は、回路を流れる電流が正弦波となるので、輻射ノイズの発生が小さく、また、疑似共振型のスイッチング電源と比べて高効率である。

ところが、従来の電流共振型のスイッチング電源は、負荷が小さくなると、二次側で出力する電流に対する励磁電流の割合が大きくなり、効率が低下する。このため、電子機器のスタンバイ時の消費電力が大きくなるという問題が生じてくる。

すなわち、電流共振型のスイッチング電源では、二次側に伝えるエネルギーとなる電流の他に、共振により一次側だけを流れている励磁電流が流れる。この共振による励磁電流は、負荷で消費される電流に係わらず流れ続ける。したがって、軽負荷のときには、共振による励磁電流による効率の低下が相対的に大きくなる。

電子機器では、スタンバイ時に、最低限の回路以外への電流の供給が停止され、軽負荷となる。このとき、電流共振型のスイッチング電源を用いた電子機器では、共振による励磁電流が流れ続け、スタンバイ時の消費電力が大きくなるという問題を生じさせる。

そこで、従来、例えば特許文献１に示されるように、軽負荷か重負荷かを検出し、軽負荷か重負荷かに応じて、スイッチング用のＭＯＳ−ＦＥＴのオン期間を制御して、二次側巻線の検出電流に応じて、効率の低下を防ぐようにしたものが提案されている。
特開２００２−１７６７７１号公報

上述のように、従来の電流共振型のスイッチング電源は、輻射ノイズの発生が少ないが、軽負荷時の効率が悪く、スタンバイ時の電力消費が大きくなるという問題が生じる。

特許文献１に示されるものでは、二次側巻線の検出電流に応じて、スイッチング用のＭＯＳ−ＦＥＴのオン期間を制御しているが、この構成では、スタンバイ時に、バースト周波数に制限があるため、スタンバイ時の電力消費の低減に限界がある。

そこで、本発明は、上述の課題を鑑みてなされたものであり、電流共振型のスイッチング電源において、スタンバイ時の電力消費を抑制でき、また、スタンバイ時に誤動作なくバースト動作に制御できるようにしたスイッチング電源を提供することを目的とする。

本発明は、上述の課題を解決するために、以下の事項を提案している。

（１）本発明は、電流共振型のスイッチング電源において、発振器を連続的に動作させて電源制御を行う通常モードと、前記発振器を間欠的に動作させて電源制御を行うバーストモードとを設定する設定手段と、前記バーストモードに設定されると、二次側の出力電圧を検出し、前記二次側の出力電圧が低下したときに、前記スイッチングパルスの発振器の発振動作を開始させ、前記二次側の出力電圧が復帰したときに、前記スイッチングパルスの発振器の発振動作を停止させるバースト動作設定手段と、を備えるようにしたことを特徴とするスイッチング電源を提案している。

この発明によれば、二次側の出力電圧を検出することで、電源制御を間欠的に停止させているので、スタンバイ時の消費電力の低減を図ることができる。

（２）本発明は、（１）のスイッチング電源について、前記バースト動作設定手段が、フィードバック電圧を第１の閾値と比較する第１の比較手段と、前記フィードバック電圧を第２の閾値と比較する第２の比較手段とを備え、前記二次側の出力電圧が低下して前記フィードバック電圧が前記第１の閾値まで上昇したときに、前記スイッチングパルスの発振器の動作を開始させ、前記二次側の出力電圧が復帰して前記フィードバック電圧が前記第２の閾値まで下降したときに、前記スイッチングパルスの発振器の動作を停止させることを特徴とする請求項１に記載のスイッチング電源を提案している。

この発明によれば、フィードバック電圧を検出することにより、二次側の出力電圧を検出して、電源制御を間欠的に停止させることができる。

（３）本発明は、（１）のスイッチング電源について、前記バーストモードでスイッチングパルスの発振器の動作を開始させるときに、ソフトスタート時間を通常の起動時より短くすることを特徴とするスイッチング電源を提案している。

この発明では、バーストモードでスイッチングパルスの発振器の動作を開始させるときに、ソフトスタート時間を通常の起動時より短くするようにしている。したがって、スイッチングパルスの発振器の動作を開始させるときに、ソフトスタート時間が通常の起動時より短くすることで、効率の改善を図ることができる。

本発明によれば、二次側のフィードバック電圧を検出することで、電源制御を間欠的に停止させているので、スタンバイ時の消費電力の低減を図ることができるという効果がある。また、発振器の動作を停止しているときにも、二次側のフィードバック電圧を検出することで、出力電圧を所望の電圧に設定することができるという効果がある。さらに、スイッチングパルスの発振器の動作を開始させるときに、ソフトスタート時間が通常の起動時より短くすることで、効率の改善を図ることができるという効果がある。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。

＜スイッチング電源の構成＞
図１は、本発明が適用できるスイッチング電源の一例である。
図１において、電源入力端子１ａと電源入力端子１ｂとの間に、平滑コンデンサ２が接続される。電源入力端子１ａは、入力電源ライン３に接続される。電源入力端子１ｂは接地される。入力電源ライン３と接地間に、ＭＯＳ−ＦＥＴ１１と、ＭＯＳ−ＦＥＴ１２とが直列に接続される。

ＭＯＳ−ＦＥＴ１１とＭＯＳ−ＦＥＴ１２との接続点がトランス４の一次側巻線Ｎｐ１の一端に接続される。トランス４の一次側巻線Ｎｐ１の他端は、共振コンデンサ５、抵抗６を介して接地される。

ＭＯＳ−ＦＥＴ１１のゲートには、電源制御回路７のＶＧＨ端子から、ハイサイド側のスイッチングパルスＶＧＨが供給される。ＭＯＳＦＥＴ−１２のゲートには、電源制御回路７のＶＧＬ端子から、ローサイド側のスイッチングパルスＶＧＬが供給される。ＭＯＳ−ＦＥＴ１１とＭＯＳＦＥＴ−１２との接続点は、電源制御回路７のＶｓ端子に接続される。

入力電源ライン３と接地間に、抵抗８と抵抗９との直列接続が接続される。抵抗８と抵抗９との接続点からの入力検出電圧が電源制御回路７のＶｓｅｎ端子に供給される。

トランス４の二次側巻線Ｎｓ１の一端は、ダイオード１３のアノードに接続される。トランス４の二次側巻線Ｎｓ２の一端は、ダイオード１４のアノードに接続される。ダイオード１３のカソードとダイオード１４のカソードとが出力電源ライン１５に接続される。

トランス４の二次側巻線Ｎｓ１とＮｓ２との接続点は、出力電源ライン１６に接続される。出力電源ライン１５と出力電源ライン１６との間に、平滑コンデンサ１７が接続される。出力電源ライン１５と出力電源ライン１６との間に、負荷回路２０が接続される。

出力電源ライン１５と出力電源ライン１６との間の出力は、出力検出回路２１で検出される。出力検出回路２１からの検出出力は、フォトカップラ２２を介して、電源制御回路７のＦＢ端子にフィードバックされる。

また、電源制御回路７のＣｔ端子と接地間には、発振調整用のコンデンサ２３が接続される。電源制御回路７のＲｔ端子と接地間には、発振調整用の抵抗２４が接続される。電源制御回路７のＧＮＤ端子は接地される。電源制御回路７のＳＳ端子と接地間に、コンデンサ２５が接続される。

かかるスイッチング電源では、電源制御回路７のＶＧＨ端子及びＶＧＬ端子から、ハイサイド側のＭＯＳＦＥＴ−１１及びローサイド側のＭＯＳＦＥＴ−１２に対するスイッチングパルスＶＧＨ及びＶＧＬが出力される。このスイッチングパルスＶＧＨ及びＶＧＬにより、ハイサイド側のＭＯＳＦＥＴ１１及びローサイド側のＭＯＳＦＥＴ１２が交互にスイッチングされ、トランス４の一次側巻線Ｎｐ１に電磁エネルギーが蓄えられ、この電磁エネルギーが二次側巻線Ｎｓ１、Ｎｓ２に伝えられる。

トランス４の二次側の出力は、ダイオード１３、１４で整流され、負荷回路２０に送られる。また、トランス４の二次側の出力電圧は、出力検出回路２１で検出される。この検出出力は、フォトカップラ２２を介して、電源制御回路７のＦＢ端子にフィードバックされる。電源制御回路７では、このＦＢ端子にフィードバックされてきた検出電流に基づいて、スイッチングパルスの周波数が制御される。

＜電源制御回路の構成＞
図２は、上述のスイッチング電源回路の電源制御回路７の構成を示すものである。
電源制御回路７は集積回路化されており、図２に示すように、発振器１０１と、ソフトスタート回路１０２と、ＯＣＰ回路１０３と、電圧検出回路１０４と、制御回路１０５とを含んでいる。

発振器１０１は、ＦＢ端子の検出出力に応じた発振周波数で、スイッチングパルスを生成するための信号を発振している。この発振器１０１の時定数は、Ｃｔ端子に接続される抵抗と、ＲＴ端子に接続されるコンデンサにより設定できる。

ソフトスタート回路１０２は、ＳＳ端子の電圧により、発振器１０１の発振周波数を高い周波数から徐々に低い周波数に設定して、ソフトスタートを行っている。ソフトスタート回路１０２の時定数は、ＳＳ端子に接続されるコンデンサにより設定できる。

ＯＣＰ回路１０３は、スイッチング用のＭＯＳ−ＦＥＴに流れる電流を検出している。電圧検出回路１０４は、Ｖｓｅｎ端子の電圧に応じて、発振器１０１の動作をオン／オフさせている。制御回路１０５は、発振器１０１の信号から、スイッチングパルスＶＧＨ及びＶＧＬを生成している。

＜発振器の構成＞
図３は、上述のスイッチング電源回路の電源制御回路７における発振器１０１の基本構成を示すものである。

図１に示したように、電源制御回路７のＣｔ端子にはコンデンサ２３が接続され、Ｒｔ端子には、抵抗２４が接続されている。また、ＦＢ端子には、フォトカップラ２２が接続されている。

図３において、演算増幅器２０１はボルテージフォロワ回路を構成しており、演算増幅器２０１の非反転入力には、トランジスタ２０２のベースが接続されると共に、基準電源２００が接続される。トランジスタ２０２のエミッタに、ＦＢ端子が接続される。演算増幅器２０１の出力端に、トランジスタ２０３のベースが接続される。

演算増幅器２０１と、演算増幅器２０１の非反転入力側のトランジスタ２０２と、演算増幅器２０１の出力側のトランジスタ２０３と、カレントミラー回路を構成するトランジスタ２０４及び２０５と、カレントミラー回路を構成するトランジスタ２０６及び２０７とからなる回路により、フォトカップラ２２からの検出電流に応じた充電電流が形成される。この充電電流により、Ｃｔ端子に接続されたコンデンサ２３が充電され、Ｃｔ端子の電圧が上昇していく。このときの時定数は、端子Ｒｔに接続された抵抗２４の抵抗値と、端子Ｃｔに接続されたコンデンサ２３の静電容量により設定できる。

Ｃｔ端子の電圧は、コンパレータ２１１及び２１２により検出される。コンパレータ２１１には、例えば３．０Ｖのリファレンス電圧が供給される。コンパレータ２１２には、例えば１．５Ｖのリファレンス電圧が供給される。

フォトカップラ２２からの検出電流に応じた充電電流によりコンデンサ２３が充電され、Ｃｔ端子の電圧は、図４（Ａ）に示すように、上昇していく。Ｃｔ端子の電圧が例えば３．０Ｖを越えると、図４（Ｂ）に示すように、コンパレータ２１１の出力がハイレベルになる。

コンパレータ２１１の出力は、ＲＳフリップフロップ２１３のセット入力に供給され、Ｃｔ端子の電圧が例えば３．０Ｖを越えてコンパレータ２１１の出力がハイレベルになると、図４（Ｄ）に示すように、ＲＳフリップフロップ２１３がセットされる。

ＲＳフリップフロップ２１３の出力は、カウンタ２１４のＣＬＫ端子に供給されると共に、抵抗２１８を介して、トランジスタ２１５のベースに供給される。

Ｃｔ端子の電圧が例えば３．０Ｖを越えてコンパレータ２１１の出力がハイレベルになると、図４（Ｄ）に示すように、ＲＳフリップフロップ２１３がセットされ、トランジスタ２１５がオンする。これにより、電流源２１７により、コンデンサ２３の電荷が放電され、図４（Ａ）に示すように、Ｃｔ端子の電圧が下降していく。

Ｃｔ端子の電圧が例えば１．５Ｖより下がると、図４（Ｃ）に示すように、コンパレータ２１２の出力がハイレベルになり、ＲＳフリップフロップ２１３がリセットされる。ＲＳフリップフロップ２１３がリセットされると、トランジスタ２１５がオフする。これにより、図４（Ａ）に示すように、コンデンサ２３に充電電流が流れ、Ｃｔ端子の電圧が上昇していく。以下、同様の動作が繰り返される。

また、ＲＳフリップフロップ２１３の出力は、カウンタ２１４のＣＬＫ端子に供給される。カウンタ２１４のビットＱＡ（最下位ビット）の出力は、ＲＳフリップフロップ２２１のセット入力に供給されると共に、インバータ２１６を介して、ＲＳフリップフロップ２２２のセット入力に供給される。ＲＳフリップフロップ２２１及び２２２のリセット入力には、ＲＳフリップフロップ２１３の出力が供給される。

ＲＳフリップフロップ２１３の出力により、図４（Ｅ）に示すようなタイミングで、カウンタ２１４のビットＱＡの出力が変化する。カウンタ２１４のビットＱＡの出力がハイレベルに変化するタイミングで、図４（Ｆ）に示すように、ＲＳフリップフロップ２２１の出力がハイレベルになる。ＲＳフリップフロップ２２１は、ＲＳフリップフロップ２１３の出力（図４（Ｄ））でリセットされる。このＲＳフリップフロップ２２１の出力は、ハイサイド側のスイッチングパルスＶＧＨとして出力される。

また、カウンタ２１４のビットＱＡの出力がローレベルに変化するタイミングで、図４（Ｇ）に示すように、ＲＳフリップフロップ２２２の出力がハイレベルになる。ＲＳフリップフロップ２２２は、ＲＳフリップフロップ２１３の出力（図４（Ｄ））でリセットされる。このＲＳフリップフロップ２２２の出力は、ローサイド側のスイッチングパルスＶＧＬとして出力される。

以下、上述の動作が繰り返されることで、図４（Ｆ）及び図４（Ｇ）に示すように、ＭＯＳ−ＦＥＴ１１及び１２に対するスイッチングパルスＶＧＨ及びＶＧＬが出力される。

図５は、本発明の実施形態を示すものである。
図５に示す本発明の実施形態は、上述のスイッチング電源において、スタンバイ時にスイッチング電源をバーストモードで動作させて、消費電力の低減を図るような、バースト動作設定回路として用いられる。

図５において、バーストオン／オフ端子４０１と接地間には、スイッチ４０２が設けられる。スイッチ４０２の一端は、電源と接地間に設けられた抵抗４０５とツェナダイオード４０６の接続点に接続される。

抵抗４０５とツェナダイオード４０６との接続点の出力は、インバータ４０７で反転されて、ＡＮＤゲート４０８の一方の入力端に供給されると共に、ＡＮＤゲート４０９の一方の入力端に供給される。また、この出力は、ＭＯＳ−ＦＥＴ４１０のゲートに供給される。

スイッチ４０２は、通常モードでの動作時にはオフされ、バーストモードでの動作時には、オンされる。このバーストモードのオン／オフ信号は、例えば、電子機器の内部の制御信号から取り出される。

例えば、電子機器がスタンバイ状態となると、バーストオン／オフ信号（図６（Ａ））がローレベルになる。このバーストオン／オフ信号は、インバータ４０７で反転され、インバータ４０７からは、図６（Ｂ）に示すような信号が出力される。

ＭＯＳ−ＦＥＴ４３０は、図２に示した電源制御回路７のＶｓｅｎ端子と接地間に設けられている。Ｖｓｅｎ端子は、電源制御回路７の電圧検出回路１０４に接続されており、ＭＯＳ−ＦＥＴ４３０のゲートにハイレベルが供給され、ＭＯＳ−ＦＥＴ４３０がオンすると、電源制御回路７の発振器１０１（図２参照）の発振動作が停止される。

電源制御回路７のＦＢ端子と接地間には、抵抗４１６とフォトカップラ２２とが接続される。抵抗４１６とフォトカップラ２２との接続点と接地間に、抵抗４１７と抵抗４１８とが接続される。抵抗４１７と抵抗４１８との接続点と接地間に、コンデンサ４１９が接続される。

抵抗４１７と抵抗４１８との接続点の出力がコンパレータ４２０の一方の入力に供給されると共に、コンパレータ４２１の一方の入力に供給される。

コンパレータ４２０の他方の入力には、例えば３．２Ｖのリファレンス電圧（第１の閾値）が供給される。コンパレータ４２０の出力は、Ｄフリップフロップ４１５のＣＬＫ端子に供給される。Ｄフリップフロップ４１５のＤ端子には、ハイレベルが供給される。

コンパレータ４２１の他方の入力には、例えば２．６Ｖのリファレンス電圧（第２の閾値）が供給される。コンパレータ４２１の出力は、ＡＮＤゲート４０８の他方の入力に供給される。

バーストモードの動作の開始時には、インバータ４０７の出力がハイレベルとなり、ＡＮＤゲート４０９の出力がハイレベルになり、ＭＯＳ−ＦＥＴ４３０がオンし、電源制御回路７の発振器１０１の発振動作が停止される。

電源制御回路７の発振器１０１の発振動作が停止されると、電源制御がオープンになり、二次側の出力電圧が下降する。二次側の出力電圧が下降するに従って、図６（Ｃ）に示すように、ＦＢ端子のフィードバック電圧が上昇していく。

ＦＢ端子の電圧（図６（Ｃ））が所定のリファレンス電圧（例えば３．２Ｖ）より高くなると、図６（Ｄ）に示すように、コンパレータ４２０の出力はハイレベルになる。

コンパレータ４２０の出力が立ち上がると、Ｄフリップフロップ４１５にハイレベルが取り込まれ、Ｄフリップフロップ４１５の反転出力は、ローレベルになる。

Ｄフリップフロップ４１５の反転出力がローレベルになると、ＡＮＤゲート４０９の出力はローレベルとなり、ＭＯＳ−ＦＥＴ４３０がオフし、電源制御回路７の発振器１０１の発振動作が再開される。

このとき、インバータ４０７の出力はハイレベルなので、ＭＯＳ−ＦＥＴ４１０がオンし、コンデンサ２５の充電時間が速くなり、ソフトスタートの時間が速くなる。

つまり、コンデンサ２５は、ソフトスタート用のコンデンサである。図２に示したように、ＳＳ端子は、電源制御回路７のソフトスタート回路１０２に接続されている。通常のスタート時には、図６（Ｂ）に示すように、インバータ４０７の出力はローレベルであり、ＭＯＳ−ＦＥＴ４１０はオフしている。このときには、電流源４１２からの電流がソフトスタート用のコンデンサ２５の充電電流となる。

バーストモードで発振動作を再開させるときには、図６（Ｂ）に示すように、インバータ４０７の出力はハイレベルになる。このため、ＭＯＳ−ＦＥＴ４１０がオンする。ＭＯＳ−ＦＥＴ４１０がオンすると、電流源４１１の電流と、電流源４１２からの電流とがソフトスタート用のコンデンサ２５の充電電流となる。このため、コンデンサ２５の充電時間が速くなり、ソフトスタートの時間が速くなる。

図５において、発振器１０１の発振動作が開始すると、二次側の出力電圧が上昇し、図６（Ｃ）に示すように、ＦＢ端子の電圧が下降していく。

ＦＢ端子の電圧が２．６Ｖ以下まで下降すると、図６（Ｅ）に示すように、コンパレータ４２１の出力がローレベルになる。このため、図６（Ｆ）に示すように、ＡＮＤゲート４０８の出力がローレベルになる。これにより、Ｄフリップフロップ４１５がクリアされる。

Ｄフリップフロップ４１５がクリアされると、Ｄフリップフロップ４１５の反転出力がハイレベルになり、図６（Ｇ）に示すように、ＡＮＤゲート４０９の出力はハイレベルになる。ＡＮＤゲート４０９の出力がハイレベルとなると、ＭＯＳ−ＦＥＴ４３０がオンし、電源制御回路７の発振器１０１の発振動作が停止される。

以下、同様に、バーストモードでの動作時には、ＦＢ端子の電圧が２．６Ｖより下がると、電源制御回路７の発振器１０１の発振動作が停止され、ＦＢ端子の電圧が３．２Ｖを越えると、電源制御回路７の発振器１０１の発振動作が再開する動作が繰り返される。発振動作を再開させるときには、ＭＯＳ−ＦＥＴ４１０をオンさせて、ソフトスタートの起動時間を短くするようにしている。

以上説明したように、本発明の実施形態では、バーストモードでの動作時には、二次側の出力電圧が低下して、ＦＢ端子の電圧が第１の閾値である３．２Ｖまで上昇したら、発振器１０１の動作を開始させ、二次側の出力電圧が復帰して、ＦＢ端子の電圧が第２の閾値２．６Ｖまで下降したら、発振器１０１の動作を停止させる動作を繰り返すようにしている。このように、本発明の実施の形態では、スタンバイ時には、バーストモードに設定して、発振器１０１を間欠的に停止させているので、スタンバイ時の消費電力の低減を図ることができる。また、スタンバイ時にも、ＦＢ端子の電圧を検出しているため、出力電圧を所望の電圧に維持できる。

なお、電源制御回路７の発振器１０１の発振動作が動作し、通常の電源制御動作を行っているときには、ＦＢ端子からの電流を検出して制御を行っている。通常の動作時には、ＦＢ端子からの電流検出であるから、ＦＢ端子の電圧変化で誤動作することはない。したがって、本発明の実施形態では、誤動作が防げ、信頼性が向上する。

また、上述のように、発振動作を再開させるときには、ＭＯＳ−ＦＥＴ４１０をオンさせて、ソフトスタートの起動時間を短くするようにしている。ソフトスタートでは、発振器１０１の発振周波数を高い周波数から徐々に低い周波数に設定しているが、このとき、共振外れを起こさないように、通常の起動時には、ソフトスタートの時間を長くしている。これに対して、バースト制御を行うときには、ソフトスタートの起動時間を短くしている。このため、発振している時間が短くなり、効率の改善が図れる。

＜入力電力と出力電力との関係＞
図７は、本発明の実施形態による効率の改善を示すグラフである。図７において、波線は通常動作での入力電力と出力電力との関係を示し、実線は、本発明の実施形態による入力電力と出力電力との関係を電力を示している。図７に示すグラフから、本発明の実施形態では、無負荷時の入力電力を０．６Ｗ程度に抑えることができる。

なお、本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。

本発明が適用できるスイッチング電源の一例の構成を示す接続図である。 本発明が適用できるスイッチング電源における電源制御回路の構成を示すブロック図である。 本発明が適用できるスイッチング電源における電源制御回路の発振器の構成を示す接続図である。 本発明が適用できるスイッチング電源における電源制御回路の発振器の動作説明に用いるタイミング図である。 本実施形態の構成を示す接続図である。 本実施形態の説明に用いる波形図である。 本実施形態の効果を示すグラフである。 従来のスイッチング電源の説明に用いる接続図である。

符号の説明

１ａ，１ｂ 電源入力端子
２ 平滑コンデンサ
４ トランス
５ 共振コンデンサ
７ 電源制御回路
１７ 平滑コンデンサ
２０ 負荷回路
２１ 出力検出回路
２２ フォトカップラ
１０１ 発振器
１０２ ソフトスタート回路
４０２ スイッチ
４１１、４１２ 電流源
４２０、４２１ コンパレータ

Claims (3)

1. 電流共振型のスイッチング電源において、
   発振器を連続的に動作させて電源制御を行う通常モードと、前記発振器を間欠的に動作させて電源制御を行うバーストモードとを設定する設定手段と、
   前記バーストモードに設定されると、二次側の出力電圧を検出し、前記二次側の出力電圧が低下したときに、前記スイッチングパルスの発振器の発振動作を開始させ、前記二次側の出力電圧が復帰したときに、前記スイッチングパルスの発振器の発振動作を停止させるバースト動作設定手段と、
   を備えるようにしたことを特徴とするスイッチング電源。
2. 前記バースト動作設定手段が、フィードバック電圧を第１の閾値と比較する第１の比較手段と、
   前記フィードバック電圧を第２の閾値と比較する第２の比較手段とを備え、
   前記二次側の出力電圧が低下して前記フィードバック電圧が前記第１の閾値まで上昇したときに、前記スイッチングパルスの発振器の動作を開始させ、前記二次側の出力電圧が復帰して前記フィードバック電圧が前記第２の閾値まで下降したときに、前記スイッチングパルスの発振器の動作を停止させることを特徴とする請求項１に記載のスイッチング電源。
3. 前記バーストモードでスイッチングパルスの発振器の動作を開始させるときに、ソフトスタート時間を通常の起動時より短くすることを特徴とする請求項１に記載のスイッチング電源。

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