JP5384973B2

JP5384973B2 - スイッチング電源

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Publication number: JP5384973B2
Application number: JP2009050099A
Authority: JP
Inventors: 純弥湧口; 修齊藤; 茂久田
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2009-03-04
Filing date: 2009-03-04
Publication date: 2014-01-08
Anticipated expiration: 2029-03-04
Also published as: JP2010206949A

Description

本発明は電流共振型のスイッチング電源に関し、特に、スタンバイ時の消費電力の軽減を実現するスイッチング電源に関する。

図１１に示すように、電流共振型のスイッチング電源は、ハイサイド側のスイッチング用のＭＯＳ−ＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ)５０１と、ローサイド側のスイッチング用のＭＯＳ−ＦＥＴ５０２と、共振コンデンサ５０３と、トランス５０４と、出力整流用のダイオード５０５、５０６とを有し、トランス５０４の一次側の巻線をＭＯＳ−ＦＥＴ５０１及び５０２でスイッチングし、二次側巻線からの出力を、ダイオード５０５、５０６で整流して、取り出している。

このような電流共振型のスイッチング電源は、疑似共振型のスイッチング電源と比べて高効率である。つまり、図１２は、電流共振型のスイッチング電源と、疑似共振型のスイッチング電源との効率を比較したものであり、図１２において、横軸は負荷を示し、縦軸は効率を示している。図１２に示すグラフからわかるように、電流共振型のスイッチング電源は、疑似共振型のスイッチング電源に比べて、高効率である。

ところが、電流共振型のスイッチング電源は、負荷が小さくなると、二次側で出力する電流に対する励磁電流の割合が大きくなり、効率が低下する。

すなわち、電流共振型のスイッチング電源では、二次側に伝えるエネルギーとなる電流の他に、共振により一次側だけを流れている励磁電流が流れる。この共振による励磁電流は、負荷で消費される電流に係わらず流れ続ける。したがって、軽負荷のときには、共振による励磁電流による効率の低下が大きくなる。

また、一般的な電流共振型のスイッチング電源では、ハイサイド側のスイッチング用のＭＯＳ−ＦＥＴ５０１がオンになる期間と、ローサイド側のスイッチング用のＭＯＳ−ＦＥＴ５０２がオンになる期間が等しくなるように設定されている。この場合には、上述のように、電流共振型のスイッチング電源では、負荷が小さくなると、二次側で出力する電流に対する励磁電流の割合が大きくなり、効率が低下するという問題が生じる。

そこで、従来、例えば特許文献１及び特許文献２に示されるように、軽負荷か重負荷かを検出し、軽負荷か重負荷かに応じて、スイッチング用のＭＯＳ−ＦＥＴのオン期間を制御して、二次側巻線の出力に応じて、効率の低下を防ぐようにしたものが提案されている。すなわち、通常時には、ハイサイド側のＭＯＳ−ＦＥＴとローサイド側のＭＯＳ−ＦＥＴのオン期間が等しくなるように制御し、軽負荷時には、ハイサイド側のＭＯＳ−ＦＥＴのオン期間を短く、ローサイド側のＭＯＳ−ＦＥＴのオン期間を長くして、共振の励磁電流による効率の低下を防ぐようにする。

一般的な電子機器では、スタンバイ時に、最低限の回路以外への電流の供給が停止され、軽負荷となる。このとき、電流共振型のスイッチング電源を用いた電子機器では、共振による励磁電流が流れ続け、スタンバイ時の消費電力が大きくなるという問題を生じさせる。

こうした問題を解決するために、スタンバイ時に発振器を間欠動作させる方法が考えられる。図８は、上記の方法を実現するための発振器の基本構成を示すものである。

図８において、演算増幅器３０１はボルテージフォロワ回路を構成しており、演算増幅器３０１の非反転入力には、トランジスタ３０２のベースが接続されると共に、基準電源３００が接続されており、トランジスタ３０２のエミッタには、ＦＢ端子が接続されている。また、演算増幅器３０１の出力端に、トランジスタ３０３のベースが接続されている。

演算増幅器３０１と、演算増幅器３０１の非反転入力側のトランジスタ３０２と、演算増幅器３０１の出力側のトランジスタ３０３と、カレントミラー回路を構成するトランジスタ３０４及び３０５と、同様に、カレントミラー回路を構成するトランジスタ３０６及び３０７とからなる回路により、フォトカプラ２２からの検出電流に応じた充電電流が形成される。この充電電流により、Ｃｔ端子に接続されたコンデンサ２３が充電され、Ｃｔ端子の電圧が上昇していく。このときの時定数は、端子Ｒｔに接続された抵抗２４の抵抗値と、端子Ｃｔに接続されたコンデンサ２３の静電容量により設定できる。

Ｃｔ端子の電圧は、コンパレータ３１１及び３１２により検出される。コンパレータ３１１には、例えば３．０Ｖのリファレンス電圧が供給される。また、コンパレータ３１２には、例えば１．５Ｖのリファレンス電圧が供給される。

フォトカプラ２２からの検出電流に応じた充電電流によりコンデンサ２３が充電され、Ｃｔ端子の電圧は、図９（Ａ）に示すように、上昇していく。Ｃｔ端子の電圧が例えば３．０Ｖを越えると、図９（Ｂ）に示すように、コンパレータ３１１の出力がハイレベルになる。

コンパレータ３１１の出力は、ＲＳフリップフロップ３１３のセット入力に供給され、Ｃｔ端子の電圧が例えば３．０Ｖを越えてコンパレータ３１１の出力がハイレベルになると、図９（Ｄ）に示すように、ＲＳフリップフロップ３１３がセットされる。

ＲＳフリップフロップ３１３の出力は、カウンタ３１４のＣＬＫ端子に供給されると共に、抵抗３１８を介して、トランジスタ３１５のベースに供給される。

Ｃｔ端子の電圧が例えば３．０Ｖを越えてコンパレータ３１１の出力がハイレベルになると、図９（Ｄ）に示すように、ＲＳフリップフロップ３１３がセットされ、トランジスタ３１５がオンする。これにより、電流源３１７により、コンデンサ２３の電荷が放電され、図６（Ａ）に示すように、Ｃｔ端子の電圧が下降していく。

Ｃｔ端子の電圧が例えば１．５Ｖより下がると、図９（Ｃ）に示すように、コンパレータ３１２の出力がハイレベルになり、ＲＳフリップフロップ３１３がリセットされる。ＲＳフリップフロップ３１３がリセットされると、トランジスタ３１５がオフする。これにより、図９（Ａ）に示すように、コンデンサ２３に充電電流が流れ、Ｃｔ端子の電圧が上昇していく。以下、同様の動作が繰り返される。

また、ＲＳフリップフロップ３１３の出力は、カウンタ３１４のＣＬＫ端子に供給される。カウンタ３１４のビットＱＡ（最下位ビット）の出力は、ＲＳフリップフロップ３２１のセット入力に供給されると共に、インバータ３１６を介して、ＲＳフリップフロップ３２２のセット入力に供給される。ＲＳフリップフロップ３２１及び３２２のリセット入力には、ＲＳフリップフロップ３１３の出力が供給される。

ＲＳフリップフロップ３１３の出力により、図９（Ｅ）に示すようなタイミングで、カウンタ３１４のビットＱＡの出力が変化する。カウンタ３１４のビットＱＡの出力がハイレベルに変化するタイミングで、図９（Ｆ）に示すように、ＲＳフリップフロップ３２１の出力がハイレベルになる。ＲＳフリップフロップ３２１は、ＲＳフリップフロップ３１３の出力（図９（Ｄ））でリセットされる。このＲＳフリップフロップ３２１の出力は、ハイサイド側のスイッチングパルスＶＧＨとして出力される。

また、カウンタ３１４のビットＱＡの出力がローレベルに変化するタイミングで、図９（Ｇ）に示すように、ＲＳフリップフロップ３２２の出力がハイレベルになる。ＲＳフリップフロップ３２２は、ＲＳフリップフロップ３１３の出力（図９（Ｄ））でリセットされる。このＲＳフリップフロップ３２２の出力は、ローサイド側のスイッチングパルスＶＧＬとして出力される。

以下、上述の動作が繰り返されることで、図９（Ｆ）及び図９（Ｇ）に示すように、ＭＯＳ−ＦＥＴ１１及び１２に対するスイッチングパルスＶＧＨ及びＶＧＬが出力される。

特開２００６−２０４０４４号公報特開２００１−３３３５７６号公報

しかしながら、上記の方法によって、スタンバイモード時の無負荷状態における入力電力を低減することは可能であるが、無負荷時における消費電力は、依然として、無視できないレベルにあり、さらなる電力の抑制が求められる。

また、発振器の間欠動作時には、図１０に示すように、発振時にメインスイッチであるＭＯＳ−ＦＥＴのドレイン電流が大きくなるため、トランスの鳴きなどが発生する恐れがあるという問題がある。

そこで、本発明は、上述の課題に鑑みてなされたものであり、スタンバイモード時における更なる電力の抑制を実現するとともに、発振器の間欠動作時におけるトランスの鳴き等を防止するスイッチング電源を提供することを目的とする。

本発明は、上記の課題を解決するために、以下の事項を提案している。

（１）本発明は、電流共振型のスイッチング電源において、発振器を連続的に動作させて電源制御を行う通常モードと、前記発振器を間欠的に動作させて電源制御を行うバーストモードとを設定する設定手段と、前記バーストモードに設定したときに、二次側の出力電圧を検出し、前記二次側の出力電圧が低下すると、前記スイッチングパルスの発振器の発振動作を開始させ、前記二次側の出力電圧が復帰すると、前記スイッチングパルスの発振器の発振動作を停止させるバースト動作設定手段と、スイッチングトランジスタに流れる電流の位相を検出して予め任意に設定した基準により、重負荷か軽負荷かを判別する判別手段と、を備え、前記スイッチングトランジスタに流れる電流の位相から軽負荷と判別されたときに、前記バーストモードに設定するとともに、ハイサイド側のスイッチングトランジスタのオン期間の幅と、ローサイド側のスイッチングトランジスタのオン期間の幅とが非対称となるようなスイッチングを行うことを特徴とするスイッチング電源を提案している。

この発明によれば、スイッチングトランジスタに流れる電流の位相から、重負荷か軽負荷を判別して、通常動作モードかスタンバイモードかを判定し、スタンバイモードであるときに、発振器をバースト動作に設定するとともに、ハイサイド側のスイッチングトランジスタのオン期間の幅と、ローサイド側のスイッチングトランジスタのオン期間の幅とが非対称となるようなスイッチングを行う。これにより、バースト動作では、出力電圧が設定値まで達していないため、ローサイド側のスイッチングトランジスタのオン幅はソフトスタート期間を通過して最低発振周波数まで低下し、ハイサイド側の上下のスイッチングトランジスタのオン幅は小さくなる。これにより、入力からのエネルギーが小さくなる。また、入力からのエネルギーが小さくなることから、スイッチングトランジスタのドレイン電流ピークが低減でき、トランスの鳴きを抑制することができる。

（２）本発明は、（１）のスイッチング電源について、前記判別手段が、発振出力の所定のタイミングで、前記スイッチングトランジスタに流れる電流が正方向か負方向かを検出して、前記スイッチングトランジスタに流れる電流の位相を判別することを特徴とするスイッチング電源を提案している。

この発明によれば、発振出力の所定のタイミングで、スイッチングトランジスタに流れる電流が正方向か負方向かを検出することで、スイッチングトランジスタに流れる電流の位相を検出し、重負荷か軽負荷かを確実に検出できる。

（３）本発明は、（１）のスイッチング電源について、前記スイッチングトランジスタに流れる電流の位相から軽負荷と判別されたときに、ローサイド側のスイッチングトランジスタを最低周波数で最大のオン幅まで広げることを特徴とするスイッチング電源を提案している。

この発明によれば、軽負荷時に、ローサイド側のスイッチングトランジスタを最低周波数で最大のオン幅まで広げることで、励磁電流による効率の低下を抑えることができる。また、スイッチングトランジスタのスイッチング周波数が低下するので、ドライブ損失及びスイッチング損失を小さくできる。

（４）本発明は、（１）のスイッチング電源について、前記バースト動作設定手段が、フィードバック電圧を第１の閾値と比較する第１の比較手段と、前記フィードバック電圧を第２の閾値と比較する第２の比較手段とを備え、前記二次側の出力電圧が低下して前記フィードバック電圧が前記第１の閾値まで上昇したときに、前記スイッチングパルスの発振器の動作を開始させ、前記二次側の出力電圧が復帰して前記フィードバック電圧が前記第２の閾値まで下降したときに、前記スイッチングパルスの発振器の動作を停止させることを特徴とするスイッチング電源を提案している。

この発明によれば、フィードバック電圧を検出することにより、二次側の出力電圧を検出して、電源制御を間欠的に停止させることができる。

（５）本発明は、（１）のスイッチング電源について、前記バーストモードでスイッチングパルスの発振器の動作を開始させるときに、ソフトスタート時間を通常の起動時より短くすることを特徴とするスイッチング電源を提案している。

この発明によれば、ソフトスタート時間を通常の起動時より短くすることにより、出力電圧の変動幅を小さくすることができる。

本発明によれば、スタンバイモード時における更なる電力の抑制を実現することができるという効果がある。また、発振器の間欠動作時におけるトランスの鳴き等を防止することができるという効果がある。

本実施形態に係るスイッチング電源の構成を示す図である。本実施形態に係る電源制御回路の構成を示す図である。本実施形態の構成を示す接続図である。Ｒｔの抵抗値とオン時間の関係を示す図である。本実施形態に係るスイッチング波形を示す図である。従来例に係る発振器の間欠動作時におけるメインＭＯＳ−ＦＥＴのドレイン電流を示した図である。本実施形態に係る発振器の間欠動作時におけるメインＭＯＳ−ＦＥＴのドレイン電流を示した図である。従来例に係る発振器の構成を示した図である。図８に示す発振器の各部波形を示した図である。従来例に係る発振器の間欠動作時におけるメインＭＯＳ−ＦＥＴのドレイン電流を示した図である。従来のスイッチング電源の説明に用いる接続図である。従来の電流共振型のスイッチング電源の効率の説明に用いるグラフである。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。

＜スイッチング電源の構成＞
図１は、本発明が適用できるスイッチング電源の一例である。
図１において、電源入力端子１ａと電源入力端子１ｂとの間に、平滑コンデンサ２が接続され、電源入力端子１ａは、入力電源ライン３に接続され、電源入力端子１ｂは接地されている。また、入力電源ライン３と接地間に、ＭＯＳ−ＦＥＴ１１と、ＭＯＳ−ＦＥＴ１２とが直列に接続されている。

また、ＭＯＳ−ＦＥＴ１１とＭＯＳ−ＦＥＴ１２との接続点がトランス４の一次側巻線Ｎｐ１の一端に接続されており、トランス４の一次側巻線Ｎｐ１の他端は、共振コンデンサ５、抵抗６を介して接地されている。

ＭＯＳ−ＦＥＴ１１のゲートには、電源制御回路７のＶＧＨ端子から、ハイサイド側のスイッチングパルスＶＧＨが供給される。ＭＯＳＦＥＴ−１２のゲートには、電源制御回路７のＶＧＬ端子から、ローサイド側のスイッチングパルスＶＧＬが供給される。ＭＯＳ−ＦＥＴ１１とＭＯＳＦＥＴ−１２との接続点は、電源制御回路７のＶｓ端子に接続されている。

入力電源ライン３と接地間には、抵抗８と抵抗９とが直列接続されている。この抵抗８と抵抗９との接続点からの入力検出電圧が電源制御回路７のＶｓｅｎ端子に供給されている。

トランス４の二次側巻線Ｎｓ１の一端は、ダイオード１３のアノードに接続され、トランス４の二次側巻線Ｎｓ２の一端は、ダイオード１４のアノードに接続されている。また、ダイオード１３のカソードとダイオード１４のカソードとが出力電源ライン１５に接続されている。

トランス４の二次側巻線Ｎｓ１とＮｓ２との接続点は、出力電源ライン１６に接続されており、出力電源ライン１５と出力電源ライン１６との間に、平滑コンデンサ１７が接続されている。また、出力電源ライン１５と出力電源ライン１６との間に、負荷回路２０が接続されている。

出力電源ライン１５と出力電源ライン１６との間の出力は、出力検出回路２１で検出される。出力検出回路２１からの検出出力は、フォトカプラ２２を介して、電源制御回路７のＦＢ端子にフィードバックされる。

また、電源制御回路７のＣｔ端子と接地間には、発振調整用のコンデンサ２３が接続される。電源制御回路７のＲｔ端子と接地間には、発振調整用の抵抗２４が接続され、電源制御回路７の接地端子ＧＮＤは接地されている。さらに、電源制御回路７のＳＳ端子と接地間に、コンデンサ２５が接続される。

本実施形態に係るスイッチング電源では、電源制御回路７のＶＧＨ端子及びＶＧＬ端子から、ハイサイド側のＭＯＳＦＥＴ−１１及びローサイド側のＭＯＳＦＥＴ−１２に対するスイッチングパルスＶＧＨ及びＶＧＬが出力される。このスイッチングパルスＶＧＨ及びＶＧＬにより、ハイサイド側のＭＯＳＦＥＴ１１及びローサイド側のＭＯＳＦＥＴ１２が交互にスイッチングされ、トランス４の一次側巻線Ｎｐ１に電磁エネルギーが蓄えられ、この電磁エネルギーが二次側巻線Ｎｓ１、Ｎｓ２に伝えられる。

トランス４の二次側の出力は、ダイオード１３，１４で整流され、負荷回路２０に送られる。また、トランス４の二次側の出力は、出力検出回路２１で検出される。この検出出力は、フォトカプラ２２を介して、電源制御回路７のＦＢ端子にフィードバックされる。電源制御回路７では、このＦＢ端子にフィードバックされてきた検出電流に基づいて、スイッチングパルスの周波数が制御される。

＜電源制御回路の構成＞
図２は、上述のスイッチング電源回路の電源制御回路７の構成を示すものである。
電源制御回路７は集積回路化されており、図２に示すように、発振器１０１と、ソフトスタート回路１０２と、ＯＣＰ回路１０３と、電圧検出回路１０４と、制御回路１０５とを含んでいる。

発振器１０１は、ＦＢ端子の検出出力に応じた発振周波数で、スイッチングパルスを生成するための信号を発振している。この発振器１０１の時定数は、Ｃｔ端子に接続される抵抗と、ＲＴ端子に接続されるコンデンサにより設定できる。なお、発振器の構成は、従来と同様のものであってもよいし、他の構成によるものであってもよい。

ソフトスタート回路１０２は、ＳＳ端子の電圧により、発振器１０１の発振周波数を高い周波数から徐々に低い周波数に設定して、ソフトスタートを行っている。ソフトスタート回路１０２の時定数は、ＳＳ端子に接続されるコンデンサにより設定できる。

ＯＣＰ回路１０３は、スイッチング用のＭＯＳ−ＦＥＴを流れる電流を検出している。電圧検出回路１０４は、Ｖｓｅｎ端子の電圧に応じて、発振器１０１の動作をオン／オフさせている。制御回路１０５は、発振器１０１の信号から、スイッチングパルスＶＧＨ及びＶＧＬを生成している。

図３は、本発明の実施形態を示すものである。
図３に示す本発明の実施形態は、上述のスイッチング電源は、スタンバイ時にスイッチング電源をバーストモードで動作させるバースト動作設定回路および、ハイサイド側のスイッチングトランジスタのオン期間の幅と、ローサイド側のスイッチングトランジスタのオン期間の幅とが非対称となるようなスイッチングを行うスイッチング回路として機能し、スタンバイモード時の消費電力の低減を図る。

図３において、バーストオン／オフ端子２０１と接地間には、スイッチ２０２が設けられており、スイッチ２０２の一端は、電源と接地間に設けられた抵抗２０５とツェナダイオード２０６の接続点に接続されている。

抵抗２０５とツェナダイオード２０６との接続点の出力は、インバータ２０７で反転されて、ＡＮＤゲート２０８の一方の入力端に供給されると共に、ＡＮＤゲート２０９の一方の入力端に供給されている。また、この出力は、ＭＯＳ−ＦＥＴ２１０のゲートに供給される。

スイッチ２０２は、通常モードでの動作時にはオフされ、バーストモードでの動作時には、オンされる。このバーストモードのオン／オフ信号は、ＭＯＳＦＥＴ１１及び１２に流れる電流の位相を検出して重負荷か軽負荷かを判別することによって実現される。

例えば、電子機器がスタンバイ状態となると、バーストオン／オフ信号がローレベルになる。このバーストオン／オフ信号は、インバータ２０７で反転され、インバータ２０７から信号が出力される。

ＭＯＳ−ＦＥＴ２３０は、図２に示した電源制御回路７のＶｓｅｎ端子と接地間に設けられている。Ｖｓｅｎ端子は、電源制御回路７の電圧検出回路１０４に接続されており、ＭＯＳ−ＦＥＴ２３０のゲートにハイレベルが供給され、ＭＯＳ−ＦＥＴ２３０がオンすると、電源制御回路７のゲート出力ＶＧＨ、ＶＧＬ（図２参照）の出力が停止される。

電源制御回路７のＦＢ端子と接地間には、抵抗２１６とフォトカプラ２２とが接続されており、抵抗２１６とフォトカプラ２２との接続点と接地間に、抵抗２１７と抵抗２１８とが接続されている。また、抵抗２１７と抵抗２１８との接続点と接地間に、コンデンサ２１９が接続されている。

そして、抵抗２１７と抵抗２１８との接続点の出力がコンパレータ２２０の一方の入力に供給されると共に、コンパレータ２２１の一方の入力に供給される。

コンパレータ２２０の他方の入力には、例えば３．２Ｖのリファレンス電圧（第１の閾値）が供給される。コンパレータ２２０の出力は、Ｄフリップフロップ２１５のＣＬＫ端子に供給される。Ｄフリップフロップ２１５のＤ端子には、ハイレベルが供給される。

コンパレータ２２１の他方の入力には、例えば２．６Ｖのリファレンス電圧（第２の閾値）が供給される。コンパレータ２２１の出力は、ＡＮＤゲート２０８の他方の入力に供給される。

ＶＧＨ端子と接地間には、抵抗２４０とツェナダイオード２４１とが直列接続され、抵抗２４０とツェナダイオード２４１との接続点は、ＡＮＤゲート２４２の一方の入力端に供給され、ＡＮＤゲート２４２の他方の入力端は、インバータ２０７の出力端に接続されている。

ＡＮＤゲート２４２の出力端は、ＭＯＳ−ＦＥＴ２４３のゲートに接続され、ソースは接地され、ソース−ドレイン間には、抵抗２４４、２４５が直列に接続されている。また、抵抗２４４、２４５の接続点は、電源制御回路７のＲｔ端子に接続されている。

＜スイッチング電源の動作＞
次に、図２、３を用いて、本実施形態に係るスイッチング電源の動作について説明する。
まず、ＯＣＰ回路１０３が、スイッチング用のＭＯＳ−ＦＥＴを流れる電流の位相を検出して、動作モードが通常モードであるか、スタンバイモードであるかを判別する。
その結果、スタンバイモードであると判定した場合には、スイッチ２０２がオンし、インバータ２０７の入力がローレベルになると、バーストモードの動作を開始する。バーストモードの動作の開始時には、インバータ２０７の出力がハイレベルとなり、ＡＮＤゲート２０９の出力がハイレベルになり、ＭＯＳ−ＦＥＴ２３０がオンし、Ｖｓｅｎがローレベルとなり、電源制御回路７のゲート出力ＶＧＨ、ＶＧＬが停止する。

電源制御回路７のゲート出力ＶＧＨ、ＶＧＬが停止されると、電源制御がオープンになり、二次側の出力電圧が下降する。二次側の出力電圧が下降するに従って、ＦＢ端子のフィードバック電圧が上昇していく。

ＦＢ端子の電圧が所定のリファレンス電圧（例えば３．２Ｖ）より高くなると、コンパレータ２２０の出力はハイレベルになる。

コンパレータ２２０の出力が立ち上がると、Ｄフリップフロップ２１５にハイレベルが取り込まれ、Ｄフリップフロップ２１５の反転出力は、ローレベルになる。

Ｄフリップフロップ２１５の反転出力がローレベルになると、ＡＮＤゲート２０９の出力はローレベルとなり、ＭＯＳ−ＦＥＴ２３０がオフし、電源制御回路７の発振器１０１の発振動作が再開される。

これにより、バーストモードの動作が実行される。また、ＶＧＨの電圧がツェナダイオード２４１のツェナ電圧よりも高くなると、ＡＮＤゲート２４２の出力がハイレベルとなり、これにより、ＭＯＳ−ＦＥＴ２４３がオンすることによって、抵抗２４４、２４５が並列接続となるために、Ｒｔ端子に接続される抵抗値が小さくなる。なお、Ｒｔの値とオン時間（Ｔ_ＯＮ）との間には、図４に示すような関係がある。

その結果、ハイサイドのＭＯＳ−ＦＥＴのオン幅が制限されて、ハイサイドのＭＯＳ−ＦＥＴのオン幅とローサイドのＭＯＳ−ＦＥＴのオン幅が図５に示すように、非対称になる。

このように、ハイサイドのＭＯＳ−ＦＥＴのオン幅を小さくすることにより、入力からのエネルギーが小さくなるため、従来よりもさらに、スタンバイモード時の消費電力を抑制することができる。

また、図６に示すように、バーストモードの発振時には、メインＭＯＳ−ＦＥＴのドレイン電流が大きくなり、トランスの鳴き等が発生する可能性があるが、上記のように、ハイサイド側のＭＯＳ−ＦＥＴのオン幅を小さくすることにより、入力からのエネルギーを小さく抑えることができるため、図７に示すように、メインＭＯＳ−ＦＥＴのドレイン電流のピークを低く抑えることができる。そのため、トランスの鳴き等の発生を防止することができる。

スイッチ２０２がオンしている場合は、インバータ２０７の出力はハイレベルであるため、ＭＯＳ−ＦＥＴ２１０がオンし、コンデンサ２５の充電時間が速くなり、ソフトスタートの時間が速くなる。

つまり、コンデンサ２５は、ソフトスタート用のコンデンサであり、図２に示したように、ＳＳ端子は、電源制御回路７のソフトスタート回路１０２に接続されている。通常のスタート時には、インバータ２０７の出力はローレベルであり、ＭＯＳ−ＦＥＴ２１０はオフしている。このときには、電流源２１２からの電流がソフトスタート用のコンデンサ２５の充電電流となる。

バーストモードで発振動作を開始するときには、インバータ２０７の出力はハイレベルになる。このため、ＭＯＳ−ＦＥＴ２１０がオンする。ＭＯＳ−ＦＥＴ２１０がオンすると、電流源２１１の電流と、電流源２１２からの電流とがソフトスタート用のコンデンサ２５の充電電流となる。このため、コンデンサ２５の充電時間が速くなり、ソフトスタートの時間が速くなる。

図３において、図２の電源制御回路７のゲート出力ＶＧＨ、ＶＧＬが出力開始すると、二次側の出力電圧が上昇し、ＦＢ端子の電圧が下降していく。

ＦＢ端子の電圧が２．６Ｖ以下まで下降すると、コンパレータ２２１の出力がローレベルになる。このため、ＡＮＤゲート２０８の出力がローレベルになる。これにより、Ｄフリップフロップ２１５がクリアされる。

Ｄフリップフロップ２１５がクリアされると、Ｄフリップフロップ２１５の反転出力がハイレベルになり、ＡＮＤゲート２０９の出力はハイレベルになる。ＡＮＤゲート２０９の出力がハイレベルとなると、ＭＯＳ−ＦＥＴ２３０がオンし、電源制御回路７の発振器１０１の発振動作が停止される。

以下、同様に、バーストモードでの動作時には、ＦＢ端子の電圧が２．６Ｖより下がると、電源制御回路７のゲート出力ＶＧＨ、ＶＧＬの出力が停止され、ＦＢ端子の電圧が３．２Ｖを越えると、電源制御回路７のゲート出力ＶＧＨ、ＶＧＬの出力が再開する動作が繰り返される。あわせて、Ｒｔ端子に接続される抵抗値を変化させることによって、ハイサイド側のＭＯＳ−ＦＥＴのオン幅を制限して、ハイサイド側のＭＯＳ−ＦＥＴのオン幅とローサイド側のＭＯＳ−ＦＥＴのオン幅とを非対称にする。

以上説明したように、本発明の実施形態では、バーストモードでの動作時には、二次側の出力電圧が低下して、ＦＢ端子の電圧が第１の閾値である３．２Ｖまで上昇したら、ゲート出力ＶＧＨ、ＶＧＬの出力を開始させ、二次側の出力電圧が復帰して、ＦＢ端子の電圧が第２の閾値２．６Ｖまで下降したら、ゲート出力ＶＧＨ、ＶＧＬの出力を停止させる動作を繰り返すようにしている。このように、本発明の実施の形態では、スタンバイ時には、バーストモードに設定して、発振器１０１を間欠的に停止させ、しかも、ハイサイド側のＭＯＳ−ＦＥＴのオン幅を制限して、ハイサイド側のＭＯＳ−ＦＥＴのオン幅とローサイド側のＭＯＳ−ＦＥＴのオン幅とを非対称にしているため、スタンバイ時の消費電力の低減を図ることができる。また、入力からのエネルギーを小さく抑えることができるため、メインＭＯＳ−ＦＥＴのドレイン電流のピークを低く抑えることができる。そのため、トランスの鳴き等の発生を防止することや、入出力ノイズを低減することができる。

なお、電源制御回路７の発振器１０１の発振動作が動作し、通常の電源制御動作を行っているときには、ＦＢ端子からの電流を検出して制御を行っている。通常の動作時には、ＦＢ端子からの電流検出であるから、ＦＢ端子の電圧変化で誤動作することはない。したがって、本発明の実施形態では、誤動作が防げ、信頼性が向上する。

また、上述のように、発振動作を再開させるときには、ＭＯＳ−ＦＥＴ２１０をオンさせて、ソフトスタートの起動時間を短くするようにしている。ソフトスタートでは、発振器１０１の発振周波数を高い周波数から徐々に低い周波数に設定しているが、このとき、共振外れを起こさないように、通常の起動時には、ソフトスタートの時間を長くしている。ただし、発振周波数が高くなっている期間は、２次側に供給可能な電力も制限されるため、出力電圧の上昇が緩やかになる。これに対して、バースト制御を行うときには、ソフトスタートの起動時間を短くしている。このため、ソフトスタート時の発振周波数が高くなっている時間が短くなり、出力電圧の上昇が早くなるため、出力電圧の変動幅を小さくすることができる。

１ａ，１ｂ・・・電源入力端子
２・・・平滑コンデンサ
４・・・トランス
５・・・共振コンデンサ
７・・・電源制御回路
１７・・・平滑コンデンサ
２０・・・負荷回路
２１・・・出力検出回路
２２・・・フォトカプラ
１０１・・・発振器
１０２・・・ソフトスタート回路
２０２・・・バーストモード切替スイッチ
２０７、３１６・・・インバータ
２２０、２２１、３１１、３１２・・・コンパレータ
２１５・・・Ｄフリップフロップ
２４３・・・ＭＯＳ−ＦＥＴ
２４４・・・抵抗
２４５・・・抵抗
３０１演算増幅器
３０２から３０７、３１５トランジスタ
３１３、３２１、３２２・・・ＲＳフリップフロップ
３１４・・・カウンタ

Claims

電流共振型のスイッチング電源において、
発振器を連続的に動作させて電源制御を行う通常モードと、前記発振器を間欠的に動作させて電源制御を行うバーストモードとを設定する設定手段と、
前記バーストモードに設定したときに、二次側の出力電圧を検出し、前記二次側の出力電圧が低下すると、スイッチングパルスの発振器の発振動作を開始させ、前記二次側の出力電圧が復帰すると、前記スイッチングパルスの発振器の発振動作を停止させるバースト動作設定手段と、
スイッチングトランジスタに流れる電流の位相を検出して予め任意に設定した基準により、重負荷か軽負荷かを判別する判別手段と、
を備え、
前記スイッチングトランジスタに流れる電流の位相から軽負荷と判別されたときに、前記バーストモードに設定するとともに、ハイサイド側のスイッチングトランジスタのオン期間の幅と、ローサイド側のスイッチングトランジスタのオン期間の幅とが非対称となるようなスイッチングを行うことを特徴とするスイッチング電源。
前記判別手段が、発振出力の所定のタイミングで、前記スイッチングトランジスタに流れる電流が正方向か負方向かを検出して、前記スイッチングトランジスタに流れる電流の位相を判別することを特徴とする請求項１に記載のスイッチング電源。
前記バースト動作設定手段が、フィードバック電圧を第１の閾値と比較する第１の比較手段と、
前記フィードバック電圧を第２の閾値と比較する第２の比較手段とを備え、
前記二次側の出力電圧が低下して前記フィードバック電圧が前記第１の閾値まで上昇したときに、前記スイッチングパルスの発振器の動作を開始させ、前記二次側の出力電圧が復帰して前記フィードバック電圧が前記第２の閾値まで下降したときに、前記スイッチングパルスの発振器の動作を停止させることを特徴とする請求項１に記載のスイッチング電源。
前記バーストモードでスイッチングパルスの発振器の動作を開始させるときに、ソフトスタート時間を通常の起動時より短くすることを特徴とする請求項１に記載のスイッチング電源。