JP2009176111A5

JP2009176111A5 -

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Publication number: JP2009176111A5
Application number: JP2008014961A
Authority: JP
Filing date: 2008-01-25
Publication date: 2010-02-25
Anticipated expiration: 2028-01-25

Claims

カソードが接地電位VSSに、アノードが第１の電圧検出端子IN1に接続された第１のダイオードD1と、
カソードが接地電位VSSに接続され、第１のダイオードD1とは接合面積の異なる第２のダイオードD2と、
一端が第１の電圧検出端子IN1に接続され、他端が基準電圧出力端子BG_REFに接続された第１の抵抗R1と、
一端が第２の電圧検出端子IN2に接続され、他端が基準電圧出力端子BG_REFに接続された第２の抵抗R2と、
一端が第２の電圧検出端子IN2に接続され、他端が第２のダイオードD2のアノードに接続された第３の抵抗R3と
からなるバンドギャップ基準電源のダイオード対回路と、
ソースが電源VDDに接続され、ドレインが基準電圧出力端子BG_REFに接続された第１の第１導電型トランジスタMP1と、
正入力端子IN（＋）が前記第１の電圧検出端子IN1に接続され、負入力端子IN（−）が前記第２の電圧検出端子IN2に接続され、出力端子OUTBが前記第１の第１導電型トランジスタMP1のゲートに接続された第１の差動増幅回路A1と
からなる第１のオープンドレイン出力差動増幅回路AMP1と、
ソースが電源VDDに接続され、ドレインが基準電圧出力端子BG_REFに接続された第２の第１導電型トランジスタMP2と、
正入力端子IN（＋）が前記基準電圧出力端子BG_REFの所定の出力電圧よりも低い第１のバイアス電圧VR1に接続され、負入力端子IN（−）が前記基準電圧出力端子BG_REFに接続され、出力端子OUTBが前記第２の第１導電型トランジスタMP2のゲートに接続された第２の差動増幅回路A2と
からなる第２のオープンドレイン出力差動増幅回路AMP2と
を備えたことを特徴とするバンドギャップ基準電源回路。
前記第１の差動増幅回路A1が、
ソースが電源VDDに接続され、ドレインが前記第１の第１導電型トランジスタMP1のゲートに接続された第３の第１導電型トランジスタMP3と、
ソースが電源VDDに接続され、ゲートとドレインが前記第３の第１導電型トランジスタMP3のゲートに接続された第４の第１導電型トランジスタMP4と、
ゲートが前記第１の電圧検出端子IN1に接続され、ドレインが前記第３の第１導電型トランジスタMP3のドレインに接続された第１の第２導電型トランジスタMN1と、
ソースが前記第１の第２導電型トランジスタMN1のソースに接続され、ゲートが前記第２の電圧検出端子IN2に接続され、ドレインが前記第４の第１導電型トランジスタMP4のドレインに接続された第２の第２導電型トランジスタMN2と、
ソースが接地VSSに接続され、ゲートが第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが前記第１の第２導電型トランジスタMN1のソースに接続された第３の第２導電型トランジスタMN3と
から構成され、
前記第２の差動増幅回路A2が、
ソースが電源VDDに接続され、ドレインが前記第２の第１導電型トランジスタMP2のゲートに接続された第５の第１導電型トランジスタMP5と、
ソースが電源VDDに接続され、ゲートとドレインが前記第５の第１導電型トランジスタMP5のゲートに接続された第６の第１導電型トランジスタMP6と、
ゲートが前記第１のバイアス電圧VR1に接続され、ドレインが前記第５の第１導電型トランジスタMP5のドレインに接続された第４の第２導電型トランジスタMN4と、
ソースが前記第４の第２導電型トランジスタMN4のソースに接続され、ゲートが前記基準電圧出力端子BG_REFに接続され、ドレインが前記第６の第１導電型トランジスタMP6のドレインに接続された第５の第２導電型トランジスタMN5と、
ソースが接地VSSに接続され、ゲートが第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが前記第４の第２導電型トランジスタMN4のソースに接続された第６の第２導電型トランジスタMN6と
から構成され、
前記第１のバイアス電圧VR1と、前記第１の定電流源ゲートバイアスV_BIAS_Nとが、
ソースが接地VSSに接続され、ゲートが前記第１の定電流源ゲートバイアスV_BIAS_Nに接続されたダイオード接続の第７の第２導電型トランジスタMN7と、
一端が電源VDDに接続され、他端が前記第１のバイアス電圧VR1に接続された第４の抵抗R4と、
一端が前記第１のバイアス電圧VR1に接続され、他端が前記第１の定電流源ゲートバイアスV_BIAS_Nに接続された第５の抵抗R5と
から構成される回路によって発生される
ことを特徴とする請求項１に記載のバンドギャップ基準電源回路。
前記第１のバイアス電圧VR1と、前記第１の定電流源ゲートバイアスV_BIAS_Nとを発生する回路がさらに、
一端が前記第１の定電流源ゲートバイアスV_BIAS_Nに接続され、他端が前記第７の第２導電型トランジスタMN7のドレインに接続された第７の抵抗R7と、
一端が前記第１の定電流源ゲートバイアスV_BIAS_Nに接続され、他端が接地VSSに接続された第８の抵抗R8と
を備えていることを特徴とする請求項２に記載のバンドギャップ基準電源回路。
前記第２のオープンドレイン出力差動増幅回路AMP2が、
ソースが電源VDDに接続され、ドレインが前記第２の第１導電型トランジスタMP2のゲートに接続された第５の第１導電型トランジスタMP5と、
ソースが電源VDDに接続され、ゲートとドレインが前記第５の第１導電型トランジスタMP5のゲートに接続された第６の第１導電型トランジスタMP6と、
ゲートが第１のバイアス切り替え信号EXVRに接続され、ドレインが前記第２の第１導電型トランジスタMP2のゲートに接続された第１０の第２導電型トランジスタMN10と、
ゲートが前記第１のバイアス電圧VR1に接続され、ドレインが前記第１０の第２導電型トランジスタMN10のソースに接続された第４の第２導電型トランジスタMN4と、
ソースが前記第４の第２導電型トランジスタMN4のソースに接続され、ゲートが前記基準電圧出力端子BG_REFに接続され、ドレインが前記第６の第１導電型トランジスタMP6のドレインに接続された第５の第２導電型トランジスタMN5と、
ドレインが前記第２の第１導電型トランジスタMP2のゲートに接続され、ゲートが第２のバイアス電圧VR2に接続され、ソースが前記第４の第２導電型トランジスタMN4のソースに接続された第１１の第２導電型トランジスタMN11と、
ソースが接地VSSに接続され、ゲートが第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが前記第４の第２導電型トランジスタMN4のソースに接続された第６の第２導電型トランジスタMN6と、
ソースが電源VDDに接続され、ドレインが前記第１のバイアス切り替え信号EXVRに接続され、ゲートが前記第２の第１導電型トランジスタMP2のゲートに接続された第１１の第１導電型トランジスタMP11と、
ソースが電源VDDに接続され、ゲートが第２の定電流源ゲートバイアスV_BIAS_Pに接続された第１０の第１導電型トランジスタMP10と、
ソースが接地VSSに接続され、ゲートとドレインが前記第１０の第１導電型トランジスタMP10のドレインに接続された第１２の第２導電型トランジスタMN12と、
ソースが接地VSSに接続され、ゲートが前記第１２の第２導電型トランジスタMN12のドレインに接続され、ドレインが前記第１のバイアス切り替え信号EXVRに接続された第１３の第２導電型トランジスタMN13と
から構成され、
前記第１のバイアス電圧VR1と、記第２のバイアス電圧VR2と、前記第１の定電流源ゲートバイアスV_BIAS_Nと、前記第２の定電流源ゲートバイアスV_BIAS_Pとが、
ソースが接地VSSに接続され、ゲートとドレインが前記第１の定電流源ゲートバイアスV_BIAS_Nに接続された第７の第２導電型トランジスタMN7と、
一端が電源VDDに接続され、他端が前記第１のバイアス電圧VR1に接続された第４の抵抗R4と、
一端が前記第１のバイアス電圧VR1に接続され、他端が前記第２のバイアス電圧VR2に接続された第５の抵抗R5と、
一端が前記第２のバイアス電圧VR2に接続され、他端が前記第１の定電流源ゲートバイアスV_BIAS_Nに接続された第６の抵抗R6と、
ソースが接地VSSに接続され、ゲートが前記第１の定電流源ゲートバイアスV_BIAS_Nに接続され、ドレインが前記第２の定電流源ゲートバイアスV_BIAS_Pに接続された第８の第２導電型トランジスタMN8と、
ソースが電源VDDに接続され、ゲートとドレインが前記第２の定電流源ゲートバイアスV_BIAS_Pに接続された第９の第１導電型トランジスタMP9と
から構成される回路によって発生される
ことを特徴とする請求項１に記載のバンドギャップ基準電源回路。
前記バイアス電圧VR1が複数の直列接続された抵抗で電源電圧VDDを分圧することで発生されるものである
ことを特徴とする請求項１に記載のバンドギャップ基準電源回路。
前記第２の差動増幅回路A2の正入力端子IN（＋）に接続される前記第１のバイアス電圧VR1を、前記基準電圧出力端子BG_REFのレベルに応じて複数の値に切り替える切り替え手段を備えている
ことを特徴とする請求項１に記載のバンドギャップ基準電源回路。
電源電圧線VDDの電源電圧によらず一定な所定電圧を発生し、基準電圧出力端子BG_REFへ出力するバンドギャップ基準電源回路は、
前記電源電圧線VDDに接続され、前記所定電圧より低い第１のバイアス電圧を生成するバイアス発生回路BGと、
対となるそれぞれの抵抗値が異なり、抵抗とダイオードが直列に接続され、前記基準電圧出力端子BG_REFに並列に接続されるダイオード対回路と、
ソースが前記電源電圧線VDDに接続され、ドレインが前記基準電圧出力端子BG_REFに接続された第１導電型の第１トランジスタMP1と第１導電型の第２トランジスタMP2と、
第１および第２の入力端子が、前記ダイオード対回路のそれぞれの前記抵抗と前記ダイオードとの間のノードに接続される第１の差動増幅器と、
第３の入力端子が前記バイアス発生器BGに接続され、第４の入力端子が前記基準電圧出力端子BG_REFに接続される第２の差動増幅器と、
を有し、
前記第１トランジスタMP1のゲートが、前記第１の差動増幅器の出力に接続され、
前記第２トランジスタMP2のゲートが、前記第２の差動増幅器の出力に接続され、
前記第１のバイアス電圧により前記第２の差動増幅器が動作し、
前記第２トランジスタMP2が前記ダイオード対回路に電流を流すことによって、前記第１の差動増幅器が動作し、
前記第１トランジスタMP1が前記ダイオード対回路に電流を流すことによって、前記所定電圧が前記基準電圧出力端子BG_REFに発生する、ことを特徴とするバンドギャップ基準電源回路。
請求項７に記載のバンドギャップ基準電源回路であって、
前記バイアス発生回路BGは、２つの抵抗間に接続された前記第１のバイアス電圧を出力するノードと、前記２つの抵抗に直列に接続されたダイオードで構成される、ことを特徴とするバンドギャップ基準電源回路。
請求項７に記載のバンドギャップ基準電源回路であって、
前記バイアス発生回路BGは、更に前記第１のバイアス電圧よりも低い第２のバイアス電圧を備え、
前記バンドギャップ基準電源回路は、更に、前記第１の差動増幅器が動作した後、前記第２の差動増幅器の前記第３の入力端子に対する入力を、前記第１のバイアス電圧から前記第２のバイアス電圧へ切り換える切り換え部を備える、ことを特徴とするバンドギャップ基準電源回路。
請求項９に記載のバンドギャップ基準電源回路であって、
前記第２のバイアス電圧の値は、前記所定電圧の値よりも小さい値である、ことを特徴とするバンドギャップ基準電源回路。
請求項１０に記載のバンドギャップ基準電源回路であって、
前記第２のバイアス電圧への切り換えにより、前記第２トランジスタMP2が、停止する、ことを特徴とするバンドギャップ基準電源回路。
請求項９に記載のバンドギャップ基準電源回路であって、
前記切り替え部は、前記電源電圧の値に比例する第１の所定電圧と、前記基準電圧出力端子BG_REFの電圧に比例する第２の所定電圧を比較する、ことを特徴とするバンドギャップ基準電源回路。
請求項７に記載のバンドギャップ基準電源回路であって、
前記第１のバイアス電圧は、前記電源電圧が第１の領域において第１の傾き係数を備え、前記第１の領域よりも高い第２の領域において前記第１の傾き係数よりも小さな傾き係数を備える、ことを特徴とするバンドギャップ基準電源回路。
請求項１３に記載のバンドギャップ基準電源回路であって、
前記第２の領域における前記第１のバイアス電圧の値は、前記所定電圧の値よりも小さい値である、ことを特徴とするバンドギャップ基準電源回路。
請求項１４に記載のバンドギャップ基準電源回路であって、
前記第１の領域において、前記第１の差動増幅器が動作し、前記第２トランジスタMP2が停止する、ことを特徴とするバンドギャップ基準電源回路。